JPH10341019A

JPH10341019A - 積層膜の加工方法及びそれを用いた薄膜トランジスタ型液晶表示装置

Info

Publication number: JPH10341019A
Application number: JP15109297A
Authority: JP
Inventors: Takao Takano; 隆男高野; Kazuhiro Ohara; 和博大原; Kenji Anjo; 健二安生; Hideaki Yamamoto; 英明山本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-06-09
Filing date: 1997-06-09
Publication date: 1998-12-22

Abstract

(57)【要約】【課題】積層膜構造パターン部と単層膜構造パターン部
を一回のフォトリソグラフィー工程と一回のエッチング
工程で形成する。【解決手段】第一の膜４と該第一の膜の上に成膜した第
二の膜５からなる積層膜を一回のホトリソグラフィー工
程と一回のエッチング工程によってパターニングし、前
記第一の膜と第二の膜とからなる積層膜構造パターン部
と前記第一の膜からなる単層膜構造パターン部とを形成
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に係
り、特に積層膜を一回のホトリソグラフィー工程と一回
のエッチング工程によってパターニングして積層膜構造
パターン部と単層膜構造パターン部とを同時に形成する
積層膜の加工方法及びそれを用いた薄膜トランジスタ型
液晶表示装置に関する。

【０００２】

【従来の技術】静止画や動画を含めた各種の画像を表示
するデバイスとして液晶表示装置が広く用いられてい
る。

【０００３】液晶表示装置は、基本的には少なくとも一
方が透明なガラス等からなる二枚の基板の間に液晶層を
挟持し、上記基板に形成した画素形成用の各種電極に選
択的に電圧を印加して所定画素の点灯と消灯を行う形式
（単純マトリクス型液晶表示装置）と、一方の基板に画
素選択用のスイッチング素子からなるアクティブ素子を
形成してこのアクティブ素子を選択することにより所定
画素の点灯と消灯を行う形式（アクティブマトリクス型
液晶表示装置）とが知られている。。

【０００４】特に、後者のアクティブマトリクス型液晶
表示装置は、表示速度やコントラストの面で前者より優
れており、最近の液晶表示装置の主流となっており、薄
膜トランジスタ（ＴＦＴ）をスイッチング素子とした薄
膜トランジスタ型液晶表示装置が広く使用されている。

【０００５】なお、薄膜トランジスタ型液晶表示装置を
開示したものとしては、例えば特開昭６３−３０９９２
１号公報を挙げることができる。

【０００６】図１２は薄膜トランジスタ型液晶表示装置
の構造例を説明するための基板と直角に切断した概略断
面図である。同図において、１は下側基板（ＴＦＴ基板
とも言う）、１’は上側基板（フィルタ基板とも言
う）、２０は下側配向膜、２０’は上側配向膜、２１は
液晶、２２は対向電極、２３はカラーフィルタ、２４は
ブラックマトリクス、２５は下側偏光板、２５’は上側
偏光板、２６は薄膜トランジスタ（ＴＦＴ）を示す。

【０００７】図示したように、薄膜トランジスタ型液晶
表示装置は、画素選択用のＴＦＴと各種の電極および電
極配線（図示せず）を形成し、その上層を下側配向膜２
０で被覆した一方の基板である下側基板（ＴＦＴ基板）
１と、ブラックマトリクス２４で区画した複数（一般に
はＲ，Ｇ，Ｂの３色）のカラーフィルタ２３と対向電極
２２およびその上層を被覆する上側配向膜２０’を有す
る他方の基板である上側基板（フィルタ基板）１’とか
らなり、両基板の各配向膜２０，２０’側を対面させて
貼り合わせ、その間隙に液晶２１の組成物（液晶層）を
挟持して構成される。なお、各基板の表面にはそれぞれ
下側偏光板２５、上側偏光板２５’が積層されている。

【０００８】そして、下側基板１に形成したＴＦＴのア
レイの所要のＴＦＴを選択してオン／オフさせることに
よりＴＦＴ基板に形成した画素電極（図示せず）とフィ
ルタ基板に形成した対向電極２２との間に電界を形成
し、当該部分の液晶２１に配向方向を変化させることに
よってＴＦＴ基板１の下方に配置した照明光源（図示せ
ず）からの光を透過または遮断させて画像の表示を行
う。

【０００９】なお、近年は、上記した構造の、所謂縦電
界方式に対して、画素電極との間で電界を形成するため
の対向電極をＴＦＴ基板上に形成して液晶の配向方向を
変化させる電界を基板面と平行な方向に形成する、所謂
横電界方式が実用化されている。この横電界方式の液晶
表示装置を開示したものとしては、例えば特公昭６３−
２１９０７号公報等を挙げることができる。本発明は上
記の縦電界方式に限らず、この横電界方式の液晶表示装
置にも同様に適用できる。

【００１０】図１３はＴＦＴ基板に形成するＴＦＴアレ
イの一画素近傍の構成例の説明図であって、（ａ）は平
面図、（ｂ）は（ａ）のＡ−Ａ’線に沿った断面図、
（ｃ）は（ａ）のＢ−Ｂ’線に沿った断面図である。

【００１１】図１３の（ａ）（ｂ）（ｃ）において、１
はＴＦＴ基板（以下、単に基板とも言う）、２はアルミ
ニウムまたは該アルミニウムの一部を陽極化成等により
処理した絶縁膜で被覆したゲート電極、３はＩＴＯ（Ｉ
ｎｄｉｕｍＴｉｎＯｘｉｄｅ）からなる表示画素電
極（以下、単に画素電極とも言う）、４は窒化シリコン
膜からなるゲート絶縁膜、５は非晶質シリコン膜と該非
晶質シリコン膜上に金属とオーミックコンタクトを目的
にリンをドープしたｎ⁺形非晶質シリコン膜の半導体
膜、６はソース電極、７はソース電極と同時に形成され
るドレイン電極、７’はドレイン配線で、これらの各構
成膜や電極はＣＶＤ法等を用いて図示したように積層さ
れている。

【００１２】ＴＦＴアレイは、ＴＦＴ基板１上にマトリ
クス状に配置された多数のＴＦＴの各ゲート電極２同士
を接続するゲート配線とドレイン電極７同士を接続する
ドレイン配線７’（ゲート配線及びドレイン配線は、例
えばアルミニウム、クロム、タンタル等を主成分とする
金属）および、各々のソース電極６に例えばＩＴＯ等の
画素電極３を接続してなる。

【００１３】図１３の（ｃ）に示したように、ドレイン
配線７’が形成される基板１には種々の薄膜を形成する
ための多くの成膜工程、エッチング工程、レジスト剥離
工程等を経るため、ドレイン配線７’の形成時に基板１
にダメージが生じ、このダメージに起因するエッチング
処理液の浸み込みによるパターン形成不良が生じてドレ
イン配線に断線が発生することがある。

【００１４】図１４は従来のドレイン配線下にゲート絶
縁膜と半導体膜を介在させたＴＦＴアレイの一画素近傍
の構成例の説明図であって、（ａ）は平面図、（ｂ）は
（ａ）のＡ−Ａ’線に沿った断面図、（ｃ）は（ａ）の
Ｂ−Ｂ’線に沿った断面図である。

【００１５】前記ダメージに起因するエッチング処理液
の浸み込みによるパターン形成不良を回避するために、
ダメージ１１を受けた基板１上にゲート絶縁膜４と半導
体膜５を被覆し、その上にドレイン配線７’を形成する
ことでドレイン配線の断線不良を防止している。

【００１６】この時、同時にＣＶＤ成膜される第一の薄
膜であるゲート絶縁膜４と第一の薄膜である窒化シリコ
ン膜からなるゲート絶縁膜４の上層に積層される第二の
薄膜である半導体膜５を、ＴＦＴ部のみゲート絶縁膜と
半導体膜の積層構造とし、ドレイン配線７’の下層をゲ
ート絶縁膜のみの単層構造とする場合、従来は二回のフ
ォトリソグラフィー工程と二回のエッチング工程を必要
としていた。

【００１７】また、一回のフォトリソグラフィー工程と
一回のエッチング工程でゲート絶縁膜と半導体膜の積層
構造の膜を加工した場合は、ドレイン配線の下層に半導
体膜が存在した状態となる。

【００１８】

【発明が解決しようとする課題】上記したように、従
来、ドレイン配線の下層にゲート絶縁膜を敷く場合は、
半導体のパターニングの二回のフォトリソグラフィー工
程と二回のエッチング工程が必要であり、製造工程が増
加するという問題がある。

【００１９】また、ゲート絶縁膜と半導体膜を一括して
パターニングする場合は、一回のフォトリソグラフィー
工程と一回のエッチング工程で形成することができる
が、ドレイン配線の下層にはゲート絶縁膜と共に半導体
膜が存在するため、ＭＩＳ（ＭｅｔａｌＩｎｓｕｌａ
ｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）構造となる可能
性があり、パターン設計には十分は配慮が必要となる。

【００２０】本発明の目的は、上記従来技術の問題点を
解消する積層膜の加工方法及びそれを用いた薄膜トラン
ジスタ型液晶表示装置を提供することにある。

【００２１】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、第一の膜と該第一の膜の上に成膜した第
二の膜からなる積層膜を一回のホトリソグラフィー工程
と一回のエッチング工程によってパターニングし、前記
第一の膜と第二の膜とからなる積層膜構造パターン部と
前記第一の膜からなる単層膜構造パターン部とを形成す
ることを特徴とする。

【００２２】具体的には、ＣＶＤ法で連続的に成膜され
たゲート絶縁膜と半導体膜とからなる積層膜を、ゲート
絶縁膜のみの単層構造とする箇所のパターン幅をＷ１と
し、ゲート絶縁膜と半導体膜の積層構造とする箇所のパ
ターン幅Ｗ２としたとき、Ｗ２≧Ｗ１とし、一回のフォ
トリソグラフィー工程と一回のドライまたはウエットに
よるエッチング工程を施す。また、このとき、エッチン
グによる加工時のオーバーエッチング量がＷ１／２とな
るようにエッチング条件を制御する。

【００２３】図１は本発明の積層膜形成方法を用いた多
層膜のエッチング工程の一例の説明図であって、（ａ）
はレジストの平面図、（ｂ）は形成パターンの平面図で
ある。また、図２は図１のエッチング工程の詳細説明図
で、左側は図１（ａ）のＡ−Ａ’線に沿った断面図、右
側は図１（ａ）のＢ−Ｂ’線に沿った断面図である。

【００２４】図１に示したように、ゲート絶縁膜４のみ
の単層構造とする箇所のパターン幅Ｗ１と、ゲート絶縁
膜４と半導体膜５の積層構造とする箇所のパターン幅Ｗ
２がＷ２≧Ｗ１、エッチングによる加工時のオーバーエ
ッチング量をＷ１／２となっている。

【００２５】図２により、エッチング工程を工程（ａ）
〜（ｅ）により説明する。

【００２６】先ず、（ａ）基板１に成膜したゲート絶縁
膜４と半導体膜５の多層膜にレジスト１０のパターン付
けを行う。

【００２７】（ｂ）半導体膜５とゲート絶縁膜４の双方
をエッチングできる方法によりレジストパターンに応じ
たエッチングを行う。

【００２８】（ｃ）これをさらにオーバーエッチングす
る。

【００２９】（ｄ）半導体膜５のサイドエッチング量が
Ｗ１／２以上となったらエッチングを終了する。

【００３０】（ｅ）レジスト１０を剥離し、第一の膜で
あるゲート絶縁膜４と第二の膜である半導体膜５の積層
構造パターン部（Ａ−Ａ’断面）と、第一の膜であるゲ
ート絶縁膜４のみの単層膜構造パターン部（Ｂ−Ｂ’断
面）からなる所要のパターンを得る。

【００３１】図３は本発明の積層膜形成方法を用いた多
層膜のエッチング工程の他例の説明図であって、（ａ）
はレジストの平面図、（ｂ）は形成パターンの平面図で
ある。また、図４は図３のエッチング工程の詳細説明図
で、左側は図３（ａ）のＡ−Ａ’線に沿った断面図、右
側は図３（ａ）のＢ−Ｂ’線に沿った断面図である。

【００３２】この例は、単層膜構造パターン部を二股に
分岐させた場合のエッチング工程を示すもので、図１、
図２と同様にゲート絶縁膜４のみの単層構造とする箇所
のパターン幅Ｗ１と、ゲート絶縁膜４と半導体膜５の積
層構造とする箇所のパターン幅Ｗ２がＷ２≧Ｗ１、エッ
チングによる加工時のオーバーエッチング量をＷ１／２
となっている。

【００３３】そして、図４の工程も図２と同様に、先
ず、（ａ）基板１に成膜したゲート絶縁膜４と半導体膜
５の多層膜にレジスト１０のパターン付けを行う。

【００３４】（ｂ）半導体膜５とゲート絶縁膜４の双方
をエッチングできる方法によりレジストパターンに応じ
たエッチングを行う。

【００３５】（ｃ）これをさらにオーバーエッチングす
る。

【００３６】（ｄ）半導体膜５のサイドエッチング量が
Ｗ１／２以上となったらエッチングを終了する。

【００３７】（ｅ）レジスト１０を剥離し、第一の膜で
あるゲート絶縁膜４と第二の膜である半導体膜５の積層
構造パターン部（Ａ−Ａ’断面）と、第一の膜であるゲ
ート絶縁膜４のみの単層膜構造パターン部（Ｂ−Ｂ’断
面）からなる所要のパターンを得る。

【００３８】図５は積層構造膜を積層構造パターン部と
単層構造パターン部に形成するプロセスフロー図であっ
て、（ａ）は従来のプロセスフロー、（ｂ）は本発明の
プロセスフローを示す。

【００３９】同図（ａ）の従来のプロセスフローでは、
第一の膜と第二の膜を成膜する積層膜形成工程Ｐ−１、
フォトリソグラフィー工程（１）Ｐ−２、エッチング工
程（１）Ｐ−３、レジスト剥離工程（１）Ｐ−４、フォ
トリソグラフィー工程（２）Ｐ−５、エッチング工程
（２）Ｐ−６、レジスト剥離工程（２）Ｐ−７を経て積
層構造パターン部と単層構造パターン部からなるパター
ンが完成される。

【００４０】これに対し、同図（ｂ）の本発明のプロセ
スフローでは、第一の膜と第二の膜を成膜する積層膜形
成工程Ｐ−１０、フォトリソグラフィー工程（１）Ｐ−
２０、エッチング工程（１）Ｐ−３０、レジスト剥離工
程（１）Ｐ−４０を経て積層構造パターン部と単層構造
パターン部からなるパターンが完成される。

【００４１】このように、上記の積層膜構造パターン部
と単層膜構造パターン部の形成が、従来は二回のフォト
リソグラフィー工程と二回のエッチング工程を要してい
たが、本発明によれば一回のフォトリソグラフィー工程
と一回のエッチング工程で済む。

【００４２】図６はゲート絶縁膜を下層とし、半導体膜
を上層とする積層膜構造を六フッ化硫黄（ＳＦ₆）を用
いたドライエッチングでオーバーエッチング時間とサイ
ドエッチング量の関係の説明図であって、１９はこの関
係を示す直線である。

【００４３】この図に示されたように、オーバーエッチ
ング時間ｔに対する半導体膜のサイドエッチング量の関
係はオーバーエッチング時間に対して比例関係にあり、
ゲート絶縁膜と半導体膜に形成する箇所のパターン幅Ｗ
２とゲート絶縁膜のみの単層膜に形成する箇所のパター
ン幅Ｗ１の関係をＷ２≧Ｗ１とし、半導体膜のサイドエ
ッチング量がＷ１／２となる時間ｔを制御するだけで再
現性よく所要の積層構造パターン部と単層構造パターン
部を選択的に形成することができる。

【００４４】

【発明の実施の形態】以下、本発明の実施の形態につ
き、実施例を参照して詳細に説明する。

【００４５】図７は薄膜トランジスタ型液晶表示装置の
一画素付近の構成の説明図であって、（ａ）は平面図、
（ｂ）は（ａ）のＡ−Ａ’線に沿った断面図、（ｃ）は
（ａ）のＢ−Ｂ’線に沿った断面図である。なお、前記
図１３、図１４と同一符号は同一部分に対応する。

【００４６】このＴＦＴ部分は、基板１の上にアルミニ
ウムまたはアルミニウムの一部を陽極化成等により絶縁
膜を被覆したゲート電極２、ＩＴＯによる画素電極３、
窒化シリコン膜のゲート絶縁膜４、非晶質シリコン膜と
該非晶質シリコン膜上に金属とオーミックコンタクトを
目的にリンをドープしたｎ⁺形非晶質シリコン膜の半導
体膜５、クロムまたは該クロム膜上にアルミニウムを積
層したソース電極６、ソース電極と同時に形成したドレ
イン電極７、および窒化シリコン膜の保護膜８から構成
される。

【００４７】本実施例では、基板１上に積層形成した窒
化シリコン膜４と非晶質シリコン膜５を六フッ化硫黄
（ＳＦ₆）ガスを用いたドライエッチングにより前記図
５の（ｂ）で説明したプロセスフローで加工した。な
お、この加工に用いるガスは四フッ化硫黄（ＳＦ₄）で
もよい。

【００４８】この実施例によれば、一回のフォトリソグ
ラフィー工程と一回のエッチング工程で所要の積層構造
パターン部と単層構造パターン部を選択的に形成するこ
とができる。

【００４９】図８は薄膜トランジスタ型液晶表示装置の
一画素付近の他のいくつかの構成例の説明図であって、
ＴＦＴをマトリクスアレイとする場合にドレイン配線の
下層にゲート絶縁膜を存在させた構造に本発明を適用し
たものである。

【００５０】同図（ａ）はドレイン７およびドレイン配
線の下層にゲート絶縁膜４を介在させた場合、（ｂ）は
ドレイン７およびドレイン配線の下層と、少なくともエ
ッジを含む一部の画素電極３の上層にゲート絶縁膜４を
介在させた場合、（ｃ）はドレイン線の下層にゲート絶
縁膜４と半導体膜５の積層構造を介在させ、少なくとも
エッジを含む一部の画素電極３上にはゲート絶縁膜４を
介在させた場合を示す。

【００５１】これらの構成例においても、前記実施例と
同様、一回のフォトリソグラフィー工程と一回のエッチ
ング工程で所要の積層構造パターン部と単層構造パター
ン部を選択的に形成することができる。

【００５２】図９は隣接する画素電極のエッジ部にゲー
ト絶縁膜を被覆させた場合の本発明の構成による効果を
説明する断面図である。なお、図中の３（ｘ，ｙ）と３
（ｘ，ｙ＋１）は隣接する画素電極を示す。

【００５３】本発明によれば、基板表面のダメージに起
因するドレイン配線の断線による歩留り低下が防止され
ると共に、同図（ａ）に示したドレイン配線７’が同図
（ｂ９に示したようにパターンずれや他の理由によるド
レイン配線幅の増大により隣接する画素電極３（ｘ，ｙ
＋１）と短絡して不良となるが、同図（ｃ）に示したよ
うに画素電極３（ｘ，ｙ）と隣接する画素電極３（ｘ，
ｙ＋１）の一部（エッジ部）にゲート絶縁膜４を存在さ
せることで、ドレイン配線７’と画素電極３（ｘ，ｙ＋
１）の短絡が防止される。これにより、短絡不良による
歩留り低下を抑制することができる。

【００５４】図１０は本発明によるアクティブマトリク
ス型液晶表示装置の全体構成を説明する展開斜視図であ
る。

【００５５】同図は本発明による液晶表示装置（以下、
液晶表示パネル，回路基板，バックライト、その他の構
成部材を一体化したモジュール：ＭＤＬと称する）の具
体的構造を説明するものである。

【００５６】ＳＨＤは金属板からなるシールドケース
（メタルフレームとも言う）、ＷＤは表示窓、ＩＮＳ１
〜３は絶縁シート、ＰＣＢ１〜３は回路基板（ＰＣＢ１
はドレイン側回路基板：映像信号線駆動用回路基板、Ｐ
ＣＢ２はゲート側回路基板、ＰＣＢ３はインターフェー
ス回路基板）、ＪＮ１〜３は回路基板ＰＣＢ１〜３同士
を電気的に接続するジョイナ、ＴＣＰ１，ＴＣＰ２はテ
ープキャリアパッケージ、ＰＮＬは液晶表示パネル、Ｇ
Ｃはゴムクッション、ＩＬＳは遮光スペーサ、ＰＲＳは
プリズムシート、ＳＰＳは拡散シート、ＧＬＢは導光
板、ＲＦＳは反射シート、ＭＣＡは一体化成形により形
成された下側ケース（モールドフレーム）、ＭＯはＭＣ
Ａの開口、ＬＰは蛍光管、ＬＰＣはランプケーブル、Ｇ
Ｂは蛍光管ＬＰを支持するゴムブッシュ、ＢＡＴは両面
粘着テープ、ＢＬは蛍光管や導光板等からなるバックラ
イトを示し、図示の配置関係で拡散板部材を積み重ねて
液晶表示モジュールＭＤＬが組立てられる。

【００５７】液晶表示モジュールＭＤＬは、下側ケース
ＭＣＡとシールドケースＳＨＤの２種の収納・保持部材
を有し、絶縁シートＩＮＳ１〜３、回路基板ＰＣＢ１〜
３、液晶表示パネルＰＮＬを収納固定した金属製のシー
ルドケースＳＨＤと、蛍光管ＬＰ、導光板ＧＬＢ、プリ
ズムシートＰＲＳ等からなるバックライトＢＬを収納し
た下側ケースＭＣＡとを合体させてなる。

【００５８】映像信号線駆動用回路基板ＰＣＢ１には液
晶表示パネルＰＮＬの各画素を駆動するための集積回路
チップが搭載され、またインターフェース回路基板ＰＣ
Ｂ３には外部ホストからの映像信号の受入れ、タイミン
グ信号等の制御信号を受け入れる集積回路チップ、およ
びタイミングを加工してクロック信号を生成するタイミ
ングコンバータＴＣＯＮ等が搭載される。

【００５９】上記タイミングコンバータで生成されたク
ロック信号はインターフェース回路基板ＰＣＢ３および
映像信号線駆動用回路基板ＰＣＢ１に敷設されたクロッ
ク信号ラインＣＬＬを介して映像信号線駆動用回路基板
ＰＣＢ１に搭載された集積回路チップに供給される。

【００６０】インターフェース回路基板ＰＣＢ３および
映像信号線駆動用回路基板ＰＣＢ１は多層配線基板であ
り、上記クロック信号ラインＣＬＬはインターフェース
回路基板ＰＣＢ３および映像信号線駆動用回路基板ＰＣ
Ｂ１の内層配線として形成される。

【００６１】なお、液晶表示パネルＰＮＬにはＴＦＴを
駆動するためのドレイン側回路基板ＰＣＢ１、ゲート側
回路基板ＰＣＢ２およびインターフェース回路基板ＰＣ
Ｂ３がテープキャリアパッケージＴＣＰ１，ＴＣＰ２で
接続され、各回路基板間はジョイナＪＮ１，２，３で接
続されている。

【００６２】液晶表示パネルＰＮＬは前記した本発明に
よるアクティブマトリクス型液晶パネルであり、そのＴ
ＦＴのゲート絶縁膜と半導体膜の積層構造を一回のフォ
トリソグラフィー工程と一回のエッチング工程で所要の
積層構造パターン部と単層構造パターン部を選択的に形
成してなるものである。

【００６３】図１１は本発明による液晶表示装置を実装
した情報処理装置の一例を説明するパソコンの外観図で
あって、前記各図と同一符号は同一部分に対応し、ＩＶ
は蛍光管駆動用のインバータ電源、ＣＰＵはホスト側中
央演算装置である。

【００６４】同図に示されたように、本発明による液晶
表示装置を実装したパソコンは、映像信号線駆動用回路
基板（水平駆動用回路基板：ドレイン側回路基板）ＰＣ
Ｂ１を画面の上部にのみ配置したことで、当該表示部の
下側（キーボード側）のスペースに余裕ができ、キーボ
ード部と表示部を結合するヒンジの設置スペース（ヒン
ジスペース）が少なくて済む。したがって、表示部の外
形サイズを低減でき、パソコン全体のサイズを小さくす
ることが可能となる。

【００６５】

【発明の効果】以上説明したように、本発明によれば、
第一の膜と該第一の膜の上に成膜した第二の膜からなる
積層膜を一回のホトリソグラフィー工程と一回のエッチ
ング工程によってパターニングし、前記第一の膜と第二
の膜とからなる積層膜構造パターン部と前記第一の膜か
らなる単層膜構造パターン部とを形成することができ、
この加工方法を液晶表示装置のアクティブ素子を形成し
た基板の加工に適用することにより、歩留りを向上させ
ることができる。

【図面の簡単な説明】

【図１】本発明の積層膜形成方法を用いた多層膜のエッ
チング工程の一例の説明図である。

【図２】図１のエッチング工程の詳細説明図である。

【図３】本発明の積層膜形成方法を用いた多層膜のエッ
チング工程の他例の説明図である。

【図４】図３のエッチング工程の詳細説明図である。

【図５】積層構造膜を積層構造パターン部と単層構造パ
ターン部に形成するプロセスフロー図である。

【図６】ゲート絶縁膜を下層とし、半導体膜を上層とす
る積層膜構造を六フッ化硫黄（ＳＦ₆）を用いたドライ
エッチングでオーバーエッチング時間とサイドエッチン
グ量の関係の説明図である。

【図７】薄膜トランジスタ型液晶表示装置の一画素付近
の構成の説明図である。

【図８】薄膜トランジスタ型液晶表示装置の一画素付近
の他のいくつかの構成例の説明図である。

【図９】隣接する画素電極のエッジ部にゲート絶縁膜を
被覆させた場合の本発明の構成による効果をを説明する
断面図である。

【図１０】本発明によるアクティブマトリクス型液晶表
示装置の全体構成を説明する展開斜視図である。

【図１１】本発明による液晶表示装置を実装した情報処
理装置の一例を説明するパソコンの外観図である。

【図１２】薄膜トランジスタ型液晶表示装置の構造例を
説明するための基板と直角に切断した概略断面図であ
る。

【図１３】ＦＴＦ基板に形成するＴＦＴアレイの一画素
近傍の構成例の説明図である。

【図１４】従来のドレイン配線下にゲート絶縁膜と半導
体膜を介在させたＴＦＴアレイの一画素近傍の構成例の
説明図である。

【符号の説明】

１下側基板（ＴＦＴ基板）１’ 上側基板（フィルタ基板）２ゲート電極３表示画素電極４ゲート絶縁膜５半導体膜６ソース電極７ドレイン電極７’ ドレイン配線２０下側配向膜２０’ 上側配向膜２１液晶２は対向電極２３カラーフィルタ２４ブラックマトリクス２５下側偏光板２５’ 上側偏光板２６薄膜トランジスタ（ＴＦＴ）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者山本英明千葉県茂原市早野3300番地株式会社日立製作所電子デバイス事業部内

Claims

【特許請求の範囲】

【請求項１】第一の膜と該第一の膜の上に成膜した第二
の膜からなる積層膜を一回のホトリソグラフィー工程と
一回のエッチング工程によってパターニングし、前記第
一の膜と第二の膜とからなる積層膜構造パターン部と前
記第一の膜からなる単層膜構造パターン部とを形成する
ことを特徴とする積層膜の加工方法。
【請求項２】前記積層膜構造パターン部のパターン幅
を、前記単層膜構造パターン部のパターン幅より大とし
たことを特徴とする請求項１に記載の積層膜の加工方
法。
【請求項３】前記エッチング工程の前記第二の膜のエッ
チング速度を前記第一の膜のエッチング速度より大とし
たことを特徴とする請求項１または２に記載の積層膜の
加工方法。
【請求項４】薄膜トランジスタを少なくとも形成した第
一の基板と、カラーフィルタを少なくとも形成した第二
の基板の貼り合わせ間隙に液晶を挟持してなる薄膜トラ
ンジスタ型液晶表示装置において、前記第一の基板に形成した前記第一の膜を窒化シリコン
膜、前記第二の膜を非晶質シリコン膜とし、請求項１、
２または３に記載の積層膜加工方法で形成して得たゲー
ト絶縁膜と非晶質シリコン膜の積層膜構造パターン部と
ゲート絶縁膜の単層構造パターン部とを具備したことを
特徴とする薄膜トランジスタ型液晶表示装置。
【請求項５】前記積層膜構造パターン部と単層構造パタ
ーン部が、少なくともフッ素を含むハロゲン系ガスを用
いたドライエッチングで加工してなることを特徴とする
請求項４に記載の薄膜トランジスタ型液晶表示装置。
【請求項６】薄膜トランジスタを少なくとも形成した第
一の基板と、カラーフィルタを少なくとも形成した第二
の基板の貼り合わせ間隙に液晶を挟持してなる薄膜トラ
ンジスタ型液晶表示装置において、請求項１、２または３に記載の積層膜加工方法で形成し
た前記積層膜構造パターン部と前記単層膜構造パターン
部が、前記第一の基板上に形成された電極膜の少なくと
もエッジ部分の一部を被覆してなることを特徴とする薄
膜トランジスタ型液晶表示装置。