JPH103536A5

JPH103536A5 -

Info

Publication number: JPH103536A5
Application number: JP1997043108A
Authority: JP
Filing date: 1997-02-27
Publication date: 2004-12-24

Claims

第１の解像度で行および列に配列され、マルチ・ビット・グレー・レベル値をそれぞれが示すソース・ピクセルのソース画像を、第２の解像度で行および列に配列される２進ピクセルの宛先画像に変換するためのシステムであって、
少なくとも１行の前記ソース・ピクセルの一部と、グレー・レベル閾値マトリックスと、前記宛先画像のそれぞれの列について単一の索引ビットを有する関連索引入力アレイ（RIIA）と、を記憶するメモリ手段であって、それぞれの前記索引ビットにより、前記第２の解像度に前記ソース画像をスケーリングするためのソース・ピクセル値が特定される、メモリ手段と、
それぞれの前記索引ビットおよび前記ソース・ピクセルに応じて、前記宛先画像のそれぞれの列に、少なくとも１つの前記ソース・ピクセルを関連付けるスケーリング論理手段と、
前記閾値マトリックスを、前記宛先画像の基準ピクセルに位置合わせし、該宛先画像にわたって該閾値マトリックスをタイル張りするのに充分な回数該閾値マトリックスを複写するタイル張り論理手段と、
前記宛先画像の或る列に関連するソース・ピクセルのそれぞれを、前記閾値マトリックスの対応する位置のグレー・レベル・ピクセル値と比較し、該比較に従って２進値を割り当てる比較手段と、
を備えるシステム。
前記メモリ手段は、アドレス手段と、データ読み出しのための単一のデータバスと、を備えたランダム・アクセス・メモリであり、
前記ランダム・アクセス・メモリは、さらに、前記第１の解像度および前記第２の解像度の相対的な差を示すスケーリング・データを記憶しており、
前記システムは、さらに、前記スケーリング・データに応じて、前記ソース画像の少なくとも一部の記憶のために、前記ランダム・アクセス・メモリの第１の区分を割り当て、前記宛先画像の少なくとも一部の記憶のために、該ランダム・アクセス・メモリの第２の区分を割り当てる、請求項１に記載のシステム。
前記制御手段は、前記スケーリング・データに応じて、前記第１の区分と前記第２の区分のサイズを、該第１および第２の区分に記憶される相対的なデータ量に従って調整する、請求項２に記載のシステム。
前記制御手段は、前記スケーリング・データに従って前記関連索引入力アレイを計算する、請求項２に記載のシステム。
前記制御手段は、前記ソース画像の１つの行に沿って前記ランダム・アクセス・メモリから読み出されたソース・ピクセルの第１のサブセットに対し、前記スケーリング論理手段を動作させ、その後、前記ランダム・アクセス・メモリからのソース・ピクセルのさらなる出力の必要性を回避するように、該ソース・ピクセルの第１のサブセットを再使用することによって、該ソース画像の後続の行の、位置的に対応する少なくともさらなるソース・ピクセルのサブセットに対して、前記スケーリング論理手段を動作させる、請求項２に記載のシステム。
前記制御手段は、前記ソース画像の、前記スケーリング・データから求められる複数の行のそれぞれについて、ソース・ピクセルの前記サブセットを再使用する、請求項５に記載のシステム。
それぞれの前記手段は、特定用途向けＩＣ（ＡＳＩＣ）に組み込まれる、請求項２に記載のシステム。
第１の解像度で行および列に配列され、マルチ・ビット・グレー・レベル値をそれぞれが示すソース・ピクセルのソース画像を、第２の解像度で行および列に配列される２進ピクセルの宛先画像に変換するためのシステムであって、
少なくとも１行の前記ソース・ピクセルの一部と、複数のグレー・レベル閾ピクセル値を有するグレー・レベル閾値マトリックスと、前記宛先画像のそれぞれの列について単一の索引ビットを有する関連索引入力アレイ（RIIA）と、を記憶するメモリであって、それぞれの前記索引ビットにより、前記第２の解像度に前記ソース画像をスケーリングするためのソース・ピクセル値が特定される、メモリと、
前記メモリから、複数の索引ビットを受け取る索引ビット・レジスタ（２０２）と、
Ｎは１より大きい整数であり、前記メモリから、Ｎ個の閾ピクセル値を受け取る閾値レジスタと、
前記メモリから、Ｎ個のソース・ピクセルを受け取るソース・レジスタ（２００）と、
前記索引ビット・レジスタおよび前記ソース・レジスタに連結され、Ｎ個の宛先画像列出力を有するスケーリング論理手段であって、それぞれの索引ビットに応じて、前記Ｎ個の宛先画像列出力のそれぞれに対し、１つのソース・ピクセルを出力するスケーリング論理手段（２１２、２０８）と、
前記閾値レジスタに連結された調整スイッチ手段であって、クロック入力に応じて、Ｎ個の閾ピクセル値を出力する調整スイッチ手段（２１６、２２０、２１８、２２２）と、
前記スケーリング論理手段および前記調整スイッチ手段に連結された比較手段（２０６）であって、クロック入力に応じて、前記Ｎ個の宛先画像列出力のそれぞれについて出力された前記ソース・ピクセルを、前記調整スイッチ手段からのＮ個の閾ピクセルのうちの対応する位置にある閾ピクセル値と比較し、該比較にしたがって２進値を割り当てる比較手段と、
前記索引ビット・レジスタ、前記ソース・レジスタおよび前記閾値レジスタを前記メモリからの値でロードし、その後、クロック・サイクル毎に、宛先画像の２進値をパラレルにＮ個出力するように、クロック信号を用いて前記システムを同期して動作させる制御手段と、
を備える、システム。
前記制御手段は、前記ロードおよびその後の前記システムの同期した動作を可能にするよう、待機期間を起動する、請求項８に記載のシステム。
前記スケーリング論理手段は、
複数のソース・ピクセルのグレー・レベル値を記憶するスケーリング・レジスタ（２０８）と、
前記索引ビット・レジスタからの索引ビット入力に応じて、前記ソース・レジスタにおける前記Ｎ個のソース・ピクセルのそれぞれを、入力された索引ビットの値に従って、前記スケーリング・レジスタの所定の記憶位置に転送させるスイッチ手段（２１２）と、
を備える、請求項８に記載のシステム。
前記調整スイッチ手段は、閾値パイプライン・レジスタ（２２０）および閾値出力レジスタ（２２２）を備えており、
前記メモリおよび前記閾値パイプライン・レジスタの間には第１の論理スイッチ（２１６）が連結されており、
前記閾値パイプライン・レジスタおよび前記閾値出力レジスタの間には第２の論理スイッチ（２１８）が連結されており、
前記閾値パイプライン・レジスタおよび閾値出力レジスタの両方は、Ｎ個の記憶位置を有しており、
前記閾値マトリックスは、複数の行のグレー・レベルの閾ピクセル値を有しており、それぞれの行は、少なくともＷ個の閾ピクセル値を含んでおり、Ｗは、１より大きい整数であり、
前記制御手段は、クロック・サイクルごとに、第１のＮ個の閾ピクセル値が、前記閾値パイプライン・レジスタに入力され、その後前記閾値出力レジスタに入力されるように、モード制御信号を印加し、
前記制御手段は、さらなるクロック・サイクルの間に、第２のＮ個の前記閾ピクセル値が前記閾値パイプライン・レジスタに入り、Ｗ＞Ｎならば、前記メモリ手段からの前記第１の閾ピクセル値の超過部分が、前記閾値出力レジスタの低位に隣接して位置する所に入力されるように、モード制御信号を印加する、
請求項８に記載のシステム。