JPH1039820A - 発光ダイオード表示装置制御回路 - Google Patents
発光ダイオード表示装置制御回路Info
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- JPH1039820A JPH1039820A JP8192021A JP19202196A JPH1039820A JP H1039820 A JPH1039820 A JP H1039820A JP 8192021 A JP8192021 A JP 8192021A JP 19202196 A JP19202196 A JP 19202196A JP H1039820 A JPH1039820 A JP H1039820A
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- 230000015654 memory Effects 0.000 claims abstract description 16
- 238000006243 chemical reaction Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- YDLQKLWVKKFPII-UHFFFAOYSA-N timiperone Chemical compound C1=CC(F)=CC=C1C(=O)CCCN1CCC(N2C(NC3=CC=CC=C32)=S)CC1 YDLQKLWVKKFPII-UHFFFAOYSA-N 0.000 description 1
- 229950000809 timiperone Drugs 0.000 description 1
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
Abstract
(57)【要約】
【課題】多素子の発光ダイオードアレイと７セグメント
発光ダイオード数字表示板とを同時に表示動作させる場
合、表示装置の数だけ信号系のチャネル数が必要となり
回路規模が大となっていた。また、発光ダイオードの構
造上の差による発光強度の差が表示の明るさの不均一と
なっていた。 【解決手段】メモリ（ＶＲＡＭ）をＲおよびＧの両プレ
ーン用１、２のみとし、このＶＲＡＭの読み出しは各表
示素子６、６’および１１、１１’に対して時分割で実
行し回路のチャネル数を低減する。また発光輝度の差
は、低輝度側の素子に対して所定の時間内で繰り返し発
光させ、発光頻度をあげて実効的な明るさをあげるよう
にメモリ内に同一情報を重複して書き込む。
発光ダイオード数字表示板とを同時に表示動作させる場
合、表示装置の数だけ信号系のチャネル数が必要となり
回路規模が大となっていた。また、発光ダイオードの構
造上の差による発光強度の差が表示の明るさの不均一と
なっていた。 【解決手段】メモリ（ＶＲＡＭ）をＲおよびＧの両プレ
ーン用１、２のみとし、このＶＲＡＭの読み出しは各表
示素子６、６’および１１、１１’に対して時分割で実
行し回路のチャネル数を低減する。また発光輝度の差
は、低輝度側の素子に対して所定の時間内で繰り返し発
光させ、発光頻度をあげて実効的な明るさをあげるよう
にメモリ内に同一情報を重複して書き込む。
Description
【０００１】
【発明の属する技術分野】本発明は発光ダイオードを用
いた文字表示板及び７セグメント構成の数字表示板を用
いた表示装置の制御回路に係る。
いた文字表示板及び７セグメント構成の数字表示板を用
いた表示装置の制御回路に係る。
【０００２】
【従来の技術】従来、表示装置に用いられる表示板とし
ては図２に示す発光ダイオードをマトリックス上に配列
した発光ダイオードアレイ、及び図３に示した７セグメ
ント構成の数字表示板とを組み合わせた形式のものが用
いられて来た。ここで、ダイオードマトリックスとして
は、例えば１６×１６素子（ドット）を単位として、こ
れを多数個並べて電光掲示板式に文字をスクロールさせ
たり、静止表示させたり等の方法が用いられている。特
に、最近では１６×１６ドット表示に使用される発光ダ
イオードとしては緑（Ｇ）、赤（Ｒ）２色の発光が可能
なものが用いられるようになって来ている。
ては図２に示す発光ダイオードをマトリックス上に配列
した発光ダイオードアレイ、及び図３に示した７セグメ
ント構成の数字表示板とを組み合わせた形式のものが用
いられて来た。ここで、ダイオードマトリックスとして
は、例えば１６×１６素子（ドット）を単位として、こ
れを多数個並べて電光掲示板式に文字をスクロールさせ
たり、静止表示させたり等の方法が用いられている。特
に、最近では１６×１６ドット表示に使用される発光ダ
イオードとしては緑（Ｇ）、赤（Ｒ）２色の発光が可能
なものが用いられるようになって来ている。
【０００３】図４に従来用いられて来た上記表示装置の
駆動回路の構成を示す。図４において、信号発生器１２
から供給される文字・記号情報の一部は発光ダイオード
アレイ６用信号として赤色表示用画像メモリ（ＶＲＡＭ
−Ｒ）１および緑色表示用画像メモリ（ＶＲＡＭ−Ｇ）
２に蓄えられ、残りの情報は７セグメント数字表示板
（以下、数字表示板）１１、１１’用としてのキャラク
タ表示用メモリ（ＶＲＡＭ−Ｃ）７に一旦蓄えられる。
ここで、ＶＲＡＭ−Ｒ１は赤色情報の一時記憶用のＲプ
レーンであり、ＶＲＡＭ−Ｇ２は緑色情報の一時記憶用
のＧプレーンである。これら赤色および緑色のデータは
各色に対応して発光ダイオードアレイ信号用の制御回路
１８からの制御信号により読み出され、それぞれ赤色表
示信号系シリアル−パラレル変換回路（以下Ｓ−Ｐ変換
回路Ｒ）３および緑色表示信号系シリアル−パラレル変
換回路（以下Ｓ−Ｐ変換回路Ｇ）４で信号配列がパラレ
ルデータに変換された後発光ダイオードアレイ用信号バ
ッファ回路５を介して発光ダイオードアレイ６、６’に
供給される。また、キャラクタ表示用メモリ（ＶＲＡＭ
−Ｃ）７には数字表示板１１、１１’で表示するための
文字を発生するキャラクタジェネレータ８を駆動するキ
ャラクタコードを一時記憶するためのものである。すな
わち、信号発生器１２から供給された文字情報となるキ
ャラクタコードはＶＲＡＭ−Ｃ７に一時記憶された後、
制御回路１９により所定のタイミングで読み出され、キ
ャラタジェネレータ８で７セグメントの数字表示板１
１、１１’を駆動するキャラクタデータとして出力され
る。このキャラクタデータはＳ−Ｐ変換回路Ｃ９で上記
数字表示板を駆動する信号としてパラレル出力信号の形
に整えられ、キャラクタデータ信号バッファ回路１０を
介して上記数字表示板１１、１１’に供給される。
駆動回路の構成を示す。図４において、信号発生器１２
から供給される文字・記号情報の一部は発光ダイオード
アレイ６用信号として赤色表示用画像メモリ（ＶＲＡＭ
−Ｒ）１および緑色表示用画像メモリ（ＶＲＡＭ−Ｇ）
２に蓄えられ、残りの情報は７セグメント数字表示板
（以下、数字表示板）１１、１１’用としてのキャラク
タ表示用メモリ（ＶＲＡＭ−Ｃ）７に一旦蓄えられる。
ここで、ＶＲＡＭ−Ｒ１は赤色情報の一時記憶用のＲプ
レーンであり、ＶＲＡＭ−Ｇ２は緑色情報の一時記憶用
のＧプレーンである。これら赤色および緑色のデータは
各色に対応して発光ダイオードアレイ信号用の制御回路
１８からの制御信号により読み出され、それぞれ赤色表
示信号系シリアル−パラレル変換回路（以下Ｓ−Ｐ変換
回路Ｒ）３および緑色表示信号系シリアル−パラレル変
換回路（以下Ｓ−Ｐ変換回路Ｇ）４で信号配列がパラレ
ルデータに変換された後発光ダイオードアレイ用信号バ
ッファ回路５を介して発光ダイオードアレイ６、６’に
供給される。また、キャラクタ表示用メモリ（ＶＲＡＭ
−Ｃ）７には数字表示板１１、１１’で表示するための
文字を発生するキャラクタジェネレータ８を駆動するキ
ャラクタコードを一時記憶するためのものである。すな
わち、信号発生器１２から供給された文字情報となるキ
ャラクタコードはＶＲＡＭ−Ｃ７に一時記憶された後、
制御回路１９により所定のタイミングで読み出され、キ
ャラタジェネレータ８で７セグメントの数字表示板１
１、１１’を駆動するキャラクタデータとして出力され
る。このキャラクタデータはＳ−Ｐ変換回路Ｃ９で上記
数字表示板を駆動する信号としてパラレル出力信号の形
に整えられ、キャラクタデータ信号バッファ回路１０を
介して上記数字表示板１１、１１’に供給される。
【０００４】以上述べたように、従来の方法では、発光
ダイオードパネルおよび数字表示板を同時駆動表示する
場合は、それぞれの信号系統に別個の同様な構成の回路
を装備して構成されていた。
ダイオードパネルおよび数字表示板を同時駆動表示する
場合は、それぞれの信号系統に別個の同様な構成の回路
を装備して構成されていた。
【０００５】
【発明が解決しようとする課題】以上述べたように、従
来の構成では表示手段の種類に応じて同様な回路構成を
並列に所定のチャネル数（信号系列数）だけ並列に設置
する必要があり、回路規模がチャネル数と共に大きくな
っていた。また、この解決策として信号伝達系を単一系
として各チャネルの情報を時分割して処理する方法が考
えられるが、この場合、時分割を等分割すると発光方式
の違いによる実効的な発光強度の差が影響して表示文字
の明るさの不均一を生じる問題があった。このように、
表示方式の異なる表示板を複数個並列して用いる場合に
は、回路規模が大きくなり、また発光強度の不均一性が
避けられなかった。
来の構成では表示手段の種類に応じて同様な回路構成を
並列に所定のチャネル数（信号系列数）だけ並列に設置
する必要があり、回路規模がチャネル数と共に大きくな
っていた。また、この解決策として信号伝達系を単一系
として各チャネルの情報を時分割して処理する方法が考
えられるが、この場合、時分割を等分割すると発光方式
の違いによる実効的な発光強度の差が影響して表示文字
の明るさの不均一を生じる問題があった。このように、
表示方式の異なる表示板を複数個並列して用いる場合に
は、回路規模が大きくなり、また発光強度の不均一性が
避けられなかった。
【０００６】また、上記発光ダイードアレイ６、６’お
よび７セグメントの数字表示板１１、１１’の両表示装
置においては、前者は１６×１６ドットで１文字を形成
し、後者は７素子（セグメント）で１文字を形成してい
るため、数字表示板では一つの発光素子当たりの発光面
積が大となり実効輝度が発光ダイオードパネルの場合よ
りも低くなっている。このため表示板の構造により表示
の明るさが揃わないことも解決を要する課題となってい
た。
よび７セグメントの数字表示板１１、１１’の両表示装
置においては、前者は１６×１６ドットで１文字を形成
し、後者は７素子（セグメント）で１文字を形成してい
るため、数字表示板では一つの発光素子当たりの発光面
積が大となり実効輝度が発光ダイオードパネルの場合よ
りも低くなっている。このため表示板の構造により表示
の明るさが揃わないことも解決を要する課題となってい
た。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１においては、多色表示が可能な発光ダイ
オードアレイと７セグメントで構成された数字表示板と
の異なる発光構造を有する二種類の表示装置を有する情
報表示装置において、両表示装置で表示すべきデータを
一時記憶するメモリを共通に使用し、かつこれらのメモ
リの内容を時分割で読み出し、上記表示装置で表示し得
る信号形態に変換した後上記表示装置に信号を供給する
構造としている。
めに、請求項１においては、多色表示が可能な発光ダイ
オードアレイと７セグメントで構成された数字表示板と
の異なる発光構造を有する二種類の表示装置を有する情
報表示装置において、両表示装置で表示すべきデータを
一時記憶するメモリを共通に使用し、かつこれらのメモ
リの内容を時分割で読み出し、上記表示装置で表示し得
る信号形態に変換した後上記表示装置に信号を供給する
構造としている。
【０００８】また、請求項２においては、上記各構造の
発光部の面積に応じて面積の大きな素子に対して、所定
の文字表示時間内での発光時間がより長くなるようにデ
ューティ比を制御して発光させ、発光素子の構造の差に
よる明るさの不均一性を低減するようにしている。
発光部の面積に応じて面積の大きな素子に対して、所定
の文字表示時間内での発光時間がより長くなるようにデ
ューティ比を制御して発光させ、発光素子の構造の差に
よる明るさの不均一性を低減するようにしている。
【０００９】
【発明の実施の形態】以下本発明の実施の形態を図によ
り説明する。図１に本発明による表示装置の回路構成を
示す。図１において信号発生器１２からの文字・記号情
報を一時記憶するＶＲＡＭは前記図４におけるＲプレー
ン（ＶＲＡＭ−Ｒ）１およびＧプレーン（ＶＲＡＭ−
Ｇ）２のみとし、図４におけるキャラクターコードの一
時記憶用のＶＲＡＭ７は省略されている。ここで、ＶＲ
ＡＭ−Ｒ１およびＶＲＡＭ−Ｇ２とのメモリ番地は共に
発光ダイオードアレイ６用、数字表示板１１、１１’用
にそれぞれ２分割されている。発光ダイオードパネル
６、６’用の番地、すなわち図１におけるＶＲＡＭ−Ｒ
１およびＶＲＡＭ−Ｇ２の上側部分、に記憶されたデー
タは制御信号発生回路１７から供給された所定のタイミ
ングで上記従来の技術と同様にＶＲＡＭ−Ｒ１、ＶＲＡ
Ｍ−Ｇ２から読み出され、Ｓ−Ｐ変換回路Ｒ３およびＳ
−Ｐ変換回路Ｇ４により例えば１６ビットの並列データ
となり発光ダイオードアレイ用バッファ回路１３を経て
発光ダイオードパネルを点灯し、情報の表示を行わせ
る。
り説明する。図１に本発明による表示装置の回路構成を
示す。図１において信号発生器１２からの文字・記号情
報を一時記憶するＶＲＡＭは前記図４におけるＲプレー
ン（ＶＲＡＭ−Ｒ）１およびＧプレーン（ＶＲＡＭ−
Ｇ）２のみとし、図４におけるキャラクターコードの一
時記憶用のＶＲＡＭ７は省略されている。ここで、ＶＲ
ＡＭ−Ｒ１およびＶＲＡＭ−Ｇ２とのメモリ番地は共に
発光ダイオードアレイ６用、数字表示板１１、１１’用
にそれぞれ２分割されている。発光ダイオードパネル
６、６’用の番地、すなわち図１におけるＶＲＡＭ−Ｒ
１およびＶＲＡＭ−Ｇ２の上側部分、に記憶されたデー
タは制御信号発生回路１７から供給された所定のタイミ
ングで上記従来の技術と同様にＶＲＡＭ−Ｒ１、ＶＲＡ
Ｍ−Ｇ２から読み出され、Ｓ−Ｐ変換回路Ｒ３およびＳ
−Ｐ変換回路Ｇ４により例えば１６ビットの並列データ
となり発光ダイオードアレイ用バッファ回路１３を経て
発光ダイオードパネルを点灯し、情報の表示を行わせ
る。
【００１０】一方、７セグメント発光ダイオードによる
数字表示板１１、１１’の表示信号系では、信号発生器
１２で表示すべきキャラクタを、コードではなく文字デ
ータとして直接発生せしめているため、上記ＶＲＡＭ−
Ｒ１、ＶＲＡＭ−Ｇ２上の数字表示板側のメモリ番地、
すなわち図１におけるＶＲＡＭの下側部分では、既にキ
ャラクタデータとして記憶されていることになる。この
ため、このキャラクタデータを読み出す際には従来のよ
うにキャラクタコードからキャラクタデータに変換する
必要が無い。したがって、数字表示板１１、１１’の表
示信号系においては図４に示した従来例でのキャラクタ
ジェネレータ８が不要となる。このようにしてＶＲＡＭ
−Ｒ、ＶＲＡＭ−Ｇ上のデータは制御信号発生回路１７
から供給される所定のタイミングで読み出され、上記発
光ダイオードパネル６、６’の信号系と共通のＳ−Ｐ変
換回路Ｒ３およびＳ−Ｐ変換回路Ｇ４によりパラレルデ
ータとなり、数字表示板用バッファ回路１７を経て数字
表示板１１および１１’でデータの表示が行われる。
数字表示板１１、１１’の表示信号系では、信号発生器
１２で表示すべきキャラクタを、コードではなく文字デ
ータとして直接発生せしめているため、上記ＶＲＡＭ−
Ｒ１、ＶＲＡＭ−Ｇ２上の数字表示板側のメモリ番地、
すなわち図１におけるＶＲＡＭの下側部分では、既にキ
ャラクタデータとして記憶されていることになる。この
ため、このキャラクタデータを読み出す際には従来のよ
うにキャラクタコードからキャラクタデータに変換する
必要が無い。したがって、数字表示板１１、１１’の表
示信号系においては図４に示した従来例でのキャラクタ
ジェネレータ８が不要となる。このようにしてＶＲＡＭ
−Ｒ、ＶＲＡＭ−Ｇ上のデータは制御信号発生回路１７
から供給される所定のタイミングで読み出され、上記発
光ダイオードパネル６、６’の信号系と共通のＳ−Ｐ変
換回路Ｒ３およびＳ−Ｐ変換回路Ｇ４によりパラレルデ
ータとなり、数字表示板用バッファ回路１７を経て数字
表示板１１および１１’でデータの表示が行われる。
【００１１】以上述べたごとく、本発明においてはＶＲ
ＡＭ−Ｒ１、ＶＲＡＭ−Ｇ２から発光ダイオードアレイ
用バッファ回路１３、および数字表示板用バッファ回路
１４に至る区間では信号は時分割されて伝送されてい
る。このため、図４で述べた各表示素子に至る専用の信
号系は不要となり、単一の信号系、単一の制御系で構成
され、図４における制御回路１８、１９は１回路のみで
良く、メモリもＶＲＡＭ１、２のみで十分となる。
ＡＭ−Ｒ１、ＶＲＡＭ−Ｇ２から発光ダイオードアレイ
用バッファ回路１３、および数字表示板用バッファ回路
１４に至る区間では信号は時分割されて伝送されてい
る。このため、図４で述べた各表示素子に至る専用の信
号系は不要となり、単一の信号系、単一の制御系で構成
され、図４における制御回路１８、１９は１回路のみで
良く、メモリもＶＲＡＭ１、２のみで十分となる。
【００１２】また、課題の項にて述べた発光強度が不均
一となる点に関しては、１文字の発光時間に対して１発
光素子当たりの発光時間を、発光ダイオードパネルの場
合は１／１６デューティを、数字表示板の場合は１／８
デューティを割り当てるようにしている。このため、図
１においては、ＶＲＡＭ−Ｒ１、ＶＲＡＭ−Ｇ２の数字
表示板データ用の番地、すなわち図１におけるＶＲＡＭ
−Ｒ１およびＶＲＡＭ−Ｇ２の下側部分の（１）および
（２）で示した部分に同一デーを２重に記録し、発光ダ
イード用の番地、すなわち図１におけるＶＲＡＭ−Ｒ１
およびＶＲＡＭ−Ｇ２の上側の部分の読み出しと同じク
ロック周期で読み出している。
一となる点に関しては、１文字の発光時間に対して１発
光素子当たりの発光時間を、発光ダイオードパネルの場
合は１／１６デューティを、数字表示板の場合は１／８
デューティを割り当てるようにしている。このため、図
１においては、ＶＲＡＭ−Ｒ１、ＶＲＡＭ−Ｇ２の数字
表示板データ用の番地、すなわち図１におけるＶＲＡＭ
−Ｒ１およびＶＲＡＭ−Ｇ２の下側部分の（１）および
（２）で示した部分に同一デーを２重に記録し、発光ダ
イード用の番地、すなわち図１におけるＶＲＡＭ−Ｒ１
およびＶＲＡＭ−Ｇ２の上側の部分の読み出しと同じク
ロック周期で読み出している。
【００１３】以上述べた実施の形態は２種類の構造の発
光ダイオード表示装置に対して説明したものであるが、
これらの手法はさらに多くの発光構造、あるいは発光原
理の異なる表示素子に対しても拡張し得ることは言うま
でもない。
光ダイオード表示装置に対して説明したものであるが、
これらの手法はさらに多くの発光構造、あるいは発光原
理の異なる表示素子に対しても拡張し得ることは言うま
でもない。
【００１４】
【発明の効果】上記説明のように本発明によれば、複数
の発光装置を単一のメモリ、信号系で構成出来、回路構
成を簡略化出来る。また、同時に構造の差による発光強
度の不均一性も補正することが出来、均一な明るさで見
易い表示画面を得ることが出来る。
の発光装置を単一のメモリ、信号系で構成出来、回路構
成を簡略化出来る。また、同時に構造の差による発光強
度の不均一性も補正することが出来、均一な明るさで見
易い表示画面を得ることが出来る。
【図１】本発明による表示装置の回路構成図。
【図２】１６×１６素子（ドット）による発光ダイオー
ドアレイの表示面構成図。
ドアレイの表示面構成図。
【図３】７セグメントによる数字表示板の構成図。
【図４】従来の表示装置の回路構成図。
１…赤色表示用画像メモリ（ＶＲＡＭ−Ｒ） ２…緑色表示用画像メモリ（ＶＲＡＭ−Ｇ） ３…赤色表示信号系シリアル−パラレル変換回路（Ｓ−
Ｐ変換回路Ｒ） ４…緑色表示信号系シリアル−パラレル変換回路（Ｓ−
Ｐ変換回路Ｇ） ５…発光ダイオードアレイ用信号バッファ回路 ６、６’…１６×１６発光ダイオードアレイ ７…キャラクタ表示用メモリ（ＶＲＡＭ−Ｃ） ８…キャラクタジェネレータ ９…キャラクタデータ用シリアル−パラレル変換回路
（Ｓ−Ｐ変換回路Ｃ） １０…キャラクタデータ信号系バッファ回路 １１、１１’…７セグメント発光ダイオード数字表示板 １２…信号発生器 １３…発光ダイオードアレイ用バッファ回路 １４…数字表示板用バッファ回路 １５…インバータ １６…発光ダイオードアレイ信号系用制御回路 １７…７セグメント発光ダイオード数字表示板信号系用
制御回路 １８…発光ダイオードアレイ表示信号用制御回路 １９…数字表示板表示信号用制御回路
Ｐ変換回路Ｒ） ４…緑色表示信号系シリアル−パラレル変換回路（Ｓ−
Ｐ変換回路Ｇ） ５…発光ダイオードアレイ用信号バッファ回路 ６、６’…１６×１６発光ダイオードアレイ ７…キャラクタ表示用メモリ（ＶＲＡＭ−Ｃ） ８…キャラクタジェネレータ ９…キャラクタデータ用シリアル−パラレル変換回路
（Ｓ−Ｐ変換回路Ｃ） １０…キャラクタデータ信号系バッファ回路 １１、１１’…７セグメント発光ダイオード数字表示板 １２…信号発生器 １３…発光ダイオードアレイ用バッファ回路 １４…数字表示板用バッファ回路 １５…インバータ １６…発光ダイオードアレイ信号系用制御回路 １７…７セグメント発光ダイオード数字表示板信号系用
制御回路 １８…発光ダイオードアレイ表示信号用制御回路 １９…数字表示板表示信号用制御回路
Claims (2)
- 【請求項１】多色表示が可能な発光ダイオードパネルと
７セグメントで構成された表示素子による数字表示板と
の二つの表示素子を有する情報表示装置において、両表
示装置で表示すべきデータを一時記憶するメモリを共通
に使用し、かつこれらのメモリの内容を時分割で読み出
し、上記表示装置で表示し得る信号形態に変換した後上
記表示装置に信号を供給することを特徴とする発光ダイ
オード表示装置制御回路。 - 【請求項２】請求項１に記載の異なる構造の表示素子に
より構成されている情報表示装置において、上記各構造
の発光部の面積に応じて発光時間のデューティ比を所定
の割合に制御して発光させることを特徴とする発光ダイ
オード表示装置制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8192021A JPH1039820A (ja) | 1996-07-22 | 1996-07-22 | 発光ダイオード表示装置制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8192021A JPH1039820A (ja) | 1996-07-22 | 1996-07-22 | 発光ダイオード表示装置制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1039820A true JPH1039820A (ja) | 1998-02-13 |
Family
ID=16284287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8192021A Pending JPH1039820A (ja) | 1996-07-22 | 1996-07-22 | 発光ダイオード表示装置制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1039820A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104680964A (zh) * | 2013-11-26 | 2015-06-03 | 美的集团股份有限公司 | 一种洗碗机及其led数码管显示驱动电路和方法 |
-
1996
- 1996-07-22 JP JP8192021A patent/JPH1039820A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104680964A (zh) * | 2013-11-26 | 2015-06-03 | 美的集团股份有限公司 | 一种洗碗机及其led数码管显示驱动电路和方法 |
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