JPH1040078A

JPH1040078A - 先行０、１数予測回路、浮動小数点演算装置、マイクロプロセッサおよび情報処理装置

Info

Publication number: JPH1040078A
Application number: JP19436296A
Authority: JP
Inventors: Makoto Suzuki; 鈴木　　誠; Michio Okubo; 教夫大久保; Yuji Suzuki; 裕司鈴木; Toru Hashimoto; 徹橋本; Toshiko Isobe; 敏子磯部
Original assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Current assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Priority date: 1996-07-24
Filing date: 1996-07-24
Publication date: 1998-02-13

Abstract

(57)【要約】【課題】簡単な構成で動作速度を向上させた先行０、
１数予測回路を提供することにある。【解決手段】２つの浮動小数点数の加算処理に並行し
て先行０数あるいは先行１数を予測する先行０、１数予
測回路（１００）であって、前記２つの浮動小数点数を
入力とし０が先行すると仮定して先行０数を予測し出力
する第１の手段（１０、３０）と、前記２つの浮動小数
点数を入力とし１が先行すると仮定して先行１数を予測
し出力する第２の手段（２０、４０）と、当該先行０数
と先行１数との大小を比較し大きい方の先行数を出力す
る第３の手段（５０）とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置にお
ける加算正規化（Ａｄｄｉｔｉｏｎ−Ｎｏｒｍａｌｉｚ
ａｔｉｏｎ）に係わり、特に、浮動小数点演算装置に適
用して有効な先行０、１数予測回路に関する。

【０００２】

【従来の技術】浮動小数点の加減算演算では、仮数部の
減算時に桁落ちが生じ演算結果の上位に０が並ぶことが
あり、これを先行０と呼んでおり、ＩＥＥＥ７５４形式
の浮動小数点演算では、前記先行０の部分は指数値の変
化として扱い、仮数の先頭は必ず１となるよう処理しな
ければならない。

【０００３】また、仮数部の加減算時の演算結果が負の
場合に演算結果の上位に１が並ぶことがあり、これを先
行１と呼んでおり、ＩＥＥＥ７５４形式の浮動小数点演
算では、前記先行１の部分は指数値の変化として扱い、
仮数の先頭は必ず０となるよう処理しなければならな
い。

【０００４】前記処理を実行するためには、先行０のビ
ット数あるいは先行１のビット数をカウントしその数を
指数部から減ずるとともに、仮数部はその分だけ左にシ
フトする正規化処理が必要である。

【０００５】前記先行０のビット数分だけ左にシフトす
る正規化処理にための最も単純な方法は、演算結果に対
し先行０検出を行うＬＺＤ（Leading-zero detection）
回路を用いる方法である。

【０００６】これを高速化する方法として、従来、例え
ば、下記文献（イ）あるいは公報（ロ）に記載されてい
る先行０予測回路（ＬＺＡ（Leading-zero anticipato
r）回路）が知られている。

【０００７】（イ）電子情報通信学会技術研究報告ＤＳ
Ｐ９５−９８、ＩＣＤ９５−１４７（１９９５年１０
月）（ロ）特開平５−３０７４６３号また、先行０数あるいは先行１数を予測する回路とし
て、例えば、下記公報（ハ）に記載されている先行０／
１予測回路が知られている。

【０００８】（ハ）特開平２−１４４６２４号前記文献（イ）あるいは公報（ロ）に記載されている先
行０予測回路では、演算が終わり演算結果が出るのを待
って先行０数をカウントするのではなく、演算器への入
力信号から演算結果の先行０を予測し、演算と並行して
先行０数をカウントすることにより演算処理の高速化を
図っている。

【０００９】図８は、前記先行０予測回路を備える従来
の浮動小数点加算器の仮数加算部の概略構成を示すブロ
ック図である。

【００１０】図８において、７０３はスワッパ、７０４
は比較器、７０５はアライメントシフタ、７０６，７０
７はビット反転器、７０８は先行０予測回路、７０９は
加算器、７１０は正規化シフタ、７１１は補正シフタ、
７１２は丸め処理部である。

【００１１】図８に示す浮動小数点加算器の仮数加算部
においては、まず、仮数Ａ（７０１）、仮数Ｂ（７０
２）をスワッパ７０３に入力し、仮数部の入替え処理を
行う。

【００１２】このスワップ動作は、それぞれの指数部デ
ータの大小判定によって行われ、小さい指数値を有する
オペランドの仮数部をアライメントシフタ７０５に送出
し、他方を左側のビット反転器７０６に送出する。

【００１３】アライメントシフタ７０５では、指数の差
分に応じて仮数部をシフトする。

【００１４】これと並行して、実質減算時に、比較器７
０４で仮数部、即ち、仮数Ａ（７０１）と仮数Ｂ（７０
２）との大小比較を行い、指数部が等しい場合には、仮
数部の大きい方から小さい方を減算するように、ビット
反転器（７０６，７０７）を制御する。

【００１５】なお、指数部が異なる時には、指数の大き
い方から指数の小さい方を減算するため、アライメント
シフト７０５で仮数部をシフトした側のビット反転器７
０７を制御する。

【００１６】以上の前処理を行った仮数を加算器７０９
で加減算するとともに、先行０予測回路７０８で先行０
数の予測を行い、当該先行０数をシフト数として次段の
正規化シフタ７１０に入力する。

【００１７】加算結果は、当該シフト数分だけ正規化シ
フタ７１０によりシフトされ、次に、補正シフタ７１１
に入力される。

【００１８】補正シフタ７１１では、先行０予測回路７
０８で予測しきれなかったシフト分（１ビット）がある
場合に、１ビットシフトを行う。

【００１９】最後に丸め処理部７１２で丸め処理の計算
を行い、演算結果の仮数部７１３が出力される。

【００２０】

【発明が解決しようとする課題】前記図８に示す先行０
予測回路７０８のように、前記文献（イ）あるいは公報
（ロ）に記載されている先行０予測回路では、先行０数
の予測しか行えないため、仮数減算においては常に値の
大きなオぺランドから小さなオぺランドを減じ、演算結
果は正数でなければならないという制約事項が存在す
る。

【００２１】このため、加算演算の前処理として２つの
オぺランドの大小比較を行い、常に値の大きなオぺラン
ドから小さなオぺランドを減じるように制御する必要が
あり、加算処理の動作速度の点で問題があり、高速動作
が行えないという問題点があった。

【００２２】前記前処理によるオーバーヘッドは、浮動
小数点加減算器のように他の前処理が必要な演算器の場
合にはそれらに隠れて比較的見えにくいが、積和演算器
のような場合にはそのままオーバーヘッドとして演算時
間の増加を招く。

【００２３】また、前記文献（ハ）に記載されている先
行０／１予測回路では、先行０数あるいは先行１数を予
測可能であるため、演算結果が正数でなければならない
という制約事項はないが、先行０数あるいは先行１数の
予測をビット単位で行うためにその構成が複雑になり、
十分な動作速度が得られず、高速動作が行えないという
問題点があった。

【００２４】したがって、従来の先行０予測回路、ある
いは、先行０／１予測回路を具備する浮動小数点演算
器、マイクロプロセッサおよび情報処理装置において
は、演算処理の動作速度を高速することが困難であり、
演算時間の増加を招くという問題点があった。

【００２５】本発明は、前記従来技術の問題点を解決す
るためになされたものであって、本発明の目的は、先行
０、１数予測回路において、簡単な構成で動作速度を向
上させることが可能となる技術を提供することにある。

【００２６】本発明の他の目的は、浮動小数点演算器に
おいて、演算速度を向上させることが可能となる技術を
提供することにある。

【００２７】本発明の他の目的は、マイクロプロセッサ
および情報処理装置において、演算速度を向上させるこ
とが可能となる技術を提供することにある。

【００２８】本発明の前記目的並びにその他の目的及び
新規な特徴は、本明細書の記載及び添付図面によって明
らかする。

【００２９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００３０】（１）２つの浮動小数点数の加算処理に並
行して先行０数あるいは先行１数を予測する先行０、１
数予測回路であって、前記２つの浮動小数点数を入力と
し０が先行すると仮定して先行０数を予測し出力する第
１の手段と、前記２つの浮動小数点数を入力とし１が先
行すると仮定して先行１数を予測し出力する第２の手段
と、当該先行０数と先行１数との大小を比較し大きい方
の先行数を出力する第３の手段とを具備することを特徴
とする。

【００３１】（２）前記（１）の手段において、前記第
１手段は、前記２つの浮動小数点数の各ビット値に基づ
いて先行０数を予測し、当該先行０数分だけ上位ビット
に「０」が連続する先行０数予測データを生成し、ま
た、前記第２手段は、前記２つの浮動小数点数の各ビッ
ト値に基づいて先行１数を予測し、当該先行１数分だけ
上位ビットに「０」が連続する先行１数予測データを生
成し、前記第３手段は、前記第１の手段から出力される
先行０数予測データと、前記第２の手段から出力される
先行１数予測データとの論理積を取り、当該論理積を取
った後のデータにおける、上位ビットから「０」が連続
するビット数を先行０数あるいは先行１数として出力す
ることを特徴とする。

【００３２】（３）前記（２）の手段において、前記第
１の手段は、前記２つの浮動小数点数を、Ａ（＝ａ_n，
ａ_n-1，…，ａ₁）およびＢ（＝ｂ_n，ｂ_n-1，…，ｂ
₁）とするとき、下記（１）式に基づき算出される各ビ
ット値で構成される（¬ｚ_i0）のデータを出力する算出
手段と、前記算出手段から出力される（¬ｚ_i0）のデー
タの上位ビットから数えて最初に「１」となるビット以
降のビット値を全て「１」として、前記先行０数分だけ
上位ビットに「０」が連続する先行０数予測データを出
力する先行０数予測手段とを有することを特徴とする。

【００３３】

【数３】 ¬ｚ_i0＝ｐ_i（＋）（ｐ_i-1＋ｇ_i-1）・・・・・（１）但し、ｐ_i＝ａ_i（＋）ｂ_i ｇ_i＝ａ_i・ｂ_i Ｘ・Ｙは、ＸとＹの論理積、Ｘ＋Ｙは、ＸとＹの論理
和、Ｘ（＋）Ｙは、ＸとＹの排他的論理和、¬Ｘは、Ｘ
の論理否定を表す。

【００３４】（４）前記（２）の手段において、前記第
２の手段は、前記２つの浮動小数点数を、Ａ（＝ａ_n，
ａ_n-1，…，ａ₁）およびＢ（＝ｂ_n，ｂ_n-1，…，ｂ
₁）とするとき、下記（２）式に基づき算出される各ビ
ット値で構成される（¬ｚ_i1）のデータを出力する算出
手段と、前記算出手段から出力される（¬ｚ_i1）のデー
タの上位ビットから数えて最初に「１」となるビット以
降のビット値を全て「１」として、前記先行１数分だけ
上位ビットに「０」が連続する先行１数予測データを出
力する先行１数予測手段とを有することを特徴とする。

【００３５】

【数４】 ¬ｚ_i1＝ｇ_i-1（＋）¬（ｐ_i）・・・・・・（２）但し、ｐ_i＝ａ_i（＋）ｂ_i ｇ_i＝ａ_i・ｂ_i Ｘ・Ｙは、ＸとＹの論理積Ｘ（＋）Ｙは、ＸとＹの排他的論理和、¬Ｘは、Ｘの論
理否定を表す。

【００３６】（５）浮動小数点演算装置において、前記
（１）ないし（４）手段に記載された先行０、１数予測
回路と、前記先行０、１数予測回路に入力される２つの
浮動小数点数を加算する加算器と、前記先行０、１数予
測回路の先行０数あるいは先行１数に基づき加算器から
出力される加算結果をシフトする正規化シフタとを具備
することを特徴とする。

【００３７】（６）マイクロプロセッサにおいて、前記
（５）の手段に記載された浮動小数点演算装置を備える
ことを特徴とする。

【００３８】（７）情報処理装置において、前記（６）
の手段に記載されたマイクロプロセッサを備えることを
特徴とする。

【００３９】前記（１）ないし（４）の手段によれば、
先行０、１数予測回路において、２つの浮動小数点数の
加算処理に並行して、当該２つの浮動小数点数を入力と
し０および１が先行すると仮定して、先行０数および先
行１数を予測して出力し、当該先行０数および先行１数
の大小を比較して大きい方の先行数を出力するようにし
たので、簡単な構成で動作速度を向上させることが可能
となる。

【００４０】前記（５）の手段によれば、浮動小数点演
算装置において、前記（１）ないし（４）手段の先行
０、１数予測回路を使用し、２つの浮動小数点数の加算
処理に並行して先行０数あるいは先行１数を予測するよ
うにしたので、演算速度を向上させることが可能とな
る。

【００４１】前記（６）および（７）の手段によれば、
マイクロプロセッサおよび情報処理装置において、前記
（５）の手段の浮動小数点演算装置を備えるようにした
ので、演算速度を向上させることが可能となる。

【００４２】

【発明の実施の形態】以下、図面を参照して本発明の発
明の実施の形態を詳細に説明する。

【００４３】なお、本発明の実施の形態を説明するため
の全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。

【００４４】まず、先行０数予測、先行１数予測を行う
方法を説明する。

【００４５】２つのオぺランドＡとＢの加算結果が、Ｋ
と一致（Ａ＋Ｂ＝Ｋ）するかどうかは、通常の以下の方
法により評価される。

【００４６】まず、２つのｎビットのオぺランドＡ（＝
ａ_n，ａ_n-1，…，ａ₁）、Ｂ（＝ｂ_n，ｂ_n-1，…，
ｂ₁）の加算を実行して加算結果Ｒ（＝ｒ_n，ｒ_n-1，
…，ｒ₁）を求め、次に、この加算結果Ｒ（＝ｒ_n，ｒ
_n-1，…，ｒ₁）とＫ（＝ｋ_n，ｋ_n-1，…，ｋ₁）と
を比較する。

【００４７】即ち、

【００４８】

【数５】ｐ_i＝ａ_i（＋）ｂ_i （３）ｇ_i＝ａ_i・ｂ_i （４）ｃ_i＝（ｐ_i・ｃ_i-1）＋ｇ_i （５）（但し、ｃ₁＝ｇ₁）ｒ_i＝ｐ_i（＋）ｃ_i-1 （６）（但し、ｒ₁＝ｐ₁）により、加算結果Ｒを計算し、

【００４９】

【数６】ｅ_i＝¬（ｒ_i（＋）ｋ_i）（７）Ｅ＝Ｅ_n＝ｅ_n・ｅ_n-1・…ｅ₁ （８）より、ＲとＫを比較する。Ｅがその比較結果である。

【００５０】なお、前記各式において、Ｘ・ＹはＸとＹ
との論理積、Ｘ＋ＹはＸとＹとの論理和、Ｘ（＋）Ｙは
ＸとＹとの排他的論理和、¬ＸはＸの論理否定を表わ
し、これ以降、本明細書中で記載する各式においても同
様とする。

【００５１】これに対し、下記文献（ニ）に記載されて
いる方法によれば、２つのオぺランドＡとＢの加算結果
がＫと一致（Ａ＋Ｂ＝Ｋ）するかどうかは、下記式を計
算することにより評価することができる。

【００５２】即ち、下記文献（ニ）に記載されている方
法によれば、Ａ（＝ａ_n，ａ_n-1，…，ａ₁）、Ｂ（＝
ｂ_n，ｂ_n-1，…，ｂ₁）、Ｋ（＝ｋ_n，ｋ_n-1，…，
ｋ₁）から

【００５３】

【数７】ｖ_i＝（ｐ_i・¬ｋ_i）＋ｇ_i （９）ｗ_i＝ｐ_i+1（＋）ｋ_i+1 （１０）ｚ_i＝¬（ｖ_i-1（＋）ｗ_i-1）（１１）（但し、ｚ₁＝¬（ｐ₁（＋）ｋ₁））Ｚ＝Ｚ_n＝ｚ_n・ｚ_n-1・…・ｚ₁ （１２）によりＺを計算すると、Ｅ＝Ｚとなる。

【００５４】よって、ＥのかわりにＺを計算することに
Ａ＋Ｂ＝Ｋを判定することができる。

【００５５】（ニ）IEEE Trans. on Computers, vol.4
1, no.11, pp.1484-1488, Nov. 1992次に、以上の説明
を踏まえ、先行０あるいは先行１を予測する新しい方法
を導く。

【００５６】ここで、ｎ＞ｊ≧１とすると、前記（８）
式、（１２）式は、下記式のように表現できる。

【００５７】

【数８】Ｅ_n＝ｅ_n・ｅ_n-1・…ｅ_j+1・ｅ_j・ｅ_j-1・…ｅ₁ （１３）Ｚ_n＝ｚ_n・ｚ_n-1・…ｚ_j+1・ｚ_j・ｚ_j-1・…ｚ₁ （１４）いま、最上位ビットＭＳＢからｉ＝ｊビットまでの
ｅ_i、ｚ_iそれぞれの論理積Ｅ_nj、Ｚ_nj、

【００５８】

【数９】Ｅ_nj＝ｅ_n・ｅ_n-1・…ｅ_j （１５）Ｚ_nj＝ｚ_n・ｚ_n-1・…ｚ_j （１６）を考える。

【００５９】（Ｉ）ｊ＝１のとき、Ｅ_n1＝Ｅ_n、Ｚ_n1＝
Ｚ_nでありＥ_n＝Ｚ_nであるから

【００６０】

【数１０】Ｅ_nj＝Ｚ_nj （１７）（II）ｊ≠１のとき、（１３）式ないし（１６）式よ
り、

【００６１】

【数１１】Ｅ_nj-1＝Ｅ_nj・ｅ_j-1 （１８）Ｚ_nj-1＝Ｚ_nj・ｚ_j-1 （１９）従って、Ｅ_nj-1＝Ｚ_nj-1＝１ならば、Ｅ_nj＝Ｚ_nj＝１で
ある。

【００６２】以上のことから、ｊー１までｋ＝０あるい
はｋ＝１の予測が一致するならばｊビットまでの予測が
一致することがわかる。

【００６３】即ち、この方法により、前記従来例の回路
と同様、１ビットの補正（追加シフト）以内で先行０数
（ｋ＝０）あるいは先行１数（ｋ＝１）を予測すること
ができる。

【００６４】本発明は、前記方法に基づいて、先行０数
（ｋ＝０）あるいは先行１数（ｋ＝１）を予測するよう
にしたものである。

【００６５】（９）、（１０）および（１１）式から先
行０数予測回路（ｋ＝０）の場合には、

【００６６】

【数１２】ｖ_i-1＝ｐ_i-1＋ｇ_i-1 （２０）ｗ_i-1＝ｐ_i （２１） ¬ｚ_i0＝ｐ_i（＋）（ｐ_i-1＋ｇ_i-1）（２２）ここで、

【００６７】

【数１３】ｐ_i-1＝ａ_i-1（＋）ｂ_i-1 （２３）＝¬ａ_i-1・ｂ_i-1＋ａ_i-1・¬ｂ_i-1 （２４）ｇ_i-1＝ａ_i-1・ｂ_i-1 （２５）今、ａ_i-1＝Ｘ、ｂ_i-1＝Ｙとすると、

【００６８】

【数１４】ｐ_i-1＋ｇ_i-1＝（¬Ｘ・Ｙ＋Ｘ・¬Ｙ）＋Ｘ・Ｙ＝（¬Ｘ・Ｙ＋Ｘ・Ｙ）＋Ｘ・¬Ｙ＝（¬Ｘ＋Ｘ）・Ｙ＋Ｘ・¬Ｙ＝Ｙ＋Ｘ・¬Ｙ＝（Ｘ＋Ｙ）・（Ｙ＋¬Ｙ）＝（Ｘ＋Ｙ）（２６）したがって、（２２）式は、

【００６９】

【数１５】 ¬ｚ_i0＝ｐ_i（＋）（ａ_i-1＋ｂ_i-1）（２７）同様に、先行１数予測回路（ｋ＝１）の場合には、

【００７０】

【数１６】ｖ_i-1＝ｇ_i-1 （２８）ｗ_i-1＝¬ｐ_i （２９） ¬ｚ_i1＝ｇ_i-1（＋）¬ｐ_i （３０）となる。

【００７１】これら先行０数あるいは先行１数予測回路
の出力は¬ｚ_iであり、区別のためそれぞれを¬ｚ_i0、
¬ｚ_i1と記す。

【００７２】図１は、本発明の一発明の実施の形態であ
る先行０、１数予測回路に使用される先行０数を予測す
る先行０数予測回路、および、先行１数を予測する先行
１数予測回路の一例を示す回路図である。

【００７３】図１に示す回路は、２つのｎビットのオぺ
ランドＡ（＝ａ_n，ａ_n-1，…，ａ₁）とＢ（＝ｂ_n，
ｂ_n-1，…，ｂ₁）とが入力され、前記２つのオぺラン
ドＡおよびＢの各ビット（ａ_i，ｂ_i）同志が、排他的
論理和回路（ＸＯＲ１（ｉ））、アンド回路（ＡＮＤ
（ｉ））およびオア回路（ＯＲ（ｉ））に入力される。

【００７４】排他的論理和回路（ＸＯＲ１（ｉ））の出
力と、下位ビットのオア回路（ＯＲ（ｉ−１））の出力
とが、排他的論理和回路（ＸＯＲ２（ｉ））に入力さ
れ、この排他的論理和回路（ＸＯＲ２（ｉ））の出力が
先行０数予測回路の出力（¬ｚ_i0）となる。

【００７５】同様に、インバータ回路（ＩＮＶ（ｉ））
で反転された排他的論理和回路（ＸＯＲ１（ｉ））の出
力と、下位ビットのアンド回路（ＡＮＤ（ｉ−１））の
出力とが、排他的論理和回路（ＸＯＲ３（ｉ））に入力
され、この排他的論理和回路（ＸＯＲ３（ｉ））の出力
が先行１数予測回路の出力（¬ｚ_i1）となる。

【００７６】なお、図１に示す先行０数予測回路の出力
（¬ｚ_i0）および先行１数予測回路の出力（¬ｚ_i1）に
は、符号ビットの先行０予測および先行１予測も含まれ
ている。

【００７７】図１の先行０数予測回路は、前記文献
（ロ）に記載された先行０予測回路と次の点で異なる。

【００７８】即ち、従来例の回路では、

【００７９】

【数１７】

【００８０】の時に、その出力¬ｚ_i0が“１”になるの
に対し、図１の回路では

【００８１】

【数１８】

【００８２】の時に、その出力¬ｚ_i0が“１”になる。

【００８３】これにより、従来の回路が扱えないケース
も図１の回路で扱うことができる。

【００８４】同様に、数１９は、¬ｚ_i1が“１”になる
ケースを示している。

【００８５】

【数１９】

【００８６】図２は、本発明の一発明の実施の形態であ
る先行０、１数予測回路の概略構成を示すブロック図で
ある。

【００８７】図２において、１００は先行０、１数予測
回路、６０は加算器、７０は正規化シフタであり、先行
０、１数予測回路１００は、先行０数予測回路１０、先
行１数予測回路２０、先行０カウンタ回路３０、先行１
カウンタ回路４０、大小比較・セレクタ回路５０から構
成される。

【００８８】なお、先行０数予測回路１０と先行０カウ
ンタ回路３０とが、請求項に記載された第１の手段を、
先行１数予測回路２０と先行１カウンタ回路４０とが、
請求項に記載された第２の手段を、大小比較・セレクタ
回路５０が請求項に記載された第３の手段を構成する。

【００８９】ここで、先行０数予測回路１０および先行
１数予測回路２０は、図１に示す回路で構成される。

【００９０】さらに、先行０数予測回路１０と先行０カ
ウンタ回路３０とが、それぞれ請求項３に記載された算
出手段と先行０数予測手段を構成し、同じく、先行１数
予測回路２０と先行１カウンタ回路４０とが、それぞれ
請求項４に記載された算出手段と先行１数予測手段を構
成する。

【００９１】本発明の実施の形態の先行０、１数予測回
路１００では、先行０数予測回路１０から出力される先
行０予測数、および、先行１数予測回路２０から出力さ
れる先行１予測数を、先行０カウンタ回路３０、およ
び、先行１カウンタ回路４０でカウントし、大小比較・
セレクタ回路５０で、先行０カウンタ回路３０でカウン
トされた先行０予測数、および、先行１カウンタ回路４
０でカウントされた先行１予測数の大小を比較し、大き
い方の予測結果を選択して、正規化シフタ７０に出力す
る。

【００９２】図３は本願発明者らにより本出願以前に検
討された先行０、１数予測回路の概略構成を示すブロッ
ク図である。

【００９３】図３において、２００は先行０、１数予測
回路、６０は加算器、７０は正規化シフタであり、先行
０、１数予測回路２００は、先行０数予測回路２１０、
先行１数予測回路２２０、先行０カウンタ回路２３０、
先行１カウンタ回路２４０、セレクタ回路２５０から構
成される。

【００９４】図３に示すように、先行０数予測回路２１
０の出力、および、先行１数予測回路２２０の出力から
正しい一方の予測結果を選択する最も簡便な方法は、加
算器６０での加算結果の符号を見て正しい方の予測結果
をセレクタ２５０により選択する方法である。

【００９５】この場合、先行０、１数予測回路２００
で、正規化シフト信号を生成するためには、加算器６０
での加算結果が出力されるのを待たなければならず、動
作速度の点で問題があった。

【００９６】これに対し、本発明の実施の形態の先行
０、１数予測回路１００では、図１に示すように、加算
器６０での加算結果の符号を、先行０カウンタ回路３０
から出力される先行０予測数、および、先行１カウンタ
回路４０から出力される先行１予測数の大小から予測
し、正しい方の予測結果を選択して、正規化シフタ７０
に出力する。

【００９７】このため、本発明の実施の形態の先行０、
１数予測回路１００では、加算器６０での加算結果（加
算結果の符号）を待たずに、正規化シフト信号を生成す
ることができ、動作速度を向上させることができる。

【００９８】以下、この動作を説明する。

【００９９】符号ビットを含め最上位ビット（ＭＳＢ）
から最下位ビット（ＬＳＢ）へスキャンして¬ｚ_i0＝¬
ｚ_i1＝０で先行０予測、先行１予測とも予測一致となる
場合を考える。

【０１００】（III）ｐ_i＝０の場合（２２）式＝（２５）式＝０から

【０１０１】

【数２０】ｐ_i-1＋ｇ_i-1＝０（３１）ｇ_i-1＝１（３２）これは起こりえない。

【０１０２】即ち、ｐ_i＝０の場合、¬ｚ_i0、¬ｚ_i1の
うち少なくとも一方が１となり、予測不一致となる。

【０１０３】即ち、オーバーフローしないよう加算器を
構成したとすると、最上位ビット（符号ビット）が
（０，０）でｐ_i＝０の場合、加算結果は正数となり、
先行１予測側の最上位ビットの¬ｚ_i1必ず１となる。

【０１０４】一方、最上位ビット（符号ビット）が
（１，１）でｐ_i＝０の場合、加算結果は負数となり、
先行０予測側の最上位ビットの¬ｚ_i0は必ず１となる。

【０１０５】（IV）ｐ_i＝１の場合（２２）式＝（２５）式＝０から

【０１０６】

【数２１】ｐ_i-1＋ｇ_i-1＝１（３３）ｇ_i-1＝０（３４）したがってｐ_i-1＝１即ち、ｐ_i＝ｐ_i-1＝１でｐ_i＝１が続く限り、先行０
予測、先行１予測とも予測一致と出力される。

【０１０７】次に、上記ｐ_i＝１の連続の最後のｐ_i≠
１を考える。

【０１０８】これは以下の２ケースであり、いずれの場
合も正しくない予測側のｉビット目¬ｚ_iに１が立ち、
一方正しい方の予測結果は０となりさらに０が連続す
る。

【０１０９】（Ａ）（ａ_i-1，ｂ_i-1）＝（０，０）
の場合 ¬ｚ_i0＝１，¬ｚ_i1＝０で加算結果は負数。

【０１１０】例えば、

【０１１１】

【数２２】（Ｂ）（ａ_i-1，ｂ_i-1）＝（１，１）の場合 ¬ｚ_i0＝０，¬ｚ_i1＝１で加算結果は正数。

【０１１２】例えば、

【０１１３】

【数２３】以上（III）、（IV）から、先行０予測数、先行１予測
数のうち、正しい方の予測数は正しくない方の予測数よ
りも必ず大きく、これを元に正しい方の予測数を選択す
ることができる。

【０１１４】図４は、図２に示す先行０カウンタ回路３
０、あるいは、先行１カウンタ回路４０一例として、５
６ビットのカウンタ回路の回路構成を示す回路図であ
る。

【０１１５】図４において、３００は５６ビットのカウ
ンタ回路、３５０は８ビットのカウンタ回路である。

【０１１６】図４に示すカウンタ回路３００では、先行
０数予測回路１０あるいは先行１数予測回路２０の出力
である¬ｚ₅₆〜¬ｚ₁を入力とし、所定の組み合わせに
基づき、カウンタ回路３５０内のオア回路（ＯＲ３５１
〜ＯＲ３６２）により各入力（¬ｚ₅₆〜¬ｚ₁）の間で
論理和をとり、また、カウンタ回路３００内のオア回路
（ＯＲ３０２〜ＯＲ３１６）により各カウンタ回路３５
０の出力の間で論理和をとり、最上位ビットから数えて
最初に現れる“１”以降のビットを“１”にセットす
る。

【０１１７】例えば、入力（０００１０１０……）に対
し、（０００１１１１……）を出力する。

【０１１８】なお、図４に示すオア回路（ＯＲ３０１）
は、符号ビット分の先行０あるいは先行１予測の予測数
としてカウントしないように、最上位ビット分は、¬ｚ
_sign¬ｚ₅₆との論理和をとって、カウンタ回路３００で
カウントのための論理和を取るようにしたものである。

【０１１９】図４において、８ビット毎の信号を重複し
て生成しているのは、正規化シフタをバイトシフトとビ
ットシフトの２段構成とした場合のバイトシフト信号を
高速に生成するために負荷分けをしているためである。

【０１２０】図５は、図２に示す大小比較・セレクタ５
０の概略構成を示す回路図である。

【０１２１】図５において、４００は、７個の排他的論
理和回路（ＸＯＲ４０１〜ＸＯＲ４０７）で構成され、
入力されるデータに対して、当該データを右に１ビット
シフトしたデータとの排他的論理和をとる回路である。

【０１２２】図５に示す大小比較・セレクタ５０は、図
４に示すカウンタ回路３００から構成される先行０カウ
ンタ回路３０の出力および先行１カウンタ回路４０の出
力を入力とし、両者の先行カウント数の大小を比較し、
正しい方のカウント数を、正規化シフト信号として正規
化シフタ７０に出力する回路である。

【０１２３】この場合に、正規化シフト信号は、正規化
シフト数をデコードした形のバイトシフト信号（ＳＢＹ
１〜ＳＢＹ７）、ビットシフト信号（ＳＢＩ１〜ＳＢＩ
８）として出力される。

【０１２４】まず、アンド回路（ＡＮＤ４０１〜ＡＮＤ
４１４）により、先行０カウンタ回路３０の出力と先行
１カウンタ回路４０の出力の各ビット毎の論理積をと
り、先行数の大きい方を選択する。

【０１２５】例えば、アンド回路（ＡＮＤ４０１〜ＡＮ
Ｄ４１４）で、先行０カウンタ回路３０の出力（０００
１１１１……）と先行１カウンタ回路４０の出力（００
１１１１１……）との各ビット毎の論理積をとることに
より、先行数（０の数）が大きい前者が出力される。

【０１２６】次に、アンド回路（ＡＮＤ４０１〜ＡＮＤ
４１４）により選択された先行数（０００１１１１…
…）に対して、排他的論理和回路（ＸＯＲ４０１〜ＸＯ
Ｒ４０７，ＸＯＲ４１１〜ＸＯＲ４１６）で、当該先行
数を右に１ビットシフトしたデータ（００００１１１…
…）との排他的論理和をとることにより、正規化シフト
のためのデコード信号（０００１０００……）が、バイ
トシフト信号（ＳＢＹ１〜ＳＢＹ７）（＝００００００
１）、および、ビットシフト信号（ＳＢＩ１〜ＳＢＩ
８）（＝００００１０００）として出力される。

【０１２７】図５に示すトライステートバッファ（ＴＢ
Ａ４０１〜ＴＢＡ４０７）はバイトシフト信号（ＳＢＹ
１〜ＳＢＹ７）によって制御され、１が存在するバイト
のビットシフト信号を選択してビットシフト信号（ＳＢ
Ｉ１〜ＳＢＩ８）として出力する。

【０１２８】なお、本発明の先行０数予測回路１０、先
行１数予測回路２０、先行０カウンタ回路３０、先行１
カウンタ回路４０および大小比較・セレクタ５０は、前
記図１、図４および図５の回路に限定されるものではな
く、種々の構成が可能であることは言うまでもない。

【０１２９】図６は、本発明の先行０、１数予測回路を
具備してなる浮動小数点演算器を搭載するマイクロプロ
セッサの一例を示すブロック図である。

【０１３０】図６において、５０１は分岐ユニット、５
０２は命令キャッシュ、５０３はコンプリッション／デ
ィスパッチユニット、５０４は整数演算ユニット、５０
５は整数レジスタ、５０６，５０９はリネームバッフ
ァ、５０７はロード／ストアユニット、５０８は浮動小
数点レジスタ、５１０は浮動小数点演算ユニット、５１
１はバスインターフェイスユニット、５１２はデータキ
ャッシュである。

【０１３１】図６において、バスインターフェイスユニ
ット５１１は、マイクロプロセッサとマイクロプロセッ
サシステムの図示していない残りの部分との間のデータ
の流れを制御する。

【０１３２】バスインターフェイスユニット５１１は、
命令キャッシュ５０２とデータキャッシュ５１２とに接
続され、命令キャッシュ５０２は、命令列を分岐ユニッ
ト５０１とコンプリッション／ディスパッチユニット５
０３に供給する。

【０１３３】コンプリッション／ディスパッチユニット
５０３は、個々の命令を適切な演算ユニットに供給す
る。

【０１３４】また、図６に示すマイクロプロセッサは、
整数演算ユニット５０４、浮動小数点演算ユニット５１
０およびロード／ストアユニット５０７を有する。

【０１３５】整数演算ユニット５０４とロード／ストア
ユニット５０７とは、整数レジスタ５０５あるいはリネ
ームバッファ５０６から処理すべきデータを読み出し、
処理結果をリネームバッファ５０６、さらに、リネーム
バッフア５０６を経由して整数レジスタ５０５に書き込
む。

【０１３６】浮動小数点演算ユニット５１０とロード／
ストアユニット５０７とは、浮動小数点レジスタ５０８
とリネームバッファ５０９とから処理すべきデータを読
み出し、処理結果をリネームバッファ５０９、さらに、
リネームバッフア５０９を経由して浮動小数点レジスタ
５０８に書き込む。

【０１３７】浮動小数点演算ユニット５１０としては、
加算器、乗算器、除算器、開閉器、積和演算器等の演算
器が組み込まれる。

【０１３８】図７は、図６に示す浮動小数点ユニット５
１０に組み込まれる積和演算器の一例として、Ａ＊Ｂ＋
Ｃの演算を行う演算器の、仮数演算部の概略構成を示す
ブロック図である。

【０１３９】図７において、６０４はアライナ、６０５
は乗算器、６０６は３−２キャリー保存加算器、６０７
は先行０、１数予測回路、６０８は加算器、６０９は正
規化シフタ、６１０は補正シフタ、６１１は丸め処理部
である。

【０１４０】ここで、先行０、１数予測回路６０７は、
図２に示す先行０、１数予測回路１００で構成される。

【０１４１】図７に示す積和演算器では、乗算器６０５
で、仮数Ａ（６０２）と仮数Ｂ（６０３）との乗算を行
うとともに、仮数Ｃ（６０１）を乗算器６０５での乗算
結果と加算するためにアライナ６０４により、桁合わせ
のためのシフトを行う。

【０１４２】次に、乗算器６０５での乗算結果と、桁合
わせされた仮数Ｃ（６０１）は３入力２出力の桁上げ保
存加算器（フルアダー加算器）６０６により加算され、
この結果が２入力の加算器６０８に入力される。

【０１４３】これと並行して、先行０、１数予測回路６
０７では、前記加算器６０８への２入力をもとに加算結
果の先行０、１数を予測し、当該先行０、１数をシフト
数として次段の正規化シフタ６０９に入力する。

【０１４４】加算器６０８での加算結果は、前記先行
０、１数予測回路６０７からの先行０、１数のシフト分
だけ正規化シフタ６０９によりシフトされ、次に、補正
シフタ６１０に入力される。

【０１４５】補正シフタ６１０では、先行０、１数予測
回路６０７で予測しきれなかったシフト分（１ビット）
がある場合に、１ビットシフトを行い、最後に、丸め処
理部６１１で丸め処理を行い、演算結果の仮数部６１２
が出力される。

【０１４６】なお、積和演算器を具備した浮動小数点演
算器では、Ｂ＝０として加算、Ｃ＝０とした乗算も可能
である。

【０１４７】但し、比較命令等のために、別に加算器を
持つ構成も可能である。

【０１４８】一方、積和演算をサポートしていない浮動
小数点演算器では、加算器と乗算器とを具備し、それぞ
れの演算を実行する。

【０１４９】前記図８に示す従来の先行０数予測回路を
用いた加算演算処理に比して、本発明の先行０、１数予
測回路を用いた加算演算処理においては、演算結果が正
数でなければならないといった制約事項がないので、前
記図８に示す従来の先行０数予測回路を用いた加算演算
処理のように、仮数部の大小比較を行い、仮数部の大き
い方から小さい方を減算するように、ビット反転器を制
御する必要がなく、この分マイクロプロセッサを単純
化、高速化することが可能となる。

【０１５０】以上、本発明者によってなされた発明を、
前記発明の実施の形態に基づき具体的に説明したが、本
発明は、前記発明の実施の形態に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。

【０１５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【０１５２】（１）本発明によれば、先行０、１数予測
回路において、簡単な構成で、動作速度を向上させるこ
とが可能となる。

【０１５３】（２）本発明によれば、先行０、１数予測
回路において、先行０数と先行１数の予測結果の大小比
較により正しい先行数が出力できるので、加算結果の符
号が計算される前に正規化シフト数を求めることが可能
となる。

【０１５４】（３）本発明によれば、浮動小数点演算器
において、加算演算および積和演算を高速に実行するこ
とが可能なり、加算演算および積和演算における処理時
間を短縮することが可能となる。

【０１５５】（４）本発明によれば、マイクロプロセッ
サあるいは情報処理装置において、演算処理を高速に実
行することが可能となり、演算における処理時間を短縮
することが可能となる。

【図面の簡単な説明】

【図１】本発明の一発明の実施の形態である先行０、１
数予測回路に使用される先行０数を予測する先行０数予
測回路、および、先行１数を予測する先行１数予測回路
の一例を示す回路図である。

【図２】本発明の一発明の実施の形態である先行０、１
数予測回路の概略構成を示すブロック図である。

【図３】本願発明者らにより本出願以前に検討された先
行０、１数予測回路の概略構成を示すブロック図であ
る。

【図４】図２に示す先行０カウンタ回路３０、あるい
は、先行１カウンタ回路４０一例として、５６ビットの
カウンタ回路の回路構成を示す回路図である。

【図５】図２に示す大小比較・セレクタ５０の概略構成
を示す回路図である。

【図６】本発明の先行０、１数予測回路を具備してなる
浮動小数点演算器を搭載するマイクロプロセッサの一例
を示すブロック図である。

【図７】図６に示す浮動小数点ユニット５１０に組み込
まれる積和演算器の一例として、Ａ＊Ｂ＋Ｃの演算を行
う演算器の、仮数演算部の概略構成を示すブロック図で
ある。

【図８】先行０予測回路を備える従来の浮動小数点加算
器の仮数加算部の概略構成を示すブロック図である。

【符号の説明】

ＡＮＤ…アンド回路、ＯＲ…オア回路、ＩＮＶ…インバ
ータ、ＸＯＲ…排他的論理和回路、ＴＢＡ…トライステ
ートバッファ、１０，２１０…先行０数予測回路、２
０，２２０…先行１数予測回路、３０，２３０…先行０
カウンタ回路、４０，２４０…先行１カウンタ回路、５
０…大小比較・セレクタ回路、６０…加算器、７０…正
規化シフタ、１００，２００，６０７…先行０、１数予
測回路、２５０…セレクタ回路、３００…５６ビットの
カウンタ回路、３５０…８ビットのカウンタ回路、４０
０…入力されるデータに対して当該データを右に１ビッ
トシフトしたデータとの排他的論理和をとる回路、５０
１…分岐ユニット、５０２…命令キャッシュ、５０３…
コンプリッション／ディスパッチユニット、５０４…整
数演算ユニット、５０５…整数レジスタ、５０６，５０
９…リネームバッファ、５０７…ロード／ストアユニッ
ト、５０８…浮動小数点レジスタ、５１０…浮動小数点
演算ユニット、５１１…バスインターフェイスユニッ
ト、５１２…データキャッシュ、６０４…アライナ、６
０５…乗算器、６０６…３−２キャリー保存加算器、６
０８，７０９…加算器、６０９，７１０…正規化シフ
タ、６１０，７１１…補正シフタ、６１１，７１２…丸
め処理部、７０３…スワッパ、７０４…比較器、７０５
…アライメントシフタ、７０６，７０７…ビット反転
器、７０８…先行０予測回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者大久保教夫東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者鈴木裕司神奈川県秦野市堀山下１番地株式会社日立製作所汎用コンピュータ事業部内 (72)発明者橋本徹神奈川県秦野市堀山下１番地日立コンピュータエンジニアリング株式会社内 (72)発明者磯部敏子神奈川県秦野市堀山下１番地日立コンピュータエンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】２つの浮動小数点数の加算処理に並行し
て先行０数あるいは先行１数を予測する先行０、１数予
測回路であって、前記２つの浮動小数点数を入力とし０
が先行すると仮定して先行０数を予測し出力する第１の
手段と、前記２つの浮動小数点数を入力とし１が先行す
ると仮定して先行１数を予測し出力する第２の手段と、
当該先行０数と先行１数との大小を比較し大きい方の先
行数を出力する第３の手段とを具備することを特徴とす
る先行０、１数予測回路。
【請求項２】前記第１手段は、前記２つの浮動小数点
数の各ビット値に基づいて先行０数を予測し、当該先行
０数分だけ上位ビットに「０」が連続する先行０数予測
データを生成し、また、前記第２手段は、前記２つの浮
動小数点数の各ビット値に基づいて先行１数を予測し、
当該先行１数分だけ上位ビットに「０」が連続する先行
１数予測データを生成し、前記第３手段は、前記第１の
手段から出力される先行０数予測データと、前記第２の
手段から出力される先行１数予測データとの論理積を取
り、当該論理積を取った後のデータにおける、上位ビッ
トから「０」が連続するビット数を先行０数あるいは先
行１数として出力することを特徴とする請求項１に記載
された先行０、１数予測回路。
【請求項３】前記第１の手段は、前記２つの浮動小数
点数を、Ａ（＝ａ_n，ａ_n-1，…，ａ₁）およびＢ（＝
ｂ_n，ｂ_n-1，…，ｂ₁）とするとき、下記（１）式に
基づき算出される各ビット値で構成される（¬ｚ_i0）の
データを出力する算出手段と、前記算出手段から出力さ
れる（¬ｚ_i0）のデータの上位ビットから数えて最初に
「１」となるビット以降のビット値を全て「１」とし
て、前記先行０数分だけ上位ビットに「０」が連続する
先行０数予測データを出力する先行０数予測手段とを有
することを特徴とする請求項２に記載された先行０、１
数予測回路。【数１】 ¬ｚ_i0＝ｐ_i（＋）（ｐ_i-1＋ｇ_i-1）・・・・・（１）但し、ｐ_i＝ａ_i（＋）ｂ_i ｇ_i＝ａ_i・ｂ_i Ｘ・Ｙは、ＸとＹの論理積、Ｘ＋Ｙは、ＸとＹの論理
和、Ｘ（＋）Ｙは、ＸとＹの排他的論理和、¬Ｘは、Ｘ
の論理否定を表す。
【請求項４】前記第２の手段は、前記２つの浮動小数
点数を、Ａ（＝ａ_n，ａ_n-1，…，ａ₁）およびＢ（＝
ｂ_n，ｂ_n-1，…，ｂ₁）とするとき、下記（２）式に
基づき算出される各ビット値で構成される（¬ｚ_i1）の
データを出力する算出手段と、前記算出手段から出力さ
れる（¬ｚ_i1）のデータの上位ビットから数えて最初に
「１」となるビット以降のビット値を全て「１」とし
て、前記先行１数分だけ上位ビットに「０」が連続する
先行１数予測データを出力する先行１数予測手段とを有
することを特徴とする請求項２に記載された先行０、１
数予測回路。【数２】 ¬ｚ_i1＝ｇ_i-1（＋）¬（ｐ_i）・・・・・・（２）但し、ｐ_i＝ａ_i（＋）ｂ_i ｇ_i＝ａ_i・ｂ_i Ｘ・Ｙは、ＸとＹの論理積Ｘ（＋）Ｙは、ＸとＹの排他的論理和、¬Ｘは、Ｘの論
理否定を表す。
【請求項５】請求項１ないし請求項４に記載された先
行０、１数予測回路と、前記先行０、１数予測回路に入
力される２つの浮動小数点数を加算する加算器と、前記
先行０、１数予測回路の先行０数あるいは先行１数に基
づき加算器から出力される加算結果をシフトする正規化
シフタとを具備することを特徴とする浮動小数点演算装
置。
【請求項６】請求項５に記載された浮動小数点演算装
置を備えることを特徴とするマイクロプロセッサ。
【請求項７】請求項６に記載されたマイクロプロセッ
サを備えることを特徴とする情報処理装置。