JPH104101A

JPH104101A - 半導体装置及びその製造方法

Info

Publication number: JPH104101A
Application number: JP15548896A
Authority: JP
Inventors: Harunobu Shigeno; 晴信重野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-06-17
Filing date: 1996-06-17
Publication date: 1998-01-06

Abstract

(57)【要約】【課題】微細加工に適し、高い歩留まりで、製造の容易
な半導体装置の製造方法及びその製造方法で製造された
バラツキの小さい半導体装置を提供する。【解決手段】ＧａＡｓ半導体基板１の表面に、リセスの
形成予定領域２５に対応した位置に穴を有するパターン
のレジスト２４を形成する工程と、上記レジスト２４を
マスクとして用いてＡｒイオンを導入し、リセスの形成
予定領域２５をアモルファス化する工程と、アモルファ
ス化されたリセスの形成予定領域２５をＨＣｌで煮沸
し、溶解、除去して、リセス２６を形成する工程とを備
えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に係り、特に、ガリウム砒素（ＧａＡｓ）
半導体基板上に形成されるショトキーバリア接合型の電
界効果トランジスタ、変調ドーピング電界効果型トラン
ジスタの改良に関する。

【０００２】

【従来の技術】ガリウム砒素（以下、ＧａＡｓと称す
る）基板上に形成されるショットキーバリア接合型の電
界効果トランジスタ（以下、ＭＥＳＦＥＴと称する）、
及び変調ドーピング電界効果型トランジスタ（以下、Ｍ
ＯＤＦＥＴと称する）においては、不純物活性層または
その他の領域のＧａＡｓ基板に選択的にくぼみ（以下、
リセスと称する）を形成するエッチング工程（以下、リ
セスエッチング工程と称する）がある。通常、このリセ
スエッチング工程は、ＭＥＳＦＥＴのドレイン飽和電流
値を制御する目的で行われる。尚、上記ＭＥＳＦＥＴ
は、モノリシックマイクロ波集積回路（ＭＭＩＣ）に使
われる場合もある。

【０００３】図６（ａ）〜（ｈ）は、リセスエッチング
工程の例を含む従来のＭＥＳＦＥＴの形成工程を説明す
る図である。図６（ａ）に示すように、ＧａＡｓ基板１
上に、ソース領域及びドレイン領域の形成予定領域に対
応した位置に穴を有するパターンのレジスト２を形成す
る。次に図６（ｂ）に示すように、イオン注入によっ
て、ソース領域３及びドレイン領域４を形成し、その
後、レジスト２を除去する。続いて、図６（ｃ）に示す
ように、ソース領域３及びドレイン領域４相互間のＧａ
Ａｓ基板表面上に穴を有するパターンのレジスト５を形
成する。次に図６（ｄ）に示すように、レジスト５を用
いて不純物を導入し、後工程で不純物を活性化する予定
の不純物活性層６を形成し、レジスト５を除去する。

【０００４】続いて、図６（ｅ）に示すように、ソース
電極７、ドレイン電極８を形成し、続いて、そのソース
電極７及びドレイン電極８を覆いかつ不純物活性層６の
ゲート形成予定領域つまり不純物活性層６の中央付近に
対応した位置に穴を有するパターンのレジスト９を形成
する。続いて、図６（ｆ）に示すように、ＧａＡｓ基板
１の不純物活性層６を溶解する溶液（例えば、リン酸系
溶液）を用いて、ゲート形成予定領域の不純物活性層６
をエッチングし、その部分の不純物活性層の厚さを薄く
し、リセス１０を有する不純物活性層６ａを形成する。
この際、図６（ｇ）に示すように、レジスト９を一旦除
去し、ソース電極７及びドレイン電極８にプローブ１１
を接触させて、ドレイン電流値をモニタする。このドレ
イン電流値が所望の値でない場合には再度、レジスト９
を形成し、図６（ｆ）のエッチング工程を行い、再び図
６（ｇ）のドレイン電流値の測定の工程を行う。ドレイ
ン電流値が所望の値にならない場合、このドレイン電流
値が所望の値になるまで、この３つの工程を順に繰り返
して行う。ドレイン電流値が所望の値になった時、つま
りリセス１０ａが完成した後は、図６（ｇ）に示すよう
に、ゲート電極１２を形成する。

【０００５】

【発明が解決しようとする課題】ところで、上記従来の
ＭＯＤＦＥＴの形成工程の場合、下記のような問題があ
る。リセスエッチング工程は化学的等方エッチングによ
る工程であるため、リセスの形状は横方向に広がり、従
って、微細加工に不向きであるという問題があった。ま
た、溶液を用いたウエットエッチングであるため、一般
にドレイン電流値のウエハ面内の均一性が悪いという問
題があった。さらに、リセスの形状を深さ方向に制御す
ることが困難であるという問題があった。加えて、ドレ
イン電流値を測定しながらエッチングを行うために、多
大な労力と時間を必要とするという問題があった。

【０００６】図７（ａ）〜（ｄ）は、上記の従来例とは
別のリセスエッチング工程の例を含む従来のＭＯＤＦＥ
Ｔの形成工程を説明する図である。図７（ａ）に示すよ
うに、ＧａＡｓ基板１３上に、エピタキシャル成長によ
って順に、チャネル層としてｉ型インジウムＧａＡｓ
（以下、ｉーＩｎＧａＡｓと称する）１４を例えば１５
ｎｍ、スペーサ層としてｉ型アルミニウムＧａＡｓ（以
下、ｉーＡｌＧａＡｓと称する）１５を例えば３ｎｍ、
電子供給層としてｎ型ＡｌＧａＡｓ（以下、ｎーＡｌＧ
ａＡｓと称する）１６を例えば２０ｎｍ、キャップ層と
してｎーＧａＡｓ１７を５０ｎｍ形成する。続いて、図
７（ｂ）に示すように、ゲート形成予定領域に対応した
位置に穴を有するパターンのレジスト１８を形成する。
次に図７（ｃ）に示すように、ゲート形成予定領域のキ
ャップ層ｎーＧａＡｓ１７をエッチング除去し、ゲート
領域であるリセス１９を有するキャップ層ｎーＧａＡｓ
１７ａを形成する。その後、図７（ｄ）に示すように、
リセス１９を挟むキャップ層ｎーＧａＡｓ１７ａの表面
上にソース電極２１、ドレイン電極２３を形成すると共
に、ゲート領域つまりリセス１９にゲート電極２２を形
成する。

【０００７】この場合、ＧａＡｓのショットキー障壁の
高さΦ_B は０．５ｅＶであり、これに比較し、ＡｌＧａ
Ａｓのショットキー障壁の高さΦ_B は０．７ｅＶと高
い。つまり、耐圧を上げるには電子供給層ＡｌＧａＡｓ
１６表面に直接にゲート電極２２を形成する方が有利で
ある。そこで、キャップ層ｎーＧａＡｓ１７除去の際、
ＧａＡｓとＡｌＧａＡｓとの選択比（以下、このような
除去の際の選択比をエッチング選択比と称する）を利用
した方法で電子供給層ｎーＡｌＧａＡｓ１６の表面を露
出させ、その上にゲート電極２２を形成する。このよう
なエッチングとして、例えば、クエン酸と過酸化水素水
を用いたＧａＡｓ／ＡｌＧａＡｓの選択エッチングの手
法がある。この選択エッチングの手法により、リセス１
９を有するキャップ層ｎーＧａＡｓ１７ａを形成する。
つまり、このようにして形成されたＭＥＳＦＥＴの構造
は、電子供給層ｎーＡｌＧａＡｓ１６表面にゲート電極
２２を設ける構造となる。

【０００８】しかしながら、上記のような従来のＭＯＤ
ＦＥＴの形成工程の場合、下記のような問題がある。ア
ルミニウム（以下、Ａｌと称する）は化学的に不安定で
あり、ＡｌＧａＡｓは表面に露出した状態では、例え
ば、酸化などの反応を起こしやすい活性な材料である。
つまり、キャップ層ｎーＧａＡｓ１７のリセスエッチン
グ工程等で露出した電子供給層ＡｌＧａＡｓ１６の表面
は不安定である。上述したように、クエン酸と過酸化水
素水を用いたＧａＡｓ／ＡｌＧａＡｓの選択エッチング
の手法によって、電子供給層ｎーＡｌＧａＡｓ１６面に
ゲート電極２２を設ける場合、このＡｌＧａＡｓのリセ
スエッチング面の不安定性によって、例えば、その表面
の反応層に図７（ｃ）中に示すように酸化膜２０が形成
され、ゲート電極２２と電子供給層ｎーＡｌＧａＡｓ１
６との間に酸化膜２０が存在してしまうことが多い。こ
のため、この酸化膜２０の厚さの影響を受けることによ
って、形成されたＭＯＤＦＥＴの飽和ドレイン電流が変
化してバラツキが生じるという問題があった。

【０００９】一方、電子供給層ｎーＡｌＧａＡｓ１６を
表面に露出しないような構造のＭＯＤＦＥＴの形成も試
みられている。つまり、リセスエッチング工程で、キャ
ップ層ｎーＧａＡｓ１７の厚さが５ｎｍ程度となるよう
にエッチングを行う。ゲート電極２２と電子供給層ｎー
ＡｌＧａＡｓ１６との間にその厚さ（５ｎｍ）のキャッ
プ層ｎーＧａＡｓがある場合、ゲート電極２２及び電子
供給層ｎーＡｌＧａＡｓ１６相互間のショットキー障壁
の高さΦ_B は、みかけ上ゲート電極及びＡｌＧａＡｓ相
互間のショットキー障壁の高さΦ_B と同等となり、及
び、Ａｌが表面に露出しない。

【００１０】しかしながら、この場合のリセスエッチン
グ工程によっては、面内均一性が悪くなり、リセスの深
さ方向の標準偏差は５ｎｍ程度となってしまうという問
題があった。つまり、上記の構造を持つＭＯＤＦＥＴを
製品として製造することは実質上、不可能であるという
問題があった。

【００１１】この発明は上記のような事情を考慮してな
されたものであり、その目的は、下記のような半導体装
置及びその製造方法を提供することである。（ａ）微細加工に適し、高い歩留まりで、製造の容易な
半導体装置の製造方法。（ｂ）特性のバラツキが小さく、低消費電力で、高速動
作に適し、高周波数帯域の高利得であり、及び、雑音指
数の小さい半導体装置。（ｃ）特性のバラツキの小さい、高耐圧の半導体装置。

【００１２】

【課題を解決するための手段】上記課題を解決し目的を
達成するために、この発明の半導体装置及びその製造方
法においては以下の手段を講じた。（１）請求項１に記載した本発明の半導体装置の製造方
法は、半導体基板及び組成に半導体を含む層のいずれか
一方の表層の前記窪みの形成予定領域に対応した位置に
穴を有するパターンの遮蔽層を用いて、不純物を導入し
て、前記窪みの形成予定領域をアモルファス化する工程
と、アモルファス化された前記窪みの形成予定領域を酸
系薬液で溶解して選択的に除去し、前記窪みを形成する
工程とを備えている。

【００１３】上記本発明の半導体装置の製造方法におい
ては、前記半導体基板、または前記半導体を含む層は、
不純物の導入によってアモルファス化され、その部分は
選択的に除去されるので、窪みが容易に形成される。ま
た、窪みの深さの均一性が高い。

【００１４】また、請求項２に記載した本発明の半導体
装置の製造方法は、組成に半導体を含む薄膜を備えた半
導体装置の製造方法において、半導体基板上に形成され
かつ組成に前記半導体と同じ半導体を含む層の表面の前
記窪みの形成予定領域に対応した位置に穴を有するパタ
ーンの遮蔽層を用いて、不純物を導入して、前記窪みの
形成予定領域をアモルファス化する工程と、アモルファ
ス化された前記窪みの形成予定領域を酸系薬液で溶解し
て選択的に除去し、前記窪みを形成して、アモルファス
化された前記窪みの形成予定領域の下に前記半導体を含
む層の厚さより薄い前記半導体を含む薄膜を形成する工
程とを備えている。

【００１５】上記の半導体装置の製造方法においては、
半導体を含む層は、不純物の導入によってアモルファス
化され、その部分は選択的に除去されるので、窪みが容
易に形成される。さらに、窪みの深さの均一性が高く、
従って、薄い場合でも厚さの均一な半導体を含む薄膜が
形成される。

【００１６】また、請求項３に記載した本発明の半導体
装置の製造方法は、ガリウム砒素半導体基板に、それぞ
れ組成にガリウム砒素半導体を含むチャネル層、その上
の電子供給層、その上のキャップ層を順に形成する工程
と、前記キャップ層の窪みの形成予定領域に対応した位
置に穴を有するレジストを形成する工程と、前記レジス
トを用いて不純物を導入して、前記窪みの形成予定領域
をアモルファス化する工程と、前記レジストを除去し、
アモルファス化された前記窪みの形成予定領域を酸系薬
液で溶解して選択的に除去し、前記窪みを形成すると共
に、アモルファス化された前記窪みの形成予定領域と前
記ガリウム砒素半導体基板との間の前記キャップ層を残
す工程と、続いて、前記窪みの周囲の前記キャップ層の
表面上にかつ前記窪みを挟んだ両側にそれぞれソース電
極、ドレイン電極を形成すると共に、前記窪みにゲート
電極を形成して、電界効果トランジスタを形成する工程
とを備えている。続いて、窪みの周囲のキャップ層の表
面上にかつ窪みを挟んだ両側にそれぞれソース電極、ド
レイン電極を形成すると共に、窪みにゲート電極を形成
して、電界効果トランジスタを形成する工程とを備えて
いる。

【００１７】上記発明の半導体装置の製造方法において
は、ガリウム砒素半導体基板は、不純物の導入によって
アモルファス化され、その部分は選択的に除去されるの
で、窪みが容易に形成される。また、窪みの深さの均一
性が比較的高く、従って、製造マージンが向上する。ま
た、ゲート電極と電子供給層との間のキャップ層の厚さ
が比較的均一となり、電界効果トランジスタの飽和ドレ
イン電流のバラツキを比較的小さし、その特性を比較的
安定にすることが可能となる。

【００１８】また、請求項４に示すように、ガリウム砒
素半導体基板にチャネル層、電子供給層、キャップ層を
順に形成する工程が、チャネル層及び電子供給層相互間
にスペーサ層を形成する工程を含むようにしている。

【００１９】上記発明の半導体装置及びその製造方法に
おいては、チャネル層と電子供給層の間にスペーサ層が
あるので、電界効果トランジスタとしての性能が比較的
向上しまたは安定し、製造マージンが向上する。

【００２０】また、請求項８に記載した本発明の半導体
装置の製造方法は、ガリウム砒素半導体基板のソース領
域及びドレイン領域の形成予定領域に対応した位置に穴
を有するパターンのレジストを用いて不純物を導入し
て、前記ソース領域及び前記ドレイン領域を形成する工
程と、前記ソース領域及び前記ドレイン領域相互間の前
記ガリウム砒素半導体基板表面上に穴を有するパターン
のレジストを用いて不純物を導入して、前記ソース領域
より浅くかつ幅の広い不純物活性層を形成する工程と、
前記不純物活性層の窪みの形成予定領域に対応した位置
に穴を有するレジストを形成するする工程と、前記レジ
ストを用いて前記窪みの形成予定領域に不純物を導入し
て、前記窪みの形成予定領域をアモルファス化する工程
と、前記レジストを除去し、アモルファス化された前記
窪みの形成予定領域を酸系薬液で溶解して選択的に除去
し、前記窪みを形成すると共に、アモルファス化された
前記窪みの形成予定領域と前記ガリウム砒素半導体基板
との間の前記不純物活性層を残すことによって、ゲート
領域を形成する工程と、続いて、加熱処理を行って、ソ
ース領域、ドレイン領域、及び不純物活性層中の前記不
純物を活性化させる工程と、続いて、前記ソース領域、
前記ドレイン領域、及び前記ゲート領域の各表面上にそ
れぞれソース電極、ドレイン電極、及びゲート電極を形
成して、電界効果トランジストタを形成する工程とを備
えている。

【００２１】上記発明の半導体装置の製造方法において
は、ガリウム砒素半導体基板は、不純物の導入によって
アモルファス化され、その部分は選択的に除去されるの
で、窪みが容易に形成される。また、窪みの深さの均一
性は高い。従って、電界効果トランジスタのピンチオフ
電圧及び飽和ドレイン電流の半導体基板面内均一性が高
く、製造マージンが向上する。また、ソース抵抗を低く
し、低消費電力にし、高速動作をさせ、高周波数帯域の
利得を大きし、また、雑音指数を小さくすることが可能
となる。

【００２２】請求項１３に記載した発明の半導体装置
は、ガリウム砒素半導体基板表面に設けられ共に同じ不
純物を含むソース領域、このソース領域より浅くかつ表
面に柱状の窪みを有する形状の不純物活性層及びドレイ
ン領域と、前記ソース領域、前記不純物活性層の前記窪
み及び前記ドレイン領域の表面上にそれぞれ形成された
ソース電極、ゲート電極及びドレイン電極とを備えてい
る。そして、前記ゲート電極と前記ガリウム砒素半導体
基板との間にある前記不純物活性層がチャネルとなり、
かつ、前記ソース領域、前記不純物活性層、前記ドレイ
ン領域及び前記各電極が電界効果トランジスタを構成し
ている。

【００２３】上記発明の半導体装置においては、ゲート
電極とガリウム砒素基板との間に不純物活性層が存在
し、また、窪みの深さつまりその間にある不純物活性層
の厚さの均一性が高いので、電界効果トランジスタのピ
ンチオフ電圧及び飽和ドレイン電流の半導体基板面内均
一性が高い。さらに、その表面不純物濃度が低下せず、
ソース抵抗が低減される。つまり、低い電源電圧での使
用が可能となり、低消費電力となる。また、相互コンダ
クタンスが大きくなる。すなわち、高速動作が可能で、
高周波帯の利得が高く、かつ雑音指数が低くなる。

【００２４】また、請求項１４に示すように、ソース領
域、不純物活性層及びドレイン領域に含まれる不純物は
シリコンである。上記発明の半導体装置においては、ソ
ース領域、不純物活性層及びドレイン領域に含まれる不
純物がシリコンであるので、製造が容易で、コストが低
減される。

【００２５】請求項１５に記載した発明の半導体装置
は、ガリウム砒素半導体基板に設けられ共に組成にガリ
ウム砒素半導体を含むチャネル層、その上層のスペーサ
層、その上層の電子供給層及び表面に柱状の窪みを有す
るその上層のキャップ層と、前記窪みの周囲の前記キャ
ップ層の表面上にかつ前記窪みを挟んで両側に位置する
ソース電極及びドレイン電極と、前記キャップ層の前記
窪みに形成されたゲート電極とを備えている。そして、
前記ゲート電極と前記ガリウム砒素半導体基板との間に
ある前記チャネル層がチャネルとなって電界効果トラン
ジスタが構成されている。

【００２６】上記発明の半導体装置においては、ゲート
電極と電子供給層との間のキャップ層を薄くすることが
可能となり、ゲートの耐圧特性は向上する。また、ゲー
ト電極と電子供給層との間にキャップ層があるので、電
子供給層の表面が露出せず、特性は安定する。

【００２７】また、請求項１６に示すように、チャネル
層、スペーサ層、電子供給層及びキャップ層はそれぞれ
ｉ型ＩｎＧａＡｓ、ｉ型ＡｌＧａＡｓ、ｎ型ＡｌＧａＡ
ｓ、ｎ型ＧａＡｓとなっている。

【００２８】上記発明の半導体装置においては、電子供
給層はＡｌＧａＡｓであり、ゲート電極と電子供給層Ａ
ｌＧａＡｓとの間に比較的薄く設けられたキャップ層は
ｎーＧａＡｓであるので、ゲート電極と電子供給層Ａｌ
ＧａＡｓとの間のショットキ障壁の高さが比較的高くな
り、従って、ゲート耐圧特性が向上する。

【００２９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１（ａ）〜（ｄ）、図２
（ａ）〜（ｄ）は、本発明の第１の実施の形態に係るＭ
ＥＳＦＥＴの製造工程を工程順に示す断面図である。な
お、図６と同一部分には同一符号を付している。

【００３０】まず、図１（ａ）に示すように、ＧａＡｓ
基板１の表面上に、ソース及びドレインの形成予定領域
に対応した位置に穴を有するパターンのレジスト２を形
成する。その後、上記レジスト２をマスクにして、原子
量２８のプラスイオンであるシリコンイオン（²⁸Ｓｉ
⁺ ）を選択的に注入し、図１（ｂ）に示すように、後述
するＮ型高濃度不純物導電層（以下、Ｎ⁺ 導電層と称す
る）、つまり、ソース領域３及びドレイン領域４を形成
し、レジスト２を除去する。

【００３１】次に、図１（ｃ）に示すように、不純物活
性層形成予定領域であるイオン注入領域つまりソース領
域３及びドレイン領域４相互間のＧａＡｓ基板１の表面
上に穴を有するパターンのレジスト５を形成する。続い
て上記レジスト５をマスクにして、ＭＥＳＦＥＴのチャ
ネルとなるその後、シリコンイオン（以下、Ｓｉイオン
と称する）を選択的に注入し、図１（ｄ）に示すよう
に、後工程で不純物が活性化される予定の不純物活性層
６を形成し、レジスト５を除去する。

【００３２】さらに、図２（ａ）に示すように、ＧａＡ
ｓ基板１の表層に設けられるゲート形成予定領域つまり
窪み（以下、リセスと称する）の形成予定領域の表面上
が開口部となるパターンの遮蔽層、例えばレジスト２４
を形成する。そして上記レジスト２４をマスクにして、
図中の矢印に示すように不純物、例えば原子量４０のプ
ラスイオンであるアルゴンイオン（⁴⁰Ａｒ⁺ ）を選択的
に導入し、図２（ｂ）のように、アモルファス層２５を
形成する。そして、この後にレジスト２４を除去する。

【００３３】例えば、深さ６０ｎｍのアモルファス層２
５を形成する場合、アルゴンイオン（以下、Ａｒイオン
と称する）導入の際の加速電圧を５０ｋｅＶ、ドーズ量
を臨界注入量の４×１０¹⁴ｃｍ^-1とする。このように、
リセスの深さつまりアモルファス層２５の深さに応じて
加速電圧を決定する。

【００３４】次に、アモルファス層２５を、煮沸した酸
系薬液例えば塩酸（以下、ＨＣｌと称する）で１０分間
エッチングする。この際に、アモルファス層２５が溶解
除去される。つまり、図２（ｃ）に示すように、このア
モルファス層２５の部分だけが選択的にエッチング除去
されたリセス２６を有する不純物活性層６ｂが形成され
る。この不純物活性層６ｂのリセス２６の部分がゲート
領域となる。また、アモルファス層２５の下層には不純
物活性層が残され、また、ＧａＡｓ基板１表面に沿った
方向にはエッチングが進行しにくい。例えば、アモルフ
ァス層２５を除去した後のリセス２６の形状は、深さ６
０ｎｍで、横方向にはレジスト２４からの広がりが０．
１μｍ以下となっている。このように、リセス２６の深
さ及びその形状が精密に制御される。つまり、リセス２
６の形状はほぼ柱状、例えば直方体状となっている。

【００３５】さらに、８００℃で１５分間加熱する加熱
処理を行うと、残留する点欠陥は結晶化し、同時に、ソ
ース領域３、ドレイン領域４、不純物活性層６ｂ中の不
純物（シリコン）が活性化される。つまり、ソース領域
３、ドレイン領域４はそれぞれＮ⁺ 導電層となる。

【００３６】その後、図２（ｄ）に示すように、金属材
料例えばチタン（以下、Ｔｉと称する）を用いてソース
電極７、ドレイン電極８、ゲート電極１２を形成して、
ＭＥＳＦＥＴが完成する。

【００３７】上述したように、ＧａＡｓ基板１の不純物
活性層６の表面に不活性ガス（Ａｒイオン）を注入し、
アモルファス層２５を形成する際、注入イオンを不活性
ガスイオンとしているが、このことには下記のような意
味がある。

【００３８】不活性ガスイオンの注入により形成された
アモルファス層２５を溶解除去する際、たとえその表面
に不可性ガスイオンが残留していたとしても、その後の
加熱処理によって活性化はされず、従って、不純物活性
層２５の不純物濃度に影響を及ぼさない。

【００３９】また、不活性ガス注入の際の加速電圧を調
整することによって、アモルファス層２５の深さを制御
する。これは、リセス２６の形状の深さが制御できるこ
とを意味する。また、リセス２６の深さのウエハ面内均
一性はイオン注入装置の精度できまり、つまり、ほぼ一
定となる。これに比較し、従来の溶液のみによるエッチ
ングの場合、そのエッチングによるリセスの深さは不均
一になりやすかった。なお、後述する実施例で説明する
が、Ａｒイオン注入の際の加速電圧とリセス深さとは比
例関係にある。従って、リセス深さはイオン注入の際の
イオンの加速電圧で容易に制御することができる。

【００４０】また、不活性ガス注入の際、ドーズ量を大
きくすると、次第にＧａＡｓの結晶性はなくなり、最終
的には連続的なアモルファス層２５が形成される。この
時の注入量を臨界注入量と呼ぶ。ＧａＡｓ基板１をＡｒ
イオンでアモルファス化する際の臨界注入量は４×１０
¹⁴ｃｍ^-1である。

【００４１】ＧａＡｓ基板１上に形成されたアモルファ
ス層２５は、煮沸したＨＣｌによって溶解される。この
際、アモルファス層２５の下層の結晶層である不純物活
性層６ｂは溶解しない。ＧａＡｓのアモルファス層２５
と結晶層とのエッチング選択比は５０以上である。この
時、溶解されずに残留するアモルファス層２５の一部は
点欠陥となっている。上記の加熱処理の際、このアモル
ファス層２５のほとんどの部分が結晶化し、かつ不純物
シリコンが活性化されて、所望の不純物活性層６ｂつま
りチャネルが形成される。

【００４２】上記第１の実施の形態に係る半導体装置の
製造方法では、Ａｒイオン注入によるアモルファス層２
５の形成及び除去によって、容易にリセス２６が形成で
きる。従って、不純物活性層６の選択的なエッチングが
可能となる。さらに、リセスつまり不純物活性層６ｂが
選択的にエッチング除去された領域におけるウエハ面内
の深さの均一性は、不活性ガス注入装置の精度にのみ依
存する。このため、リセス２６の深さの均一性は非常に
高い。つまり、このようなリセス２６を有する不純物活
性層６ｂがＭＥＳＦＥＴのチャネルとなり、従って、ピ
ンチオフ電圧及び飽和ドレイン電流のＧａＡｓ半導体基
板面内の均一性が高く、製造マージンが向上する。

【００４３】また、第１の実施の形態に係る方法では、
ソース電極７及びドレイン電極８を形成する前にリセス
エッチング工程を行うことができる。これに対して従来
のリセスエッチング工程は、ソース電極７及びドレイン
電極８を形成した後に行う必要があった。さらに、ドレ
イン電流値を測定しながら所望の深さまでエッチングす
る手間が不要となる。従って、その多大な労力が削減さ
れる。さらに、アモルファス層を形成する際、不活性ガ
スイオンつまりＡｒイオンを注入するので、たとえその
表面にＡｒイオンが残留していたとしても、その後の加
熱処理によって活性化はされず不純物活性層の不純物濃
度に影響を及ぼさない。さらに、Ａｒイオン注入の際の
加速電圧とリセス深さとは比例関係にある。従って、リ
セス深さはＡｒイオン注入の際のイオンの加速電圧で容
易に制御される。また、アモルファス層のエッチングの
際の酸系薬液は塩酸なので、その扱いが容易であり、従
って、製造コストが低減される。

【００４４】また、上記第１の実施の形態に係る半導体
装置では、不純物活性層６が選択的にエッチング除去さ
れるので、深いリセスを容易に設けることができ、ま
た、表面や境界面の不純物濃度の高い及びその面積の広
い不純物活性層６を設けることができる。従って、ソー
ス抵抗が低減される。このことによって、低い電源電圧
での使用が可能となり、消費電力が低減される。また、
低ソース抵抗のため、相互コンダクタンスが大きくな
り、高速動作が可能で、高周波帯の利得が高く、雑音指
数も低くなる。ソース領域、不純物活性層及びドレイン
領域に含まれる不純物がシリコンなので、製造が容易で
あり、コストが低減される。

【００４５】次に本発明の第２の実施の形態について説
明する。図３、図４は、第２の実施の形態に係るＭＯＤ
ＦＥＴの製造工程を順次示す断面図である。なお、図７
と同一部分には同一符号を付している。

【００４６】まず、図３（ａ）に示すように、ＧａＡｓ
基板１３上に、エピタキシャル成長によって順に、チャ
ネル層として例えばｉーＩｎＧａＡｓ１４を１５ｎｍ、
スペーサ層として例えばｉーＡｌＧａＡｓ１５を３ｎ
ｍ、電子供給層として例えばｎーＡｌＧａＡｓ１６を２
０ｎｍ、キャップ層として例えばｎーＧａＡｓ１７を５
０ｎｍ形成する。続いて、図３（ｂ）に示すように、Ｇ
ａＡｓ基板１３の表層に設けられるゲート形成予定領域
つまりリセスの形成予定領域の表面上に穴を有するパタ
ーンの遮蔽層、例えばレジスト１８を形成し、不純物と
して例えばＡｒイオン（⁴⁰Ａｒ⁺ ）を導入する。次に図
３（ｃ）に示すように、Ａｒイオンの導入によってアモ
ルファス層２７を形成し、その後、レジスト１８を除去
する。

【００４７】第１の実施の形態と同様に、この後に形成
されるリセスの深さと等価なアモルファス層２７の深さ
は、Ａｒイオン注入の際の加速電圧によって制御され
る。この時のイオン注入条件は、加速電圧が３２ｋｅ
Ｖ、ドーズ量が臨界注入量の４×１０¹⁴ｃｍ^-1である。

【００４８】続いて、図４（ａ）に示すように、アモル
ファス層２７を、煮沸した酸系薬液例えばＨＣｌで１０
分間エッチング除去、つまり溶解させて除去する。この
際、アモルファス層２７つまりゲート形成予定領域と電
子供給層ｎーＡｌＧａＡｓ１６との間の薄膜となるキャ
ップ層ｎーＧａＡｓ１７ｂの厚さを元のキャップ層ｎー
ＧａＡｓ１７よりも薄くする。例えば、後述するゲート
電極と電子供給層ｎーＡｌＧａＡｓ１６との間のキャッ
プ層ｎーＧａＡｓ１７ｂの厚さを２．５ｎｍ程度とす
る。このように、ゲート形成予定領域のキャップ層ｎー
ＧａＡｓが選択的にエッチングされて、リセス２８が形
成され、従って薄膜が形成される。また、例えば、この
リセス２８の形状を、深さ４５ｎｍとしてもよい。この
場合、面内均一性つまり標準偏差（３σ）は１ｎｍ程度
となっている。

【００４９】このように、この実施の形態に係るリセス
エッチング工程は、薄膜となっている部分のキャップ層
ｎーＧａＡｓ１７ｂの厚さを元のキャップ層ｎーＧａＡ
ｓの厚さの１０％以下とする場合に適しており、特にこ
の薄膜の厚さを元の層の５％程度とする場合に好適であ
る。さらに、ＧａＡｓ基板１３表面に沿った方向にはエ
ッチングが進行しにくいため、リセスの深さ及びその形
状は精密に制御される。また、第１の実施の形態と同様
に、リセスの形状はほぼ柱状、例えば直方体状あるいは
円柱状となる。

【００５０】続いて、３００℃で１５分間加熱する加熱
処理を行い、残留する点欠陥を結晶化させる。その後、
図４（ｂ）に示すように、金属材料例えばＴｉを用い
て、キャップ層ｎーＧａＡｓ１７ｂの表面上にかつリセ
ス２８を挟んでその両側に位置するソース電極２１、ド
レイン電極２３を形成すると共に、リセス２８上にゲー
ト電極２２を形成する。なお、ＧａＡｓ基板１３とリセ
ス２８上にあるゲート電極２２との間のチャネル層ｉー
ＩｎＧａＡｓ１４がＭＯＤＦＥＴのチャネルとなる。

【００５１】上記第２の実施の形態に係る半導体装置の
製造方法によれば、Ａｒイオン注入によるアモルファス
層２７の形成及びその除去によって、容易にリセス２８
が形成される。従って、キャップ層ｎーＧａＡｓの選択
的なエッチングが可能となる。また、リセスエッチング
工程の際、リセスの深さが不純物注入時の加速電圧によ
って制御できるので、電子供給層ｎーＡｌＧａＡｓ１６
はエッチングによって露出せず、ゲート電極２２と電子
供給層ｎーＡｌＧａＡｓ１６との間に反応層（酸化膜）
が生じにくい。また、アモルファス層のエッチングの際
の酸系薬液は塩酸なので、その扱いが容易であり、従っ
て、製造コストが低減される。また、ゲート電極２２と
電子供給層ｎーＡｌＧａＡｓ１６との間に厚さが２．５
ｎｍである比較的均一な厚さのキャップ層ｎーＧａＡｓ
１７ｂを挟む構造とすることが可能となる。このことに
より、飽和ドレイン電流のバラツキが減少し、特性が安
定する。従来では、ＡｌＧａＡｓ、つまりキャップ層ｎ
ーＡｌＧａＡｓ１７ｂは露出しており、その露出面は不
安定であった。従来のＭＯＤＦＥＴでは、例えば、クエ
ン酸と過酸化水素水を用いたＧａＡｓ／ＡｌＧａＡｓの
選択エッチングの手法によってｎーＡｌＧａＡｓ面にゲ
ート電極を設ける場合、このＡｌＧａＡｓの露出したリ
セスエッチング面の反応層（酸化膜）の厚さ分、形成さ
れたＦＥＴの飽和ドレイン電流が変化し、バラツキが大
きかった。

【００５２】一方、ゲート電極となる金属（以下、ゲー
トメタルと称する）と半導体の界面に生じるショットキ
ー障壁の高さΦ_B は、ゲートメタルをＴｉとした場合、
ＧａＡｓとＴｉとの間（以下、ＧａＡｓーＴｉ間と称す
る）のショットキー障壁の高さΦ_B は０．５ｅＶであ
り、ＡｌＧａＡｓーＴｉ間のショットキー障壁の高さΦ
_B は０．７ｅＶである。従って、第２の実施の形態に係
る半導体装置において、ゲート電極２２直下のキャップ
層ｎーＧａＡｓ１７ｂが２．５ｎｍと薄いため、薄いキ
ャップ層ｎーＧａＡｓ１７ｂを挟んだＡｌＧａＡｓとＴ
ｉとの間（ＡｌＧａＡｓ／ＧａＡｓーＴｉ間）のショッ
トキー障壁の高さΦ_B として、約０．６５ｅＶが実現さ
れる。従って、ゲート耐圧特性は、従来のようにＧａＡ
ｓ表面上にゲート電極を形成する場合よりも向上する。
また、ゲート電極２２と電子供給層１６との間にキャッ
プ層１７ｂがあるので、電子供給層１６の表面が露出せ
ず、特性が安定する。

【００５３】なお、第１の実施の形態の図２（ａ）、
（ｂ）に対応する工程の前つまりＡイオンを導入してア
モルファス層２５を形成する工程の前に、加熱処理を行
ってもよい。例えば、図１（ｄ）に対応する工程の後つ
まり不純物活性層６を形成した後に行う。また、第２の
実施の形態の図３（ｂ）、（ｃ）に対応する工程の前つ
まりＡｒイオンを導入してアモルファス層２７を形成す
る工程の前に、加熱処理を行ってもよい。例えば、図３
（ａ）に対応する工程の後つまりキャップ層ｎーＧａＡ
ｓ１７を形成した後に行う。この際の加熱処理は、例え
ば、３００℃で１５分間加熱する処理である。これによ
って、不純物活性層６に含まれる点欠陥が結晶化され、
その後のアモルファス層の溶解及び除去の工程の際、エ
ッチング選択比がさらに向上する。これによりリセスの
形状の横方向への広がりがさらに抑制される。柱状のリ
セスでもその形成が比較的容易となる。

【００５４】図５（ａ）は、第１の実施の形態に係るＭ
ＥＳＦＥＴの製造工程における加速電圧と⁴⁰Ａｒ⁺ イオ
ン注入の深さの関係をまとめて示す図である。この図５
（ａ）に示すように、加速電圧が１０、２０、５０、１
００ｋｅＶの場合、キャリア濃度のピークの深さＲｐが
それぞれ９．２７、１０．０、３８．２、７６．５ｎｍ
となっている。また、標準偏差Ｄｒｐはそれぞれ６．６
６、１１．３、２２．８、３９．８ｎｍとなっている。

【００５５】また、図５（ｂ）は、煮沸したＨＣｌ中で
形成されたアモルファス層を１０分間エッチングした時
の、リセス深さとＡｒイオン注入の際の加速電圧の関係
を示す特性図であり、横軸は加速電圧を示し、縦軸はリ
セス深さを示す。図５（ｂ）に示すように、注入される
Ａｒイオンの加速電圧とリセス深さとは比例関係にあ
る。

【００５６】従って、リセス深さは注入されるイオンの
加速電圧で容易に制御できる。さらに、ドレイン電流値
の測定及びリセスエッチング工程を繰り返すことによっ
て、所望の深さまでエッチングする手間が不要となる。
つまり、ソース電極及びドレイン電極を形成する前にリ
セスエッチング工程を行うことができるようになった。
従って、その多大な労力が削減された。これに比較し
て、従来のリセスエッチング工程では、ソース電極７、
ドレイン電極８を形成した後にその工程を行う必要があ
った。

【００５７】さらに、図５（ｃ）は、本発明の実施の形
態による方法及び比較のための従来方法によるＭＥＳＦ
ＥＴのドレイン飽和電流の面内均一性をまとめて示す図
である。図５（ｃ）に示すように、本発明の実施の形態
によるＭＥＳＦＥＴ（以下、リセス品と称する）の飽和
ドレイン電流の平均値は１１．１ｍＡ、標準偏差（３
σ）は±１．０４ｍＡとなっている。従来と比較する
と、従来のリセス品の飽和ドレイン電流の平均値は９．
５ｍＡ、標準偏差（３σ）は±３．８１ｍＡとなってい
る。このように、本発明の実施の形態によるリセス品
は、従来のリセス品より標準偏差が小さくなっている。
つまり面内均一性が高い。

【００５８】本発明の実施の形態によれば、歩留まりが
従来より約５０％向上した。さらに、ＭＯＤＦＥＴの場
合では、ゲート耐圧が高く、ドレイン飽和電流のバラツ
キつまりその標準偏差が約２％程度と小さくなった。

【００５９】

【発明の効果】以上説明したように、この発明によれ
ば、下記の半導体装置及びその製造方法を提供すること
ができる。（ａ）微細加工に適し、高い歩留まりで、製造の容易な
半導体装置の製造方法。（ｂ）特性のバラツキが小さく、低消費電力で、高速動
作に適し、高周波数帯域で高利得であり、及び、雑音指
数の小さい半導体装置。（ｃ）特性のバラツキの小さい、高耐圧の半導体装置。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体装置の
製造工程を示す断面図。

【図２】本発明の第１の実施の形態に係る半導体装置の
製造工程を示す断面図。

【図３】本発明の第２の実施の形態に係る半導体装置の
製造工程を示す断面図。

【図４】本発明の第２の実施の形態に係る半導体装置の
製造工程を示す断面図。

【図５】本発明に係る半導体装置を説明するための図。

【図６】従来の半導体装置の製造工程を示す断面図。

【図７】従来の半導体装置の製造工程を示す断面図。

【符号の説明】

１、１３…ＧａＡｓ基板、２、５、９、１８、２４…レ
ジスト、３…ソース領域、４…ドレイン領域、６、６
ａ、６ｂ…不純物活性層、７、２１…ソース電極、８、
２３…ドレイン電極、１０、、１０ａ、１９、２６、２
８…リセス、１２、２２…ゲート電極、１４…チャネル
層ｉーＩｎＧａＡｓ、１５…スペーサ層ｉーＡｌＧａＡ
ｓ、１６…電子供給層ｎーＡｌＧａＡｓ、１７、１７
ａ、１７ｂ…キャップ層ｎーＧａＡｓ、２５、２７…ア
モルファス層。

Claims

【特許請求の範囲】

【請求項１】窪みを備えた半導体装置の製造方法にお
いて、半導体基板及び組成に半導体を含む層のいずれか一方の
表層の前記窪みの形成予定領域に対応した位置に穴を有
するパターンの遮蔽層を用いて、不純物を導入して、前
記窪みの形成予定領域をアモルファス化する工程と、アモルファス化された前記窪みの形成予定領域を酸系薬
液で溶解して選択的に除去し、前記窪みを形成する工程
とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】組成に半導体を含む薄膜を備えた半導体
装置の製造方法において、半導体基板上に形成されかつ組成に前記半導体と同じ半
導体を含む層の表面の前記窪みの形成予定領域に対応し
た位置に穴を有するパターンの遮蔽層を用いて、不純物
を導入して、前記窪みの形成予定領域をアモルファス化
する工程と、アモルファス化された前記窪みの形成予定領域を酸系薬
液で溶解して選択的に除去し、前記窪みを形成して、ア
モルファス化された前記窪みの形成予定領域の下に前記
半導体を含む層の厚さより薄い前記半導体を含む薄膜を
形成する工程とを備えたことを特徴とする半導体装置の
製造方法。
【請求項３】ガリウム砒素半導体基板に、それぞれ組
成にガリウム砒素半導体を含むチャネル層、その上の電
子供給層、その上のキャップ層を順に形成する工程と、前記キャップ層の窪みの形成予定領域に対応した位置に
穴を有するレジストを形成する工程と、前記レジストを用いて不純物を導入して、前記窪みの形
成予定領域をアモルファス化する工程と、前記レジストを除去し、アモルファス化された前記窪み
の形成予定領域を酸系薬液で溶解して選択的に除去し、
前記窪みを形成すると共に、アモルファス化された前記
窪みの形成予定領域と前記ガリウム砒素半導体基板との
間の前記キャップ層を残す工程と、続いて、前記窪みの周囲の前記キャップ層の表面上にか
つ前記窪みを挟んだ両側にそれぞれソース電極、ドレイ
ン電極を形成すると共に、前記窪みにゲート電極を形成
して、電界効果トランジスタを形成する工程とを備えた
ことを特徴とする半導体装置の製造方法。
【請求項４】前記ガリウム砒素半導体基板に前記チャ
ネル層、前記電子供給層、前記キャップ層を順に形成す
る工程が、前記チャネル層及び前記電子供給層相互間に
スペーサ層を形成する工程を含むことを特徴とする請求
項３記載の半導体装置の製造方法。
【請求項５】前記不純物を導入し、前記窪みの形成予
定領域をアモルファス化する工程の際に、導入する前記
不純物がアルゴンであることを特徴とする請求項１ない
し４いずれか一つの項に記載の半導体装置の製造方法。
【請求項６】前記不純物を導入し、前記窪みの形成予
定領域をアモルファス化する工程の際に、導入する前記
不純物がイオンであり、導入時の前記イオンの加速電圧
によって前記窪みの深さを制御することを特徴とする請
求項１ないし４いずれか一つの項に記載の半導体装置の
製造方法。
【請求項７】前記不純物を導入し、前記窪みの形成予
定領域をアモルファス化する工程の前に、加熱処理を行
って前記窪みの形成予定領域の周辺の結晶性を高める工
程を備え、その後の、アモルファス化された前記窪みの形成予定領
域を酸系薬液で溶解して選択的に除去し、前記窪みを形
成する工程で、その除去の際、アモルファス化された前
記窪みの形成予定領域とそれ以外の結晶状態の領域との
選択比を高くすることを特徴とする請求項１ないし４い
ずれか一つの項に記載の半導体装置の製造方法。
【請求項８】ガリウム砒素半導体基板のソース領域及
びドレイン領域の形成予定領域に対応した位置に穴を有
するパターンのレジストを用いて不純物を導入して、前
記ソース領域及び前記ドレイン領域を形成する工程と、前記ソース領域及び前記ドレイン領域相互間の前記ガリ
ウム砒素半導体基板表面上に穴を有するパターンのレジ
ストを用いて不純物を導入して、前記ソース領域より浅
くかつ幅の広い不純物活性層を形成する工程と、前記不純物活性層の窪みの形成予定領域に対応した位置
に穴を有するレジストを形成するする工程と、前記レジストを用いて前記窪みの形成予定領域に不純物
を導入して、前記窪みの形成予定領域をアモルファス化
する工程と、前記レジストを除去し、アモルファス化された前記窪み
の形成予定領域を酸系薬液で溶解して選択的に除去し、
前記窪みを形成すると共に、アモルファス化された前記
窪みの形成予定領域と前記ガリウム砒素半導体基板との
間の前記不純物活性層を残すことによって、ゲート領域
を形成する工程と、続いて、加熱処理を行って、ソース領域、ドレイン領
域、及び不純物活性層中の前記不純物を活性化させる工
程と、続いて、前記ソース領域、前記ドレイン領域、及び前記
ゲート領域の各表面上にそれぞれソース電極、ドレイン
電極、及びゲート電極を形成して、電界効果トランジス
トタを形成する工程とを備えたことを特徴とする半導体
装置の製造方法。
【請求項９】前記窪みの形成予定領域をアモルファス
化する工程の際に、導入する前記不純物がアルゴンであ
ることを特徴とする請求項８に記載の半導体装置の製造
方法。
【請求項１０】前記窪みの形成予定領域をアモルファ
ス化する工程の際に、導入する不純物がイオンであり、
導入時の前記イオンの加速電圧によって前記窪みの深さ
を制御することを特徴とする請求項８に記載の半導体装
置の製造方法。
【請求項１１】前記窪みの形成予定領域をアモルファ
ス化する工程の前に、前記加熱処理とは別の加熱処理を
行って前記窪みの形成予定領域の周辺の結晶性を高める
工程を備え、その後、アモルファス化された前記窪みの形成予定領域
を酸系薬液で溶解して選択的に除去し、前記窪みを形成
する工程で、その除去の際、アモルファス化された前記
窪みの形成予定領域とそれ以外の結晶状態の領域との選
択比を高くすることを特徴とする請求項８ないし１０い
ずれか一つの項に記載の半導体装置の製造方法。
【請求項１２】前記酸系薬液が塩酸であることを特徴
とする請求項１ないし４及び請求項８ないし１０いずれ
か一つの項に記載の半導体装置の製造方法。
【請求項１３】ガリウム砒素半導体基板表面に設けら
れ共に同じ不純物を含むソース領域、このソース領域よ
り浅くかつ表面に柱状の窪みを有する形状の不純物活性
層及びドレイン領域と、前記ソース領域、前記不純物活性層の前記窪み及び前記
ドレイン領域の表面上にそれぞれ形成されたソース電
極、ゲート電極及びドレイン電極とを備え、前記ゲート
電極と前記ガリウム砒素半導体基板との間にある前記不
純物活性層がチャネルとなり、かつ、前記ソース領域、
前記不純物活性層、前記ドレイン領域及び前記各電極が
電界効果トランジスタを構成することを特徴とする半導
体装置。
【請求項１４】前記ソース領域、前記不純物活性層及
び前記ドレイン領域に含まれる前記不純物がシリコンで
あることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】ガリウム砒素半導体基板に設けられ共
に組成にガリウム砒素半導体を含むチャネル層、その上
層のスペーサ層、その上層の電子供給層及び表面に柱状
の窪みを有するその上層のキャップ層と、前記窪みの周囲の前記キャップ層の表面上にかつ前記窪
みを挟んで両側に位置するソース電極及びドレイン電極
と、前記キャップ層の前記窪みに形成されたゲート電極
とを備え、前記ゲート電極と前記ガリウム砒素半導体基板との間に
ある前記チャネル層がチャネルとなって電界効果トラン
ジスタが構成されることを特徴とする半導体装置。
【請求項１６】前記チャネル層、前記スペーサ層、前
記電子供給層及び前記キャップ層はそれぞれｉ型ＩｎＧ
ａＡｓ、ｉ型ＡｌＧａＡｓ、ｎ型ＡｌＧａＡｓ、ｎ型Ｇ
ａＡｓであることを特徴とする請求項１５に記載の半導
体装置。