JPH0513453A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0513453A JPH0513453A JP15891391A JP15891391A JPH0513453A JP H0513453 A JPH0513453 A JP H0513453A JP 15891391 A JP15891391 A JP 15891391A JP 15891391 A JP15891391 A JP 15891391A JP H0513453 A JPH0513453 A JP H0513453A
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- Japan
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- gaas
- gaas layer
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Abstract
(57)【要約】
【目的】 本発明は、ゲート長が短く、しかもゲート抵
抗およびゲート容量が小さいＦＥＴを生産性良く製造す
ることの出来るＦＥＴの製造方法を提供することを目的
とする。 【構成】 ＧａＡｓ層４の＜０，１，１＞結晶軸方向に
ゲート幅方向が一致する電極パターン５をＧａＡｓ層４
上に形成する。電極パターン５をマスクとするアンモニ
ア系化学溶液を用いたエッチングによりＧａＡｓ層４を
選択的に除去して逆テーパ状のＧａＡｓ層４ａ〜ｃを形
成する。このＧａＡｓ層４ａ〜ｃの頭部を露出させつつ
ＧａＡｓ層４が選択的に除去された部分にレジスト層８
を形成する。頭部が露出した逆テーパ状のＧａＡｓ層４
ａ〜ｃを除去する。この除去部分にゲート電極９を形成
した後、レジスト層８を除去する。
抗およびゲート容量が小さいＦＥＴを生産性良く製造す
ることの出来るＦＥＴの製造方法を提供することを目的
とする。 【構成】 ＧａＡｓ層４の＜０，１，１＞結晶軸方向に
ゲート幅方向が一致する電極パターン５をＧａＡｓ層４
上に形成する。電極パターン５をマスクとするアンモニ
ア系化学溶液を用いたエッチングによりＧａＡｓ層４を
選択的に除去して逆テーパ状のＧａＡｓ層４ａ〜ｃを形
成する。このＧａＡｓ層４ａ〜ｃの頭部を露出させつつ
ＧａＡｓ層４が選択的に除去された部分にレジスト層８
を形成する。頭部が露出した逆テーパ状のＧａＡｓ層４
ａ〜ｃを除去する。この除去部分にゲート電極９を形成
した後、レジスト層８を除去する。
Description
【０００１】
【産業上の利用分野】本発明は高速に動作する電界効果
トランジスタ（ＦＥＴ）の製造方法に関するものであ
る。
トランジスタ（ＦＥＴ）の製造方法に関するものであ
る。
【０００２】
【従来の技術】ＦＥＴの高速化を図るため、電子移動度
が高いＧａＡｓなどの化合物半導体材料を用いたＭＥＳ
ＦＥＴ（ショットキ型電界効果トランジスタ）が採用さ
れている。このＦＥＴの高速性能はゲート長を短縮化す
ることによりさらに向上し、この種のＭＥＳＦＥＴの高
速性能はそのゲート長によりほぼ決定される。ゲート長
の短縮化は、解像度限界の小さい電子ビーム（ＥＢ）露
光装置やＸ線露光装置などを用いてゲート電極パターン
の露光寸法を微細化することにより行われている。これ
ら装置を使用することにより、０．１〜０．１５μｍの
ゲート電極パターンを得ることが可能である。
が高いＧａＡｓなどの化合物半導体材料を用いたＭＥＳ
ＦＥＴ（ショットキ型電界効果トランジスタ）が採用さ
れている。このＦＥＴの高速性能はゲート長を短縮化す
ることによりさらに向上し、この種のＭＥＳＦＥＴの高
速性能はそのゲート長によりほぼ決定される。ゲート長
の短縮化は、解像度限界の小さい電子ビーム（ＥＢ）露
光装置やＸ線露光装置などを用いてゲート電極パターン
の露光寸法を微細化することにより行われている。これ
ら装置を使用することにより、０．１〜０．１５μｍの
ゲート電極パターンを得ることが可能である。
【０００３】また、ゲート電極をいわゆるマッシュルー
ム構造にしてゲート長を短縮化することも行われてい
る。つまり、ショットキ接合部から上層部に行くに連れ
て断面積が大きくなるゲート電極断面構造を採用するこ
とにより、ゲート長に相当するショットキ接合部の長さ
を短縮化するものである。このマッシュルーム構造をし
たゲート電極は、ダミーゲートを用いた周知のセルフア
ラインプロセスにより製造される。
ム構造にしてゲート長を短縮化することも行われてい
る。つまり、ショットキ接合部から上層部に行くに連れ
て断面積が大きくなるゲート電極断面構造を採用するこ
とにより、ゲート長に相当するショットキ接合部の長さ
を短縮化するものである。このマッシュルーム構造をし
たゲート電極は、ダミーゲートを用いた周知のセルフア
ラインプロセスにより製造される。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の露光装置を用いたゲート長の短縮化においては、露
光装置を使用するＦＥＴ製造プロセスのスループットが
悪いため、生産性を上げることは難しかった。また、解
像度限界の小さい露光装置は非常に高価であるため、Ｆ
ＥＴの製造原価は高くなっていた。また、この種の露光
装置を使用してゲート長を０．１〜０．１５μｍ程度に
まで短縮化すると、ゲート抵抗が無視出来ないものにな
り、ＦＥＴの高周波特性は劣化した。
来の露光装置を用いたゲート長の短縮化においては、露
光装置を使用するＦＥＴ製造プロセスのスループットが
悪いため、生産性を上げることは難しかった。また、解
像度限界の小さい露光装置は非常に高価であるため、Ｆ
ＥＴの製造原価は高くなっていた。また、この種の露光
装置を使用してゲート長を０．１〜０．１５μｍ程度に
まで短縮化すると、ゲート抵抗が無視出来ないものにな
り、ＦＥＴの高周波特性は劣化した。
【０００５】一方、上記従来のゲート電極をマッシュル
ーム構造にしたゲート長の短縮化においては、ゲート電
極の上層部が大きいため、ゲート抵抗は低減される。し
かしながら、このような構造をしたゲート電極において
は、マッシュルーム構造上層部の端部、いわゆるマッシ
ュルーム・フィンガーと半導体基板に形成された活性層
との間にＳｉＯ2 やＳｉＮなどの絶縁膜が介在する。こ
のため、マッシュルーム・フィンガーおよび活性層間に
生じるゲート容量の増加は避けられず、この容量増加に
よって高周波特性は劣化していた。この結果、ゲート電
極をマッシュルーム構造にしても、期待する程の高速特
性は得られなかった。
ーム構造にしたゲート長の短縮化においては、ゲート電
極の上層部が大きいため、ゲート抵抗は低減される。し
かしながら、このような構造をしたゲート電極において
は、マッシュルーム構造上層部の端部、いわゆるマッシ
ュルーム・フィンガーと半導体基板に形成された活性層
との間にＳｉＯ2 やＳｉＮなどの絶縁膜が介在する。こ
のため、マッシュルーム・フィンガーおよび活性層間に
生じるゲート容量の増加は避けられず、この容量増加に
よって高周波特性は劣化していた。この結果、ゲート電
極をマッシュルーム構造にしても、期待する程の高速特
性は得られなかった。
【０００６】
【課題を解決するための手段】本発明はこのような課題
を解消するためになされたもので、ＧａＡｓ半導体基板
上にＧａＡｌＡｓ層をエピタキシャル成長法により形成
する第１の工程と、このＧａＡｌＡｓ層上にＧａＡｓ層
をエピタキシャル成長法により形成する第２の工程と、
このＧａＡｓ層の＜１，１，０＞結晶軸方向と等価な方
向にゲート幅方向が一致する電極パターンをＧａＡｓ層
上に形成する第３の工程と、この電極パターンをマスク
とするアンモニア系化学溶液を用いたエッチングにより
ＧａＡｓ層を選択的に除去してＧａＡｓ層を頭部が底部
より広い断面積を有する逆テーパ状に形成する第４の工
程と、逆テーパ状に形成されたＧａＡｓ層の頭部を露出
させつつＧａＡｓ層が選択的に除去された部分にレジス
ト層を形成する第５の工程と、頭部が露出した逆テーパ
状のＧａＡｓ層を除去する第６の工程と、逆テーパ状の
ＧａＡｓ層が除去された部分にゲート電極を形成した後
レジスト層を除去する第７の工程とを備えてＦＥＴを製
造するものである。
を解消するためになされたもので、ＧａＡｓ半導体基板
上にＧａＡｌＡｓ層をエピタキシャル成長法により形成
する第１の工程と、このＧａＡｌＡｓ層上にＧａＡｓ層
をエピタキシャル成長法により形成する第２の工程と、
このＧａＡｓ層の＜１，１，０＞結晶軸方向と等価な方
向にゲート幅方向が一致する電極パターンをＧａＡｓ層
上に形成する第３の工程と、この電極パターンをマスク
とするアンモニア系化学溶液を用いたエッチングにより
ＧａＡｓ層を選択的に除去してＧａＡｓ層を頭部が底部
より広い断面積を有する逆テーパ状に形成する第４の工
程と、逆テーパ状に形成されたＧａＡｓ層の頭部を露出
させつつＧａＡｓ層が選択的に除去された部分にレジス
ト層を形成する第５の工程と、頭部が露出した逆テーパ
状のＧａＡｓ層を除去する第６の工程と、逆テーパ状の
ＧａＡｓ層が除去された部分にゲート電極を形成した後
レジスト層を除去する第７の工程とを備えてＦＥＴを製
造するものである。
【０００７】
【作用】電極パターンをマスクとするアンモニア系化学
溶液を用いたエッチングは、深さ方向においてＧａＡｌ
Ａｓ層でストップし、また、ＧａＡｓ層の＜０，１，１
＞結晶軸方向におけるエッチングに対する異方性によ
り、深さ方向に直交する方向においてＧａＡｓ層表面か
らＧａＡｌＡｓ層表面に近付くにつれてエッチング量が
大きくなる。この結果、ＧａＡｓ層は逆テーパ状に形成
される。次に、ＧａＡｓ層の除去部にレジスト層が形成
されて平坦化され、さらに、逆テーパ状のＧａＡｓ層が
除去されることにより、ゲート電極の反転パターンがレ
ジスト層によって形成される。この反転パターンにゲー
ト電極が形成され、レジスト層が除去されることによ
り、マッシュルーム・フィンガーと半導体基板との間に
何も介在しないマッシュルーム構造のゲート電極が形成
される。
溶液を用いたエッチングは、深さ方向においてＧａＡｌ
Ａｓ層でストップし、また、ＧａＡｓ層の＜０，１，１
＞結晶軸方向におけるエッチングに対する異方性によ
り、深さ方向に直交する方向においてＧａＡｓ層表面か
らＧａＡｌＡｓ層表面に近付くにつれてエッチング量が
大きくなる。この結果、ＧａＡｓ層は逆テーパ状に形成
される。次に、ＧａＡｓ層の除去部にレジスト層が形成
されて平坦化され、さらに、逆テーパ状のＧａＡｓ層が
除去されることにより、ゲート電極の反転パターンがレ
ジスト層によって形成される。この反転パターンにゲー
ト電極が形成され、レジスト層が除去されることによ
り、マッシュルーム・フィンガーと半導体基板との間に
何も介在しないマッシュルーム構造のゲート電極が形成
される。
【０００８】
【実施例】図１および図２は本発明の一実施例によるＧ
ａＡｓＭＥＳＦＥＴの製造方法を示す工程断面図であ
る。
ａＡｓＭＥＳＦＥＴの製造方法を示す工程断面図であ
る。
【０００９】まず、ＧａＡｓ半導体基板１上にレジスト
パターンが形成され、このレジストをマスクとして不純
物がイオン注入されることにより、半導体基板１の表層
部に動作層２が形成される（図１（ａ）参照）。
パターンが形成され、このレジストをマスクとして不純
物がイオン注入されることにより、半導体基板１の表層
部に動作層２が形成される（図１（ａ）参照）。
【００１０】次に、半導体基板１上にノンドープのＧａ
ＡｌＡｓ層３がエピタキシャル成長法により２００〜３
００オングストロームの厚さに形成される。引き続いて
このＧａＡｌＡｓ層３上にノンドープのＧａＡｓ層４が
エピタキシャル成長法により３０００〜５０００オング
ストロームの厚さに形成される（同図（ｂ）参照）。
ＡｌＡｓ層３がエピタキシャル成長法により２００〜３
００オングストロームの厚さに形成される。引き続いて
このＧａＡｌＡｓ層３上にノンドープのＧａＡｓ層４が
エピタキシャル成長法により３０００〜５０００オング
ストロームの厚さに形成される（同図（ｂ）参照）。
【００１１】次に、ＧａＡｓ層４上にホトレジストが形
成され、ゲート電極パターン５が形成される（同図
（ｃ）参照）。このゲート電極パターン５は、ゲート幅
方向がＧａＡｓ層４の＜０，１，１＞結晶軸方向に一致
するように形成される。なお、＜０，１，１＞結晶軸方
向は＜１，１，０＞結晶軸方向と等価な方向である。
成され、ゲート電極パターン５が形成される（同図
（ｃ）参照）。このゲート電極パターン５は、ゲート幅
方向がＧａＡｓ層４の＜０，１，１＞結晶軸方向に一致
するように形成される。なお、＜０，１，１＞結晶軸方
向は＜１，１，０＞結晶軸方向と等価な方向である。
【００１２】次に、電極パターン５をマスクとするウエ
ットエッチングにより、ＧａＡｓ層４が選択的に除去さ
れる。このエッチングにおけるエッチャントはアンモニ
ア系の化学溶液が使用される。このエッチングは、アン
モニア系化学溶液を使用する限り、深さ方向においては
ＧａＡｌＡｓ層３でほぼ完全にストップする。また、Ｇ
ａＡｓ層４の＜０，１，１＞結晶軸方向におけるエッチ
ングに対する異方性により、深さ方向に直交する方向、
つまり、基板表面方向においては、ＧａＡｓ層４の表面
からＧａＡｌＡｓ層３の表面に近付くにつれてエッチン
グ量が大きくなる。このため、エッチングにより除去さ
れずに残るＧａＡｓ層４ａ〜ｃの形状は、頭部が底部よ
り広い断面積を有する図示される逆テーパ状になる（同
図（ｄ）参照）。ＧａＡｓ層４ａとＧａＡｌＡｓ層３と
の接触部の長さはゲート長Ｌｇに相当し、このゲート長
Ｌｇはエッチング速度およびエッチング時間により決定
される。
ットエッチングにより、ＧａＡｓ層４が選択的に除去さ
れる。このエッチングにおけるエッチャントはアンモニ
ア系の化学溶液が使用される。このエッチングは、アン
モニア系化学溶液を使用する限り、深さ方向においては
ＧａＡｌＡｓ層３でほぼ完全にストップする。また、Ｇ
ａＡｓ層４の＜０，１，１＞結晶軸方向におけるエッチ
ングに対する異方性により、深さ方向に直交する方向、
つまり、基板表面方向においては、ＧａＡｓ層４の表面
からＧａＡｌＡｓ層３の表面に近付くにつれてエッチン
グ量が大きくなる。このため、エッチングにより除去さ
れずに残るＧａＡｓ層４ａ〜ｃの形状は、頭部が底部よ
り広い断面積を有する図示される逆テーパ状になる（同
図（ｄ）参照）。ＧａＡｓ層４ａとＧａＡｌＡｓ層３と
の接触部の長さはゲート長Ｌｇに相当し、このゲート長
Ｌｇはエッチング速度およびエッチング時間により決定
される。
【００１３】次に、逆テーパ状のＧａＡｓ層４ａ〜ｃ上
にある電極パターン５が除去された後、各ＧａＡｓ層４
ａ〜ｃの頭部をマスクとするイオン注入により、ＧａＡ
ｌＡｓ層３を介して半導体基板１にｎ型不純物が添加さ
れる。このイオン注入により、各ＧａＡｓ層４ａ〜ｃ間
にある半導体基板１の表層部にｎ+層６が自己整合的に
形成される（同図（ｄ）参照）。このイオン注入は上記
のように逆テーパ状に形成されたＧａＡｓ層４ａ〜ｃの
頭部をマスクとするため、各ＧａＡｓ層４ａ〜ｃの底部
近傍ではイオン注入量が少なくなり、これから離れるに
従って注入量は多くなる。この結果、各ｎ+ 層６の端部
の不純物濃度分布はいわゆる傾斜濃度（グレーディッ
ド）分布になる。このイオン注入後、アルシン雰囲気中
においてアニール処理が行われ、動作層２およびｎ+ 層
６に添加された不純物が活性化される。
にある電極パターン５が除去された後、各ＧａＡｓ層４
ａ〜ｃの頭部をマスクとするイオン注入により、ＧａＡ
ｌＡｓ層３を介して半導体基板１にｎ型不純物が添加さ
れる。このイオン注入により、各ＧａＡｓ層４ａ〜ｃ間
にある半導体基板１の表層部にｎ+層６が自己整合的に
形成される（同図（ｄ）参照）。このイオン注入は上記
のように逆テーパ状に形成されたＧａＡｓ層４ａ〜ｃの
頭部をマスクとするため、各ＧａＡｓ層４ａ〜ｃの底部
近傍ではイオン注入量が少なくなり、これから離れるに
従って注入量は多くなる。この結果、各ｎ+ 層６の端部
の不純物濃度分布はいわゆる傾斜濃度（グレーディッ
ド）分布になる。このイオン注入後、アルシン雰囲気中
においてアニール処理が行われ、動作層２およびｎ+ 層
６に添加された不純物が活性化される。
【００１４】次に、各ＧａＡｓ層４ａ〜ｃ間に露出した
ＧａＡｌＡｓ層３上にオーミック金属が蒸着され、これ
がパターンニングされてオーミック電極７ａ，ｂが形成
される（図２（ａ）参照）。その後、ホトレジストがウ
エハ全面に塗布され、いわゆるエッチバック法によりウ
エハ表面が平坦化される。この結果、逆テーパ状に形成
された各ＧａＡｓ層４ａ〜ｃの頭部が露出されつつ、Ｇ
ａＡｓ層４が選択的に除去された部分にレジスト層８が
形成される。
ＧａＡｌＡｓ層３上にオーミック金属が蒸着され、これ
がパターンニングされてオーミック電極７ａ，ｂが形成
される（図２（ａ）参照）。その後、ホトレジストがウ
エハ全面に塗布され、いわゆるエッチバック法によりウ
エハ表面が平坦化される。この結果、逆テーパ状に形成
された各ＧａＡｓ層４ａ〜ｃの頭部が露出されつつ、Ｇ
ａＡｓ層４が選択的に除去された部分にレジスト層８が
形成される。
【００１５】次に、アンモニア系の化学溶液を用いたエ
ッチングにより、頭部が露出した各ＧａＡｓ層４ａ〜ｃ
が除去される。このエッチングにより各ＧａＡｓ層４ａ
〜ｃの除去部にゲート電極の反転パターンが逆テーパ状
に形成される。次に、ウエハ表面全面にゲート電極用金
属が形成され、ゲート電極形成領域、つまり、ＧａＡｓ
層４ａの除去部にある金属のみが残され、他の部分の金
属はエッチングにより除去される。この結果、マッシュ
ルーム構造のゲート電極９が形成される（同図（ｂ）参
照）。
ッチングにより、頭部が露出した各ＧａＡｓ層４ａ〜ｃ
が除去される。このエッチングにより各ＧａＡｓ層４ａ
〜ｃの除去部にゲート電極の反転パターンが逆テーパ状
に形成される。次に、ウエハ表面全面にゲート電極用金
属が形成され、ゲート電極形成領域、つまり、ＧａＡｓ
層４ａの除去部にある金属のみが残され、他の部分の金
属はエッチングにより除去される。この結果、マッシュ
ルーム構造のゲート電極９が形成される（同図（ｂ）参
照）。
【００１６】次に、レジスト層８がエッチングにより除
去されることにより、ＦＥＴが完成する（同図（ｃ）参
照）。
去されることにより、ＦＥＴが完成する（同図（ｃ）参
照）。
【００１７】本実施例によるＦＥＴのゲート電極は上記
のようにマッシュルーム構造に形成され、ゲート抵抗は
極めて低減される。しかも、マッシュルーム・フィンガ
ーに相当するゲート電極の端部９ａ，ｂと半導体基板１
との間には何も介在しないため、ゲート容量も極めて低
減される。また、解像度限界の小さい高価な露光装置を
使用することなくゲート長の短縮化を図ることが可能で
あり、製造原価は低減され、しかも、生産性は向上す
る。従って、理想的なゲート電極を簡易に得ることが出
来る。また、動作層２およびｎ+ 層６は表面がＧａＡｌ
Ａｓ層３により覆われて保護されるため、化学的に安定
している。
のようにマッシュルーム構造に形成され、ゲート抵抗は
極めて低減される。しかも、マッシュルーム・フィンガ
ーに相当するゲート電極の端部９ａ，ｂと半導体基板１
との間には何も介在しないため、ゲート容量も極めて低
減される。また、解像度限界の小さい高価な露光装置を
使用することなくゲート長の短縮化を図ることが可能で
あり、製造原価は低減され、しかも、生産性は向上す
る。従って、理想的なゲート電極を簡易に得ることが出
来る。また、動作層２およびｎ+ 層６は表面がＧａＡｌ
Ａｓ層３により覆われて保護されるため、化学的に安定
している。
【００１８】
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極の反転パターンがレジスト層によって形成さ
れ、この反転パターンにゲート金属が形成され、レジス
ト層が除去されることによってＦＥＴが製造される。こ
のため、マッシュルーム・フィンガーと半導体基板との
間に何も介在しないマッシュルーム構造のゲート電極が
形成され、ゲート長を微細化しつつゲート抵抗およびゲ
ート容量を極めて低減することが可能である。しかも、
特別な露光装置を使用することなく生産性良く製造する
ことが可能である。
ート電極の反転パターンがレジスト層によって形成さ
れ、この反転パターンにゲート金属が形成され、レジス
ト層が除去されることによってＦＥＴが製造される。こ
のため、マッシュルーム・フィンガーと半導体基板との
間に何も介在しないマッシュルーム構造のゲート電極が
形成され、ゲート長を微細化しつつゲート抵抗およびゲ
ート容量を極めて低減することが可能である。しかも、
特別な露光装置を使用することなく生産性良く製造する
ことが可能である。
【図１】本発明の一実施例によるＦＥＴの製造方法の前
半を示す工程断面図である。
半を示す工程断面図である。
【図２】本実施例によるＦＥＴの製造方法の後半を示す
工程断面図である。
工程断面図である。
１…ＧａＡｓ半導体基板 ２…動作層 ３…ノンドープＧａＡｌＡｓ層 ４…ノンドープＧａＡｓ層 ４ａ〜ｃ…逆テーパ状に形成されたＧａＡｓ層 ５…ホトレジスト ６…ｎ+ 層 ７ａ，ｂ…オーミック電極 ８…ホトレジスト ９…ゲート電極
Claims (1)
- 【特許請求の範囲】 【請求項１】 ＧａＡｓ半導体基板上にＧａＡｌＡｓ層
をエピタキシャル成長法により形成する第１の工程と、
このＧａＡｌＡｓ層上にＧａＡｓ層をエピタキシャル成
長法により形成する第２の工程と、このＧａＡｓ層の＜
１，１，０＞結晶軸方向と等価な方向にゲート幅方向が
一致する電極パターンを前記ＧａＡｓ層上に形成する第
３の工程と、この電極パターンをマスクとするアンモニ
ア系化学溶液を用いたエッチングにより前記ＧａＡｓ層
を選択的に除去して前記ＧａＡｓ層を頭部が底部より広
い断面積を有する逆テーパ状に形成する第４の工程と、
逆テーパ状に形成された前記ＧａＡｓ層の頭部を露出さ
せつつ前記ＧａＡｓ層が選択的に除去された部分にレジ
スト層を形成する第５の工程と、頭部が露出した逆テー
パ状の前記ＧａＡｓ層を除去する第６の工程と、逆テー
パ状の前記ＧａＡｓ層が除去された部分にゲート電極を
形成した後前記レジスト層を除去する第７の工程とを備
えたことを特徴とする電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15891391A JPH0513453A (ja) | 1991-06-28 | 1991-06-28 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15891391A JPH0513453A (ja) | 1991-06-28 | 1991-06-28 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513453A true JPH0513453A (ja) | 1993-01-22 |
Family
ID=15682085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15891391A Pending JPH0513453A (ja) | 1991-06-28 | 1991-06-28 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513453A (ja) |
-
1991
- 1991-06-28 JP JP15891391A patent/JPH0513453A/ja active Pending
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