JPH104130A - エピタキシャル半導体ウエハの特性測定方法 - Google Patents
エピタキシャル半導体ウエハの特性測定方法Info
- Publication number
- JPH104130A JPH104130A JP15452396A JP15452396A JPH104130A JP H104130 A JPH104130 A JP H104130A JP 15452396 A JP15452396 A JP 15452396A JP 15452396 A JP15452396 A JP 15452396A JP H104130 A JPH104130 A JP H104130A
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- Japan
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- layer
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- epitaxial layer
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000005259 measurement Methods 0.000 title abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000009792 diffusion process Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 14
- 239000000523 sample Substances 0.000 abstract description 14
- 239000010410 layer Substances 0.000 abstract 13
- 239000002344 surface layer Substances 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 28
- 238000004519 manufacturing process Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Investigating Or Analyzing Materials By The Use Of Electric Means (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Measuring Leads Or Probes (AREA)
- Measurement Of Resistance Or Impedance (AREA)
Abstract
(57)【要約】
【課題】本発明の課題は半導体基板ウエハへのエピタキ
シャル膜成長の際における製品ウエハの抵抗値管理およ
び製品歩留まりを向上させるべく高精度の直接抵抗測定
を実現できるエピタキシャル半導体ウエハの特性測定方
法を提供することである。 【解決手段】上記課題を解決するために、この発明にか
かる特性測定方法は、通常使用されるエピタキシャル成
長層が基板と同じ導電型であり、それらの間に異なる導
電型の層を介在させることによって測定電流のリークを
阻止できる点に着目したものであって、半導体基板上に
エピタキシャル層を形成し、前記半導体基板と前記エピ
タキシャル層との間に前記エピタキシャル層と異なる導
電型の埋込拡散層を形成し、前記埋込拡散層の上方で、
かつ前記エピタキシャル層に通電して前記エピタキシャ
ル層の抵抗測定を行うことを特徴とする。
シャル膜成長の際における製品ウエハの抵抗値管理およ
び製品歩留まりを向上させるべく高精度の直接抵抗測定
を実現できるエピタキシャル半導体ウエハの特性測定方
法を提供することである。 【解決手段】上記課題を解決するために、この発明にか
かる特性測定方法は、通常使用されるエピタキシャル成
長層が基板と同じ導電型であり、それらの間に異なる導
電型の層を介在させることによって測定電流のリークを
阻止できる点に着目したものであって、半導体基板上に
エピタキシャル層を形成し、前記半導体基板と前記エピ
タキシャル層との間に前記エピタキシャル層と異なる導
電型の埋込拡散層を形成し、前記埋込拡散層の上方で、
かつ前記エピタキシャル層に通電して前記エピタキシャ
ル層の抵抗測定を行うことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体ウエハにおけ
るエピタキシャル層の特性、例えば比抵抗やシート抵抗
等を測定するための特性測定方法に関する。
るエピタキシャル層の特性、例えば比抵抗やシート抵抗
等を測定するための特性測定方法に関する。
【０００２】
【従来の技術】半導体デバイスの製造においては製品の
特性管理上、例えば基板ウエハに形成したエピタキシャ
ル成長層膜の不純物濃度を知るために、エピタキシャル
成長層の比抵抗等の抵抗測定が行われている。そして、
この種の測定は一般にＣ−Ｖ法や四探針法が用いられて
いる。さらに実用上の一計測方式として、製造ウエハに
対して直接測定する方法があるが、この場合例えば四探
針法を用いると、被製造対象のＮ型基板ウエハ上に形成
されたＮー型のエピタキシャル層に探針をあてて通電す
るときＮ型基板側に電流リークが発生してしまい、高精
度な計測を行うのが困難であった。
特性管理上、例えば基板ウエハに形成したエピタキシャ
ル成長層膜の不純物濃度を知るために、エピタキシャル
成長層の比抵抗等の抵抗測定が行われている。そして、
この種の測定は一般にＣ−Ｖ法や四探針法が用いられて
いる。さらに実用上の一計測方式として、製造ウエハに
対して直接測定する方法があるが、この場合例えば四探
針法を用いると、被製造対象のＮ型基板ウエハ上に形成
されたＮー型のエピタキシャル層に探針をあてて通電す
るときＮ型基板側に電流リークが発生してしまい、高精
度な計測を行うのが困難であった。
【０００３】
【発明が解決しようとする課題】そこで、特開昭５７ー
１５９０１４号公報等に開示されているように、間接的
な測定を行うためのモニタウエハ方法が用いられてい
る。これは、被製造対象のＮ型基板ウエハとともにＰ型
モニタ基板をエピタキシャル成膜装置のサセプタ内に並
置しておき、Ｎー型のエピタキシャル層をモニタにも製
造ウエハと同一条件で成膜した後、モニタの比抵抗を測
定して製品ウエハの比抵抗として代用している。しかし
ながら、製品ウエハの比抵抗値は直接測定によらないモ
ニタウエハの代用値であるため、抵抗値管理を製品ウエ
ハ毎に精密に行うことができないという問題を生じてい
た。特にバッチ処理のとき製品ウエハ間に微妙なバラツ
キがあるとモニタウエハ方式では各製品ウエハの比抵抗
を把握することができにくくなっていた。また、モニタ
ウエハはサセプタ内で製品用ウエハを置くスペースを占
め製造歩留まりの向上を妨げるという問題もあった。
１５９０１４号公報等に開示されているように、間接的
な測定を行うためのモニタウエハ方法が用いられてい
る。これは、被製造対象のＮ型基板ウエハとともにＰ型
モニタ基板をエピタキシャル成膜装置のサセプタ内に並
置しておき、Ｎー型のエピタキシャル層をモニタにも製
造ウエハと同一条件で成膜した後、モニタの比抵抗を測
定して製品ウエハの比抵抗として代用している。しかし
ながら、製品ウエハの比抵抗値は直接測定によらないモ
ニタウエハの代用値であるため、抵抗値管理を製品ウエ
ハ毎に精密に行うことができないという問題を生じてい
た。特にバッチ処理のとき製品ウエハ間に微妙なバラツ
キがあるとモニタウエハ方式では各製品ウエハの比抵抗
を把握することができにくくなっていた。また、モニタ
ウエハはサセプタ内で製品用ウエハを置くスペースを占
め製造歩留まりの向上を妨げるという問題もあった。
【０００４】本発明にかかる課題は、上記の問題点に鑑
み、製品ウエハの抵抗値管理および製品歩留まりを向上
させるべく高精度の直接抵抗測定を実現できる、エピタ
キシャル半導体ウエハの特性測定方法を提供することで
ある。
み、製品ウエハの抵抗値管理および製品歩留まりを向上
させるべく高精度の直接抵抗測定を実現できる、エピタ
キシャル半導体ウエハの特性測定方法を提供することで
ある。
【０００５】
【課題を解決するための手段】本発明は通常使用される
エピタキシャル成長層が基板と同じ導電型であり、それ
らの間に異なる導電型の層を介在させることによって測
定電流のリークを阻止できる点に着目したものであっ
て、上記課題を解決するために、請求項１にかかる発明
は半導体基板上にエピタキシャル層を形成し、前記半導
体基板と前記エピタキシャル層との間に前記エピタキシ
ャル層と異なる導電型の埋込拡散層を形成し、前記埋込
拡散層の上方で、かつ前記エピタキシャル層に通電して
前記エピタキシャル層の抵抗測定を行うことを特徴とす
る。
エピタキシャル成長層が基板と同じ導電型であり、それ
らの間に異なる導電型の層を介在させることによって測
定電流のリークを阻止できる点に着目したものであっ
て、上記課題を解決するために、請求項１にかかる発明
は半導体基板上にエピタキシャル層を形成し、前記半導
体基板と前記エピタキシャル層との間に前記エピタキシ
ャル層と異なる導電型の埋込拡散層を形成し、前記埋込
拡散層の上方で、かつ前記エピタキシャル層に通電して
前記エピタキシャル層の抵抗測定を行うことを特徴とす
る。
【０００６】本発明の抵抗測定にはＣ−Ｖ法や四探針法
等を適用できる。
等を適用できる。
【０００７】
【発明の効果】本発明によれば、エピタキシャル層と異
なる導電型の埋め込み層を介在させ測定電流の基板側へ
のリークを排除できるため、エピタキシャル層内の通電
による高精度の抵抗測定が直接基板ウエハに対して行う
ことができ、抵抗値管理およびバッチ処理における歩留
まり向上を実現できる。
なる導電型の埋め込み層を介在させ測定電流の基板側へ
のリークを排除できるため、エピタキシャル層内の通電
による高精度の抵抗測定が直接基板ウエハに対して行う
ことができ、抵抗値管理およびバッチ処理における歩留
まり向上を実現できる。
【０００８】
【発明の実施の形態】本発明を四探針法による抵抗測定
の例を図１によって説明する。Ｎ型シリコン半導体の基
板ウエハ１はエピタキシャル成膜装置のサセプタ（図示
せず）内部において表面に形成されたＮ-型エピタキ
シャル層２を備えている。この基板ウエハ１は図示する
部分において抵抗計測のためのエリアを有している。こ
の計測エリアはエピタキシャル層２の形成に先立って形
成された埋め込み層３からなる。埋め込み層３はエピタ
キシャル層２の下部付近の境界に形成されたＰ型の拡散
層である。なお、上記の計測エリアは基板ウエハ１の任
意の箇所に設定され、複数測定ポイントを設ける場合は
数箇所に設定すればよい。
の例を図１によって説明する。Ｎ型シリコン半導体の基
板ウエハ１はエピタキシャル成膜装置のサセプタ（図示
せず）内部において表面に形成されたＮ-型エピタキ
シャル層２を備えている。この基板ウエハ１は図示する
部分において抵抗計測のためのエリアを有している。こ
の計測エリアはエピタキシャル層２の形成に先立って形
成された埋め込み層３からなる。埋め込み層３はエピタ
キシャル層２の下部付近の境界に形成されたＰ型の拡散
層である。なお、上記の計測エリアは基板ウエハ１の任
意の箇所に設定され、複数測定ポイントを設ける場合は
数箇所に設定すればよい。
【０００９】上記埋め込み層３を備えた基板に対する抵
抗測定を四探針法測定装置４を用いて行う。この測定装
置４は一直線上に等間隔（間隔ｔ）に配列された４本の
探針５〜８からなる一般的なものであり、埋め込み層３
の上方で、かつエピタキシャル層２の表面に各探針を当
てて計測する。そして、両端の探針５、８に定電流ｉを
流し、中間の探針６、７間の電圧ｖを測定する。これら
の測定値からエピタキシャル層２の比抵抗ρは計算式ρ
＝２πｔｖ／ｉによって求められる。
抗測定を四探針法測定装置４を用いて行う。この測定装
置４は一直線上に等間隔（間隔ｔ）に配列された４本の
探針５〜８からなる一般的なものであり、埋め込み層３
の上方で、かつエピタキシャル層２の表面に各探針を当
てて計測する。そして、両端の探針５、８に定電流ｉを
流し、中間の探針６、７間の電圧ｖを測定する。これら
の測定値からエピタキシャル層２の比抵抗ρは計算式ρ
＝２πｔｖ／ｉによって求められる。
【００１０】以上の測定例において、予めエピタキシャ
ル層２の下部にその層と異なる導電型の埋め込み層３を
設けておき、その上方のエピタキシャル層２の表面側で
計測するので、測定電流ｉは埋め込み層３によって基板
ウエハ１側への流出を阻止されエピタキシャル層２の表
層を流れるため、エピタキシャル層２自体の比抵抗を高
精度で測定することができ、特にＣ−Ｖ法の適用困難
な、１０16を越えるような高濃度であっても適用するこ
とができる。そして、本実施例の高精度直接方式をモニ
タウエハ方式と比較した場合、モニタウエハの不使用に
より数枚分の製造ウエハをサセプタに追加投入できるこ
とになり歩留まり向上を実現できる。
ル層２の下部にその層と異なる導電型の埋め込み層３を
設けておき、その上方のエピタキシャル層２の表面側で
計測するので、測定電流ｉは埋め込み層３によって基板
ウエハ１側への流出を阻止されエピタキシャル層２の表
層を流れるため、エピタキシャル層２自体の比抵抗を高
精度で測定することができ、特にＣ−Ｖ法の適用困難
な、１０16を越えるような高濃度であっても適用するこ
とができる。そして、本実施例の高精度直接方式をモニ
タウエハ方式と比較した場合、モニタウエハの不使用に
より数枚分の製造ウエハをサセプタに追加投入できるこ
とになり歩留まり向上を実現できる。
【図１】図１は本発明を適用した抵抗測定例を示すウエ
ハ部分断面図である。
ハ部分断面図である。
１ 基板ウエハ ２ エピタキシャル層 ３ 埋め込み層 ４ 四探針法測定装置
Claims (1)
- 【請求項１】 半導体基板上にエピタキシャル層を形成
し、前記半導体基板と前記エピタキシャル層との間に前
記エピタキシャル層と異なる導電型の埋込拡散層を形成
し、前記埋込拡散層の上方で、かつ前記エピタキシャル
層に通電して前記エピタキシャル層の抵抗測定を行うこ
とを特徴とするエピタキシャル半導体ウエハの特性測定
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15452396A JPH104130A (ja) | 1996-06-14 | 1996-06-14 | エピタキシャル半導体ウエハの特性測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15452396A JPH104130A (ja) | 1996-06-14 | 1996-06-14 | エピタキシャル半導体ウエハの特性測定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH104130A true JPH104130A (ja) | 1998-01-06 |
Family
ID=15586127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15452396A Pending JPH104130A (ja) | 1996-06-14 | 1996-06-14 | エピタキシャル半導体ウエハの特性測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH104130A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114999949A (zh) * | 2022-04-08 | 2022-09-02 | 上海新昇半导体科技有限公司 | 电阻率测试的标准片的制备方法、标准片及校准方法 |
-
1996
- 1996-06-14 JP JP15452396A patent/JPH104130A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114999949A (zh) * | 2022-04-08 | 2022-09-02 | 上海新昇半导体科技有限公司 | 电阻率测试的标准片的制备方法、标准片及校准方法 |
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