JPH1041406A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH1041406A
JPH1041406A JP8189268A JP18926896A JPH1041406A JP H1041406 A JPH1041406 A JP H1041406A JP 8189268 A JP8189268 A JP 8189268A JP 18926896 A JP18926896 A JP 18926896A JP H1041406 A JPH1041406 A JP H1041406A
Authority
JP
Japan
Prior art keywords
gate electrode
oxide film
semiconductor device
gate
contact hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8189268A
Other languages
English (en)
Inventor
Kimihiro Ueda
公大 上田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP8189268A priority Critical patent/JPH1041406A/ja
Priority to US08/770,422 priority patent/US5808346A/en
Priority to KR1019970001662A priority patent/KR100229859B1/ko
Publication of JPH1041406A publication Critical patent/JPH1041406A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P10/00—Bonding of wafers, substrates or parts of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6708—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H10D62/378—Contact regions to the substrate regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 ゲート端子とボディ端子との接続により高速
動作を行う半導体装置において、ゲート端子とボディ端
子の接続位置が限定されることを防止して小型化を達成
するとともに、電源電圧の制限による不具合を解消した
半導体装置を提供する。 【解決手段】 Ｐ型のバルクシリコン基板ＰＳの上にＮ
型ウエル層ＮＷが形成され、Ｎ型ウエル層ＮＷ内にはチ
ャネル領域ＰＣが形成されている。チャネル領域ＰＣは
ソース領域ＳＴおよびドレイン領域ＤＴとは逆極性の半
導体層で形成されている。そして、ゲート電極ＧＴの端
部ＥＰ寄りの本体部ＭＰの下部に位置するゲート酸化膜
ＧＯにコンタクトホールＣＨＣが形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にＭＯＳトランジスタのボディ端子電圧の制御を個々
に可能とする半導体装置に関する。
【０００２】
【従来の技術】近年、ＭＯＳトランジスタのボディ端子
をゲート端子に接続することにより、ＭＯＳトランジス
タのオン電流（ドレイン−ソース間電流）を増加させ
て、スイッチング動作の高速化を図る研究がなされ、例
えば、１９９４年のＩＥＤＭ（international electron
devices meeting）論文集のPP809-812（以後文献１と
呼称）、１９９６年のＩＳＳＣＣ（IEEE international
solid-state circuits conference）論文集のPP84-85
（以後文献２と呼称）および同論文集のPP88-89（以後
文献３と呼称）に研究発表がなされている。
【０００３】以下、図５３〜図５６を用いて、ボディ端
子をゲート端子に接続することによるＭＯＳトランジス
タの動作を説明する。図５３はＮＭＯＳトランジスタを
示す図であり、符号ＧＴはゲート端子を、符号ＳＴはソ
ース端子を、符号ＤＴはドレイン端子を、符号ＢＴはボ
ディ端子を示す。なお、ボディ端子ＢＴはバックゲート
端子と呼称される場合もある。
【０００４】従来の半導体集積回路においては、ＮＭＯ
Ｓトランジスタのボディ端子ＢＴはソース端子ＳＴに接
続して使用し、ゲート−ソース端子間にしきい値電圧
（Ｖth）以上の電圧を与えればＮＭＯＳトランジスタが
オンしてドレイン−ソース端子間にオン電流が流れる。
【０００５】図５４にＮＭＯＳトランジスタの動作特性
を示す。図５４において横軸にドレイン−ソース端子間
電圧（Ｖds）を、縦軸にドレイン−ソース端子間電流
（Ｉds）を示す。図５４において、破線で示す特性ＢＬ
１およびＢＬ２は、ＮＭＯＳトランジスタのゲート−ソ
ース端子間にしきい値電圧（Ｖth）以上の電圧を与えた
場合の、ドレイン−ソース端子間電流特性を示し、特性
ＢＬ２はゲート−ソース端子間電圧（Ｖgs）が特性ＢＬ
１よりも高い場合の特性である。
【０００６】また実線で示す特性ＳＬ１およびＳＬ２
は、ゲート端子とボディ端子を接続した場合のドレイン
−ソース端子間電流特性を示し、特性ＳＬ２はゲート−
ソース端子間電圧（Ｖgs）が特性ＳＬ１よりも高い場合
の特性である。
【０００７】図５４から判るように、ゲート−ソース端
子間電圧（Ｖgs）が高いほど、流れる電流が大きくな
り、また、ゲート端子とボディ端子を接続した場合に
は、ボディ端子をソース端子に接続した場合に比べて流
れる電流が大きくなっている。
【０００８】この現象は、下記の数式（１）によって示
される。
【０００９】
【数１】
【００１０】すなわち、ゲート−ソース端子間電圧（Ｖ
gs）が高くなるか、しきい値電圧（Ｖth）が小さくなる
ことによってドレイン−ソース端子間電流（Ｉds）が大
きくなる。そして、ＮＭＯＳトランジスタの場合、しき
い値電圧（Ｖth）は、ボディ端子電圧（バックゲート電
圧）が接地電位（ＧＮＤ）であるときを基準とすると、
ボディ端子電圧が接地電位以上となるとしきい値電圧が
低下し、すなわちバックゲートバイアス効果が小さくな
り、ボディ端子電圧が接地電位以下となるとしきい値電
圧が増加する。
【００１１】従って、ゲート端子とボディ端子を接続す
ると、ゲート端子に所定の電圧が与えられてＮＭＯＳト
ランジスタがオン状態になった場合に、ボディ端子電圧
がゲート端子電圧と同じ、すなわち接地電位以上にな
り、しきい値電圧が低下してドレイン−ソース端子間電
流が増加することになる。
【００１２】逆に、ＰＭＯＳトランジスタの場合には、
ボディ端子電圧がソース端子電圧より低くなるほど、バ
ックゲートバイアス効果が小さくなるので、しきい値電
圧は低下する。
【００１３】ＭＯＳトランジスタで構成される半導体集
積回路は、その負荷容量を充放電することにより論理動
作する。従って、ゲート端子とボディ端子とを接続した
ＭＯＳトランジスタにおいてはドレイン−ソース端子間
電流を大きくすることができるので、高速動作が可能と
なる。
【００１４】ここで問題となるのはゲート端子とボディ
端子とを接続するための構造である。図５５および図５
６に、先に説明した文献１に示される、ゲート端子とボ
ディ端子との接続構造を示す。
【００１５】図５５は、半導体装置の部分断面図であ
り、Ｐ+シリコン領域ＰＲの上部にはポリシリコンゲー
トＰＧが設けられており、そのポリシリコンゲートＰＧ
を貫通するようにアルミニウム層ＡＬが設けられ、ポリ
シリコンゲートＰＧとＰ+シリコン領域ＰＲを電気的に
短絡している。
【００１６】図５６は、図５５に示す構成を矢視方向か
ら見た場合の平面図であり、この図においてはアルミニ
ウム層ＡＬを省略している。図５６において、ドレイン
／ソース領域となるＮ+シリコン領域ＮＲに挟まれてポ
リシリコンゲートＰＧが配置され、Ｎ+シリコン領域Ｎ
Ｒの外側のポリシリコンゲートＰＧの端部においてＰ+
シリコン領域ＰＲが露出している。この部分が図５５に
示した構成に相当する領域である。
【００１７】
【発明が解決しようとする課題】以上説明したように、
従来のＭＯＳトランジスタにおけるゲート端子とボディ
端子の接続構造は、ゲートを導体層（アルミニウム層Ａ
Ｌ）によって貫通することで、ゲートとゲート直下の半
導体基板との接続を行っていた。
【００１８】このような構成においては、導体層（アル
ミニウム層ＡＬ）が、ゲート上層の絶縁層およびゲート
下層の絶縁層を貫通させるように形成しなければなら
ず、場所的な制約や製造上の困難が予想される。
【００１９】また、ゲート端子とボディ端子を接続した
構成においては、ボディ領域を形成する半導体層（図５
５、図５６においては図示されないＰ形シリコン層）と
ソース領域を形成する半導体層（Ｎ+シリコン領域Ｎ
Ｒ）で構成されるダイオードのビルトイン電圧（約０．
８Ｖ）以下の電源電圧を使用しなければならない。これ
は、ビルトイン電圧以上の電源電圧を使用した場合に
は、ＭＯＳトランジスタのドレイン領域を形成する半導
体層（Ｎ+シリコン領域ＮＲ）、ソース領域を形成する
半導体層（Ｎ+シリコン領域ＮＲ）、ボディ領域を形成
する半導体層で構成される寄生バイポーラトランジスタ
がオンして飽和領域で動作し、結果的に回路動作が遅く
なるからである。
【００２０】現状の半導体装置では電源電圧として５
Ｖ、あるいは３．３Ｖが使用されており、将来的には１
Ｖの電源電圧が使用される可能性があるが、それに先だ
って２．５Ｖ、あるいは１．５Ｖの電源電圧が実用化さ
れることになる。
【００２１】このような状況にあって、０．８Ｖ以下の
電源電圧しか使用できないというのであれば、５Ｖ、あ
るいは３．３Ｖの電源電圧を使用する他の半導体装置と
の並存が困難になるという問題があった。
【００２２】本発明は上記のような問題点を解消するた
めになされたもので、ゲート端子とボディ端子との接続
により高速動作を行う半導体装置において、ゲート端子
とボディ端子の接続位置が限定されずに小型化を達成で
きるとともに、電源電圧の制限による不具合を解消した
半導体装置を提供する。
【００２３】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、ＭＯＳ構造を有する半導体装置であ
って、チャネル領域となる半導体層と、前記半導体層上
に形成され、ゲート酸化膜となる第１の酸化膜と、前記
第１の酸化膜上に、少なくとも一部が接するように形成
されたゲート電極と、前記ゲート電極と前記半導体層と
の間に形成され、前記ゲート電極と前記半導体層とを電
気的に接続する第１の接続手段とを備え、前記第１の接
続手段は、前記ゲート電極と前記半導体層とを直結する
ように形成された第１のコンタクトホールと、前記第１
のコンタクトホール内に充填された第１の導体層とを有
している。
【００２４】本発明に係る請求項２記載の半導体装置
は、前記第１のコンタクトホールが、前記ゲート電極と
前記半導体層との間の前記第１の酸化膜を貫通するよう
に形成されている。
【００２５】本発明に係る請求項３記載の半導体装置
は、前記半導体層上に前記第１の酸化膜に隣接して形成
され、前記第１の酸化膜よりも厚い第２の酸化膜をさら
に備え、前記ゲート電極は、その大部分が前記第１の酸
化膜上に接し、残る部分が前記第２の酸化膜上に接する
ように形成され、前記第１のコンタクトホールは、前記
ゲート電極と前記半導体層との間の前記第２の酸化膜を
貫通するように形成されている。
【００２６】本発明に係る請求項４記載の半導体装置
は、ＭＯＳ構造を有する半導体装置であって、チャネル
領域となる第１の半導体層と、前記第１の半導体層に隣
接して形成され、前記第１の半導体層と同一導電型で比
較的高濃度の第２の半導体層と、少なくとも前記第１の
半導体層上に形成され、ゲート酸化膜となる第１の酸化
膜と、前記第１の酸化膜上に、少なくとも一部が接する
ように形成されたゲート電極と、前記ゲート電極と前記
第２の半導体層との間に形成され、前記ゲート電極と前
記第２の半導体層とを電気的に接続する第１の接続手段
とを備え、前記第１の接続手段は、前記ゲート電極と前
記第２の半導体層とを直結するように形成された第１の
コンタクトホールと、前記第１のコンタクトホール内に
充填された第１の導体層とを有している。
【００２７】本発明に係る請求項５記載の半導体装置
は、前記第１の酸化膜が、前記第１の半導体層上から前
記第２の半導体層上にかけて形成され、前記第１のコン
タクトホールは、前記ゲート電極と前記第２の半導体層
との間の前記第１の酸化膜を貫通するように形成されて
いる。
【００２８】本発明に係る請求項６記載の半導体装置
は、前記第２の半導体層上に前記第１の酸化膜に隣接し
て形成され、前記第１の酸化膜よりも厚い第２の酸化膜
をさらに備え、前記ゲート電極は、その大部分が前記第
１の酸化膜上に接し、残る部分が前記第２の酸化膜上に
接するように形成され、前記第１のコンタクトホール
は、前記ゲート電極と前記第２の半導体層との間の前記
第２の酸化膜を貫通するように形成されている。
【００２９】本発明に係る請求項７記載の半導体装置
は、前記第１の導体層が、前記ゲート電極と同一の材質
で形成されている。
【００３０】本発明に係る請求項８記載の半導体装置
は、前記第１の導体層が、前記ゲート電極とは異なる材
質で形成されている。
【００３１】本発明に係る請求項９記載の半導体装置
は、前記ゲート電極を覆うように形成された絶縁層と、
前記絶縁層上に形成された配線層と、前記配線層と前記
ゲート電極との間に形成され、前記配線層と前記ゲート
電極とを電気的に接続する第２の接続手段とをさらに備
え、前記第２の接続手段は、前記配線層と前記ゲート電
極とを直結するように形成された第２のコンタクトホー
ルと、前記第２のコンタクトホール内に充填された第２
の導体層とを有し、前記ゲート電極は、前記第１のコン
タクトホールとの係合部が、他の部分よりも幅広く形成
され、前記第２のコンタクトホールは、前記配線層の表
面から、前記ゲート電極の前記係合部の前記第１のコン
タクトホールが係合する面とは反対側の面にかけて、前
記絶縁層を貫通するように形成されている。
【００３２】本発明に係る請求項１０記載の半導体装置
は、前記ＭＯＳ構造を有する半導体装置がゲートアレイ
型半導体装置を構成し、前記ゲートアレイ型半導体装置
は、第１導電型のＭＯＳトランジスタが複数並べて形成
され、前記複数の第１導電型のＭＯＳトランジスタのゲ
ート電極が一列に平行配列された第１の配列体と、第２
導電型のＭＯＳトランジスタが複数並べて形成され、前
記複数の第２導電型のＭＯＳトランジスタのゲート電極
が一列に平行配列された第２の配列体と、隣接配置され
た前記第１の配列体と前記第２の配列体との間に設けら
れ、両者を電気的に分離する分離層とを有し、前記第１
の接続手段は、前記第１導電型のＭＯＳトランジスタの
ゲート電極、および前記第２導電型のＭＯＳトランジス
タのゲート電極の全てについて設けられている。
【００３３】本発明に係る請求項１１記載の半導体装置
は、前記ＭＯＳ構造を有する半導体装置がゲートアレイ
型半導体装置を構成し、前記ゲートアレイ型半導体装置
は、第１導電型のＭＯＳトランジスタが複数並べて形成
され、前記複数の第１導電型のＭＯＳトランジスタのゲ
ート電極が一列に平行配列された第１の配列体と、第２
導電型のＭＯＳトランジスタが複数並べて形成され、前
記複数の第２導電型のＭＯＳトランジスタのゲート電極
が一列に平行配列された第２の配列体と、隣接配置され
た前記第１の配列体と前記第２の配列体との間に設けら
れ、両者を電気的に分離する第１の分離層と、隣接する
前記第１導電型のＭＯＳトランジスタ間、および隣接す
る前記第２導電型のＭＯＳトランジスタ間を分離する第
２の分離層とを有し、前記第１の接続手段は、前記第１
導電型のＭＯＳトランジスタのゲート電極、および前記
第２導電型のＭＯＳトランジスタのゲート電極の全てに
ついて設けられている。
【００３４】本発明に係る請求項１２記載の半導体装置
は、前記ＭＯＳ構造を有する半導体装置が、外部から与
えられるデータの処理を行うデータ処理手段と、該デー
タ処理手段と前記外部から与えられるデータの入力、お
よび前記データ処理手段で処理された処理済みデータの
出力を行う入出力手段との間に電気的に介挿されたデー
タ授受手段とを構成し、前記データ処理手段および前記
データ授受手段は、前記第１の接続手段を設けることに
よって生じる寄生ダイオードのビルトイン電圧より低い
第１の電圧を動作電源電圧として使用し、前記入出力手
段は、前記寄生ダイオードのビルトイン電圧以上の第２
の電圧を動作電源電圧として使用する。
【００３５】本発明に係る請求項１３記載の半導体装置
は、前記ＭＯＳ構造を有する半導体装置は、容量素子を
充放電することで、データの書き込み、および読み出し
を行う半導体記憶装置の入出力ゲートを構成する。
【００３６】
【発明の実施の形態】
＜Ａ．序論＞まず発明者等は、ゲート端子とボディ端子
を接続するための構成として、ボディ端子をソース端子
に接続する一般的なＭＯＳトランジスタの構成から以下
に説明するような構成に想到した。
【００３７】図１はゲート端子とボディ端子を接続した
ＰＭＯＳトランジスタ９０のレイアウトを示す平面図で
ある。図１はゲート電極とその周辺の構成を示す図であ
り、細長形状のゲート電極ＧＴの一方の端部上部からボ
ディ端子領域ＢＴの上部に渡ってメタル配線ＭＷが配置
されている。ここで、酸化膜ＬＯはゲート電極ＧＴを覆
うように形成されているので、本来ゲート電極ＧＴは見
えないが、明確化のためゲート電極ＧＴを実線で示して
いる。
【００３８】メタル配線ＭＷとボディ端子ＢＴとはコン
タクトホールＣＨＡによって接続され、メタル配線ＭＷ
とゲート電極ＧＴとはコンタクトホールＣＨＢによって
接続される構成となっている。
【００３９】また、ゲート電極ＧＴの中央部の短手方向
の両側にはドレイン領域ＤＴおよびソース領域ＳＴが設
けられている。なお、ゲート電極ＧＴの直下はチャネル
領域となっている。
【００４０】図２に、図１に示すＰＭＯＳトランジスタ
９０を、バルクシリコン基板を用いて作成した場合のＹ
−Ｙ′線での断面構成を示す。図２において、Ｐ型のバ
ルクシリコン基板ＰＳの上にＮ型ウエル層ＮＷが形成さ
れ、Ｎ型ウエル層ＮＷ内にはチャネル領域ＰＣが形成さ
れている。チャネル領域ＰＣはソース領域ＳＴおよびド
レイン領域ＤＴとは逆極性（ここではＮ型）の半導体層
で形成され、図１に示すようにチャネル領域ＰＣを挟ん
でソース領域ＳＴおよびドレイン領域ＤＴが形成されて
いる。
【００４１】チャネル領域ＰＣの上部にはゲート酸化膜
ＧＯを間に挟んでゲート電極ＧＴが形成されている。そ
して、ゲート電極ＧＴおよびその他の構成を覆うように
酸化膜ＬＯが形成されている。
【００４２】チャネル領域ＰＣは、その長手方向両端外
側に形成された酸化膜ＳＯによって他の半導体層から分
離され、ゲート電極ＧＴの長手方向両端部は酸化膜ＳＯ
の上部にまで延在するように形成されている。そして、
ゲート電極ＧＴの長手方向の一方の端部は酸化膜ＬＯを
貫通するコンタクトホールＣＨＢを介して、酸化膜ＬＯ
上に形成されたメタル配線ＭＷに接続されている。
【００４３】また、メタル配線ＭＷは酸化膜ＬＯを貫通
するコンタクトホールＣＨＡを介して、Ｎ型ウエル層Ｎ
Ｗ内に形成されたＮ+型（Ｎ型不純物濃度が高い）のボ
ディ端子領域ＢＴに接続されている。従って、ゲート電
極ＧＴがボディ端子領域ＢＴを介してＮ型ウエル層ＮＷ
（ボディ）に接続され、ボディ端子領域ＢＴはＮ型ウエ
ル層ＮＷを介してＮ型のチャネル領域ＰＣと接続される
ことになる。
【００４４】なお、ボディ端子領域ＢＴをＮ+型とする
のは、不純物濃度を高くすることによって、メタル配線
ＭＷとＮ型ウエル層ＮＷとの接続によって生じるコンタ
クト抵抗を小さくするためである。
【００４５】図３に、図１に示すＰＭＯＳトランジスタ
９０を、ＳＯＩ（Silicon On Insulator）シリコン基板
を用いて作成した場合のＹ−Ｙ′線での断面構成を示
す。図３において、Ｐ型のバルクシリコン基板ＰＳ内に
埋込酸化膜ＢＯが形成されている。このように、ＳＯＩ
シリコン基板とはバルクシリコン基板上に酸化膜が形成
されたものであり、ここでは、バルクシリコン基板ＰＳ
内に埋込みにより埋込酸化膜ＢＯが形成された構成とな
っている。なお、図２を用いて説明したバルクシリコン
基板を用いた場合と同一の構成については同一の符号を
付し、重複する説明は省略する。
【００４６】ＳＯＩシリコン基板を用いてＭＯＳトラン
ジスタを作成した場合には、埋込酸化膜上の半導体層内
にトランジスタ構造が形成されるため、ソース領域およ
びドレイン領域の容量が小さくなり、高速に動作するト
ランジスタを得ることができる。
【００４７】図３においても図２と同様に、ゲート電極
ＧＴの長手方向の一方の端部が酸化膜ＬＯを貫通するコ
ンタクトホールＣＨＢを介して、酸化膜ＬＯ上に形成さ
れたメタル配線ＭＷに接続され、メタル配線ＭＷは酸化
膜ＬＯを貫通するコンタクトホールＣＨＡを介して、Ｎ
型ウエル層ＮＷ内に形成されたＮ+型のボディ端子領域
ＢＴに接続されている。
【００４８】そして、ボディ端子領域ＢＴは、チャネル
領域ＰＣとボディ端子領域ＢＴとの間に形成されたＮ型
半導体領域ＮＲを介してチャネル領域ＰＣと接続されて
いる。
【００４９】なお、Ｎ型半導体領域ＮＲを形成するに
は、チャネル領域ＰＣとボディ端子領域ＢＴとの間に形
成された酸化膜ＳＯが埋込酸化膜ＢＯに到達しないよう
にしなければならない。
【００５０】このように、図１に示すＰＭＯＳトランジ
スタ９０は、バルクシリコン基板を使用した構成および
ＳＯＩシリコン基板を使用した構成に対応できる。
【００５１】次に、ゲート端子とボディ端子を接続した
ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを使
用した回路構成の一例として、図４に２入力ＮＯＲゲー
トを示す。
【００５２】図４において、電源電位ＶDD（第１の電
位）と接地電位ＧＮＤ（第３の電位）との間に、ＰＭＯ
ＳトランジスタＭＰ１、ＭＰ２およびＮＭＯＳトランジ
スタＭＮ１が順に直列に接続され、ＮＭＯＳトランジス
タＭＮ１のドレイン電極とソース電極の間に、並列にＮ
ＭＯＳトランジスタＭＮ２が接続されている。
【００５３】ＰＭＯＳトランジスタＭＰ１およびＮＭＯ
ＳトランジスタＭＮ２のゲート電極は第１入力端子ＩＮ
１に接続され、ＰＭＯＳトランジスタＭＰ１およびＮＭ
ＯＳトランジスタＭＮ１のゲート電極は第２入力端子Ｉ
Ｎ２に接続されている。また、ＮＭＯＳトランジスタＭ
Ｎ１およびＭＮ２のドレイン電極は出力端子ＯＵＴ１に
接続されている。
【００５４】ここで、図４に示す２入力ＮＯＲゲート
の、ＰＭＯＳトランジスタＭＰ１およびＭＰ２のレイア
ウトを図５に示す。図５において２つの細長形状のゲー
ト電極ＧＴが並列に配置されている。図に向かって右側
がＰＭＯＳトランジスタＭＰ１のゲート電極であり、左
側がＰＭＯＳトランジスタＭＰ２のゲート電極である。
【００５５】そして、２つのゲート電極ＧＴのそれぞれ
の一方の端部上部からボディ端子領域ＢＴの上部に渡っ
てメタル配線ＭＷが配置されている。ここで、酸化膜Ｌ
Ｏは２つのゲート電極ＧＴを覆うように形成されている
ので、本来ゲート電極ＧＴは見えないが、明確化のため
２つのゲート電極ＧＴを実線で示している。
【００５６】メタル配線ＭＷとボディ端子ＢＴとはコン
タクトホールＣＨＡによって接続され、メタル配線ＭＷ
とゲート電極ＧＴとはコンタクトホールＣＨＢによって
接続される構成となっている。
【００５７】また、２つのゲート電極ＧＴの中央部の短
手方向の両側にはドレイン領域ＤＴおよびソース領域Ｓ
Ｔが設けられている。そして、ＰＭＯＳトランジスタＭ
Ｐ２のソース領域ＳＴの上部からＰＭＯＳトランジスタ
ＭＰ１のドレイン領域ＤＴの上部に渡って、メタル配線
ＭＷが配置されている。なお、メタル配線ＭＷとドレイ
ン領域ＤＴおよびソース領域ＳＴとはコンタクトホール
ＣＨＡによって接続されている。
【００５８】なお、ＰＭＯＳトランジスタＭＰ２のドレ
イン領域ＤＴにはコンタクトホールＣＨＡを介してメタ
ル配線ＭＷが接続され、当該メタル配線ＭＷは出力端子
ＯＵＴ１に接続されている。そして、ＰＭＯＳトランジ
スタＭＰ１のソース領域ＳＴにはコンタクトホールＣＨ
Ａを介してメタル配線ＭＷが接続され、当該メタル配線
ＭＷは電源電位ＶDDに接続されている。
【００５９】図６に、図５に示すＰＭＯＳトランジスタ
ＭＰ１およびＭＰ２をバルクシリコン基板を用いて作成
した場合のＸ−Ｘ′線での断面構成を示す。図６におい
て、Ｐ型のバルクシリコン基板ＰＳの上に、ＰＭＯＳト
ランジスタＭＰ１およびＭＰ２の構成に対応して２つの
Ｎ型ウエル層ＮＷが形成されている。なお、２つのＮ型
ウエル層ＮＷの間には、それぞれのボディ領域を分離す
るために、Ｐ型ウエル領域ＰＷが形成されている。
【００６０】２つのＮ型ウエル層ＮＷ内には、Ｎ型のチ
ャネル領域ＰＣと、当該チャネル領域ＰＣを挟むように
Ｐ+型のドレイン領域ＤＴおよびソース領域ＳＴが形成
されている。そして、チャネル領域ＰＣの上部にはゲー
ト酸化膜ＧＯを間に挟んでゲート電極ＧＴが形成されて
いる。そして、ゲート電極ＧＴおよびその他の構成を覆
うように酸化膜ＬＯが形成されている。
【００６１】そして、ＰＭＯＳトランジスタＭＰ１とＰ
ＭＯＳトランジスタＭＰ２とは、酸化膜ＳＯとＰ型ウエ
ル領域ＰＷとによって互いに電気的に分離されている。
【００６２】また、ＰＭＯＳトランジスタＭＰ１のドレ
イン領域ＤＴと、ＰＭＯＳトランジスタＭＰ２のソース
領域ＳＴは、酸化膜ＬＯを貫通するコンタクトホールＣ
ＨＡを介して、酸化膜ＬＯ上に形成されたメタル配線Ｍ
Ｗにそれぞれ接続されている。
【００６３】図７に、図５に示すＰＭＯＳトランジスタ
ＭＰ１およびＭＰ２をＳＯＩシリコン基板を用いて作成
した場合のＸ−Ｘ′線での断面構成を示す。図７におい
て、Ｐ型のバルクシリコン基板ＰＳ内に埋込酸化膜ＢＯ
が形成されている。なお、図６を用いて説明したバルク
シリコン基板を用いた場合と同一の構成については同一
の符号を付し、重複する説明は省略する。
【００６４】図７においても図６と同様に、ＰＭＯＳト
ランジスタＭＰ１のドレイン領域ＤＴと、ＰＭＯＳトラ
ンジスタＭＰ２のソース領域ＳＴは、酸化膜ＬＯを貫通
するコンタクトホールＣＨＡを介して、酸化膜ＬＯ上に
形成されたメタル配線ＭＷにそれぞれ接続されている。
【００６５】そして、ＰＭＯＳトランジスタＭＰ１とＭ
Ｐ２との間には、埋込酸化膜ＢＯに達する酸化膜ＳＯが
形成され、ＰＭＯＳトランジスタＭＰ１とＭＰ２とは、
酸化膜ＳＯと埋込酸化膜ＢＯとによって電気的に分離さ
れている。
【００６６】以上説明したように、ゲート端子とボディ
端子を接続するための構成の一例を示すＰＭＯＳトラン
ジスタ９０においては、ソース領域およびドレイン領域
の外部に、両者とは別個に設けられた半導体層（図２に
おいてはＮ+型のボディ端子領域ＢＴ）に、コンタクト
ホールを介してメタル配線を接続し、当該メタル配線と
ゲート電極とをコンタクトホールを介して接続する構成
としていた。
【００６７】従って、ソース領域およびドレイン領域の
外部に別個に半導体層を設ける必要があり、トランジス
タの形成領域が大きくなるという問題を有していた。
【００６８】また、直列接続された２つのＭＯＳトラン
ジスタ間を酸化膜によって分離し、両者のソース領域と
ドレイン領域とはメタル配線で接続する構成では、両Ｍ
ＯＳトランジスタを近接配置するための制限が大きく、
装置全体を小型化できないという問題を有していた。
【００６９】そこで、これらの問題点を解消するととも
に、図５５および図５６を用いて説明した従来の半導体
装置の問題点も解消する構成を、以下、実施の形態１〜
１０として説明する。
【００７０】＜Ｂ．実施の形態１＞ ＜Ｂ−１．装置構成＞図８に本発明に係る半導体装置の
実施の形態１として、ゲート端子とボディ端子を接続し
たＰＭＯＳトランジスタ１００のレイアウトを示す。図
８において、ゲート電極ＧＴは、チャネル領域の上部に
位置する本体部ＭＰと、本体部ＭＰの両端に形成された
端部ＥＰとを有して細長形状となっている。
【００７１】図８において、ゲート電極ＧＴの本体部Ｍ
Ｐの一方端は端部ＥＰと同じ程度の幅を有し、そこに
は、コンタクトホールＣＨＣが設けられている。ここ
で、酸化膜ＬＯはゲート電極ＧＴを覆うように形成され
ているので、本来ゲート電極ＧＴは見えないが、明確化
のためゲート電極ＧＴを実線で示している。また、コン
タクトホールＣＨＣもゲート電極ＧＴに覆われて見えな
いが、明確化のため実線で示している。
【００７２】ゲート電極ＧＴの本体部ＭＰの短手方向両
側にはドレイン領域ＤＴおよびソース領域ＳＴが設けら
れている。なお、ゲート電極ＧＴの直下はチャネル領域
となっている。
【００７３】図９に、図８に示すＰＭＯＳトランジスタ
１００を、バルクシリコン基板を用いて作成した場合の
Ｙ−Ｙ′線での断面構成を示す。図９において、Ｐ型の
バルクシリコン基板ＰＳの上にＮ型ウエル層ＮＷが形成
され、Ｎ型ウエル層ＮＷ内にはチャネル領域ＰＣが形成
されている。チャネル領域ＰＣはソース領域ＳＴおよび
ドレイン領域ＤＴとは逆極性（ここではＮ型）の半導体
層で形成されている。なお、図８に示すようにチャネル
領域ＰＣを挟んでソース領域ＳＴおよびドレイン領域Ｄ
Ｔが形成されている。
【００７４】チャネル領域ＰＣの上部にはゲート酸化膜
ＧＯを間に挟んでゲート電極ＧＴが形成されている。そ
して、ゲート電極ＧＴおよびその他の構成を覆うように
酸化膜ＬＯが形成されている。
【００７５】チャネル領域ＰＣは、その長手方向両端に
形成された酸化膜ＳＯによって他の半導体層から分離さ
れ、ゲート電極ＧＴの端部ＥＰは酸化膜ＳＯの上部にま
で延在するように形成されている。そして、ゲート電極
ＧＴの端部ＥＰ寄りの本体部ＭＰの下部に位置するゲー
ト酸化膜ＧＯにコンタクトホールＣＨＣが形成されてい
る。従って、ゲート電極ＧＴとチャネル領域ＰＣ（すな
わちボディ領域）とがコンタクトホールＣＨＣを介して
電気的に接続されることになる。
【００７６】なお、コンタクトホールＣＨＣ内には導体
層が充填されていることは言うまでもなく、「コンタク
トホールを介して電気的に接続される」という表現は、
「コンタクトホール内に充填された導体層によって電気
的に接続される」ということを意味している。
【００７７】図１０に、図８に示すＰＭＯＳトランジス
タ１００を、ＳＯＩシリコン基板を用いて作成した場合
のＹ−Ｙ′線での断面構成を示す。図１０において、Ｐ
型のバルクシリコン基板ＰＳ内に埋込酸化膜ＢＯが形成
されている。なお、図９を用いて説明したバルクシリコ
ン基板を用いた場合と同一の構成については同一の符号
を付し、重複する説明は省略する。
【００７８】図１０においても図９と同様に、ゲート電
極ＧＴの端部ＥＰ寄りの本体部ＭＰの下部に位置するゲ
ート酸化膜ＧＯにコンタクトホールＣＨＣが形成されて
いる。従って、ゲート電極ＧＴとチャネル領域ＰＣ（す
なわちボディ領域）とがコンタクトホールＣＨＣを介し
て電気的に接続されることになる。
【００７９】＜Ｂ−２．特徴的作用効果＞以上説明した
ようにＰＭＯＳトランジスタ１００は、ゲート酸化膜Ｇ
Ｏを貫通するコンタクトホールＣＨＣによって、ゲート
電極ＧＴとチャネル領域ＰＣ（すなわちボディ領域）と
を電気的に接続するので、図１〜図３を用いて説明した
ＰＭＯＳトランジスタ９０のように、ソース領域および
ドレイン領域の外部に両者とは別個にボディ端子領域Ｂ
Ｔとなるような半導体層を設ける必要が無く、トランジ
スタの形成領域を小さくすることができる。
【００８０】また、コンタクトホールＣＨＣはゲート酸
化膜ＧＯのみを貫通するように設けられるので、その深
さは浅く、製造が容易である。
【００８１】＜Ｃ．実施の形態２＞ ＜Ｃ−１．装置構成＞図１１および図１２に本発明に係
る半導体装置の実施の形態２として、ゲート端子とボデ
ィ端子を接続したＰＭＯＳトランジスタ２００の断面構
成を示す。なお、平面構成を示すレイアウト図は、図８
を用いて説明したＰＭＯＳトランジスタ１００のレイア
ウト図と同様であるので省略する。なお、図１１および
図１２に示す断面は図８に示すＹ−Ｙ′線での断面であ
る。
【００８２】図１１は、ＰＭＯＳトランジスタ２００を
バルクシリコン基板を用いて作成した場合の構成であ
り、Ｐ型のバルクシリコン基板ＰＳの上にＮ型ウエル層
ＮＷが形成され、Ｎ型ウエル層ＮＷ内にはＮ型のチャネ
ル領域ＰＣおよびＮ+型半導体領域ＮＰが互いに近接し
て形成されている。
【００８３】チャネル領域ＰＣおよびＮ+型半導体領域
ＮＰの上部にはゲート酸化膜ＧＯを間に挟んでゲート電
極ＧＴが形成されている。そして、ゲート電極ＧＴおよ
びその他の構成を覆うように酸化膜ＬＯが形成されてい
る。
【００８４】チャネル領域ＰＣおよびＮ+型半導体領域
ＮＰは、その長手方向外側に形成された酸化膜ＳＯによ
って他の半導体層から分離され、ゲート電極ＧＴの端部
ＥＰは酸化膜ＳＯの上部にまで延在するように形成され
ている。そして、Ｎ+型半導体領域ＮＰの上部に位置す
るゲート酸化膜ＧＯにコンタクトホールＣＨＣが形成さ
れている。従って、ゲート電極ＧＴとＮ+型半導体領域
ＮＰ（すなわちボディ領域）とがコンタクトホールＣＨ
Ｃを介して電気的に接続されることになる。
【００８５】次に、ＰＭＯＳトランジスタ２００を、Ｓ
ＯＩシリコン基板を用いて作成した場合の断面構成を図
１２に示す。図１２において、Ｐ型のバルクシリコン基
板ＰＳ内に埋込酸化膜ＢＯが形成されている。なお、図
１１を用いて説明したバルクシリコン基板を用いた場合
と同一の構成については同一の符号を付し、重複する説
明は省略する。
【００８６】図１２においても図１１と同様に、Ｎ+型
半導体領域の上部に位置するゲート酸化膜ＧＯにコンタ
クトホールＣＨＣが形成されている。従って、ゲート電
極ＧＴとＮ+型半導体領域（すなわちボディ領域）とが
コンタクトホールＣＨＣを介して電気的に接続されるこ
とになる。
【００８７】＜Ｃ−２．特徴的作用効果＞以上説明した
ようにＰＭＯＳトランジスタ２００は、ゲート酸化膜Ｇ
Ｏを貫通するコンタクトホールＣＨＣによって、ゲート
電極ＧＴとＮ+型半導体領域（すなわちボディ領域）Ｎ
Ｐとを電気的に接続するので、図１〜図３を用いて説明
したＰＭＯＳトランジスタ９０のように、ソース領域お
よびドレイン領域の外部に両者とは別個にボディ端子領
域ＢＴとなるような半導体層を設ける必要が無く、トラ
ンジスタの形成領域を小さくすることができる。
【００８８】また、コンタクトホールＣＨＣをＮ+型半
導体領域ＮＰに接続するので、コンタクトホールＣＨＣ
内の導体との接続によって生じるコンタクト抵抗を小さ
くでき、トランジスタのスイッチング速度を向上させる
ことができる。
【００８９】＜Ｄ．実施の形態３＞ ＜Ｄ−１．装置構成＞図１３に本発明に係る半導体装置
の実施の形態３として、ゲート端子とボディ端子を接続
したＰＭＯＳトランジスタ３００のレイアウトを示す。
図１３において、細長形状のゲート電極ＧＴは、チャネ
ル領域の上部に位置する本体部ＭＰと、本体部ＭＰの両
端に、コンタクトホールを設けるため幅広く形成された
端部ＥＰとを有した構成となっている。そして、端部Ｅ
Ｐの一方にはコンタクトホールＣＨＣが設けられてい
る。
【００９０】また、ゲート電極ＧＴの本体部ＭＰの短手
方向両側にはドレイン領域ＤＴおよびソース領域ＳＴが
設けられている。なお、ゲート電極ＧＴの直下はチャネ
ル領域となっている。
【００９１】ここで、酸化膜ＬＯはゲート電極ＧＴを覆
うように形成されているので、本来ゲート電極ＧＴは見
えないが、明確化のためゲート電極ＧＴを実線で示して
いる。また、コンタクトホールＣＨＣもゲート電極ＧＴ
に覆われて見えないが、明確化のため実線で示してい
る。
【００９２】図１４に、図１３に示すＰＭＯＳトランジ
スタ３００を、バルクシリコン基板を用いて作成した場
合のＹ−Ｙ′線での断面構成を示す。図１４において、
Ｐ型のバルクシリコン基板ＰＳの上にＮ型ウエル層ＮＷ
が形成され、Ｎ型ウエル層ＮＷ内にはチャネル領域ＰＣ
が形成されている。チャネル領域ＰＣはソース領域ＳＴ
およびドレイン領域ＤＴとは逆極性（ここではＮ型）の
半導体層で形成されている。なお、図１３に示すように
チャネル領域ＰＣを挟んでソース領域ＳＴおよびドレイ
ン領域ＤＴが形成されている。
【００９３】チャネル領域ＰＣの上部にはゲート酸化膜
ＧＯを間に挟んでゲート電極ＧＴが形成されるととも
に、コンタクトホールＣＨＣが形成されている。コンタ
クトホールＣＨＣは、ゲート電極ＧＴの一方の端部ＥＰ
とチャネル領域ＰＣとの間に存在する酸化膜ＬＯを貫通
するように設けられている。
【００９４】チャネル領域ＰＣは、その長手方向外側に
形成された酸化膜ＳＯによって他の半導体層から分離さ
れ、ゲート電極ＧＴの他方の端部ＥＰは酸化膜ＳＯの上
部にまで延在するように形成されている。そして、ゲー
ト電極ＧＴの一方の端部ＥＰは、コンタクトホールＣＨ
Ｃを介してチャネル領域ＰＣに接続されているので、ゲ
ート電極ＧＴとチャネル領域ＰＣ（すなわちボディ領
域）とが電気的に接続されることになる。
【００９５】図１５に、図１３に示すＰＭＯＳトランジ
スタ３００を、ＳＯＩシリコン基板を用いて作成した場
合のＹ−Ｙ′線での断面構成を示す。図１５において、
Ｐ型のバルクシリコン基板ＰＳ内に埋込酸化膜ＢＯが形
成されている。なお、図１４を用いて説明したバルクシ
リコン基板を用いた場合と同一の構成については同一の
符号を付し、重複する説明は省略する。
【００９６】図１５においても図１４と同様に、ゲート
電極ＧＴの一方の端部ＥＰは、コンタクトホールＣＨＣ
を介してチャネル領域ＰＣに接続されているので、ゲー
ト電極ＧＴとチャネル領域ＰＣ（すなわちボディ領域）
とが電気的に接続されることになる。
【００９７】＜Ｄ−２．特徴的作用効果＞以上説明した
ようにＰＭＯＳトランジスタ３００は、ゲート電極ＧＴ
の一方の端部ＥＰとチャネル領域ＰＣとの間に存在する
酸化膜ＬＯを貫通するように設けられたコンタクトホー
ルＣＨＣによって、ゲート電極ＧＴとチャネル領域ＰＣ
（すなわちボディ領域）とを電気的に接続するので、図
１〜図３を用いて説明したＰＭＯＳトランジスタ９０の
ように、ソース領域およびドレイン領域の外部に両者と
は別個にボディ端子領域ＢＴとなるような半導体層を設
ける必要が無く、トランジスタの形成領域を小さくする
ことができる。
【００９８】また、ゲート電極ＧＴの一方の端部ＥＰと
チャネル領域ＰＣとの間を接続するようにコンタクトホ
ールＣＨＣを設けたので、ゲート電極ＧＴの本体部ＭＰ
の下部にコンタクトホールＣＨＣを設ける構成に比べ
て、ゲート電極ＧＴの本体部ＭＰの面積を小さくするこ
とができる。ゲート電極ＧＴの本体部ＭＰの面積を小さ
くすることは、ゲートの静電容量を規定するゲート酸化
膜ＧＯの面積を小さくすることにつながり、ゲートの静
電容量の充放電に費やす時間の短縮が可能となる。
【００９９】＜Ｅ．実施の形態４＞ ＜Ｅ−１．装置構成＞図１６および図１７に本発明に係
る半導体装置の実施の形態４として、ゲート端子とボデ
ィ端子を接続したＰＭＯＳトランジスタ４００の断面構
成を示す。なお、平面構成を示すレイアウト図は、図１
３を用いて説明したＰＭＯＳトランジスタ３００のレイ
アウト図と同様であるので省略する。なお、図１６およ
び図１７に示す断面は図１３に示すＹ−Ｙ′線での断面
である。
【０１００】図１６は、ＰＭＯＳトランジスタ４００を
バルクシリコン基板を用いて作成した場合の構成であ
り、Ｐ型のバルクシリコン基板ＰＳの上にＮ型ウエル層
ＮＷが形成され、Ｎ型ウエル層ＮＷ内にはＮ型のチャネ
ル領域ＰＣおよびＮ+型半導体領域ＮＰが互いに近接し
て形成されている。
【０１０１】チャネル領域ＰＣの上部にはゲート酸化膜
ＧＯを間に挟んでゲート電極ＧＴが形成されている。そ
して、Ｎ+型半導体領域ＮＰの上部にはコンタクトホー
ルＣＨＣが形成されている。コンタクトホールＣＨＣ
は、ゲート電極ＧＴの一方の端部ＥＰとＮ+型半導体領
域ＮＰとの間に存在する酸化膜ＬＯを貫通するように設
けられている。
【０１０２】チャネル領域ＰＣおよびＮ+型半導体領域
は、その長手方向外側に形成された酸化膜ＳＯによって
他の半導体層から分離され、ゲート電極ＧＴの他方の端
部ＥＰは酸化膜ＳＯの上部にまで延在するように形成さ
れている。
【０１０３】なお、ゲート電極ＧＴの一方の端部ＥＰ
は、コンタクトホールＣＨＣを介してＮ+型半導体領域
ＮＰに接続されているので、ゲート電極ＧＴとＮ+型半
導体領域ＮＰ（すなわちボディ領域）とが電気的に接続
されることになる。
【０１０４】次に、ＰＭＯＳトランジスタ４００を、Ｓ
ＯＩシリコン基板を用いて作成した場合の断面構成を図
１７に示す。図１７において、Ｐ型のバルクシリコン基
板ＰＳ内に埋込酸化膜ＢＯが形成されている。なお、図
１６を用いて説明したバルクシリコン基板を用いた場合
と同一の構成については同一の符号を付し、重複する説
明は省略する。
【０１０５】図１７においても図１６と同様に、ゲート
電極ＧＴの一方の端部ＥＰは、コンタクトホールＣＨＣ
を介してＮ+型半導体領域ＮＰに接続されているので、
ゲート電極ＧＴとＮ+型半導体領域ＮＰ（すなわちボデ
ィ領域）とが電気的に接続されることになる。
【０１０６】＜Ｅ−２．特徴的作用効果＞以上説明した
ようにＰＭＯＳトランジスタ４００は、ゲート電極ＧＴ
の一方の端部ＥＰとＮ+型半導体領域ＮＰとの間に存在
する酸化膜ＬＯを貫通するように設けられたコンタクト
ホールＣＨＣによって、ゲート電極ＧＴとＮ+型半導体
領域ＮＰとを電気的に接続するので、図１〜図３を用い
て説明したＰＭＯＳトランジスタ９０のように、ソース
領域およびドレイン領域の外側に両者とは別個にボディ
端子領域ＢＴとなるような半導体層を設ける必要が無
く、トランジスタの形成領域を小さくすることができ
る。
【０１０７】また、ゲート電極ＧＴの一方の端部ＥＰと
Ｎ+型半導体領域ＮＰとの間を接続するようにコンタク
トホールＣＨＣを設けたので、ゲート電極ＧＴの本体部
ＭＰの下部にコンタクトホールＣＨＣを設ける構成に比
べて、ゲート電極ＧＴの本体部ＭＰの面積を小さくする
ことができる。ゲート電極ＧＴの本体部ＭＰの面積を小
さくすることは、ゲートの静電容量を規定するゲート酸
化膜ＧＯの面積を小さくすることにつながり、ゲートの
静電容量の充放電に費やす時間の短縮が可能となる。
【０１０８】また、コンタクトホールＣＨＣをＮ+型半
導体領域ＮＰに接続するので、コンタクトホールＣＨＣ
内の導体との接続によって生じるコンタクト抵抗を小さ
くでき、トランジスタのスイッチング速度をさらに向上
させることができる。
【０１０９】＜Ｆ．実施の形態５＞ ＜Ｆ−１．装置構成＞図１８に本発明に係る半導体装置
の実施の形態５として、ゲート端子とボディ端子を接続
したＰＭＯＳトランジスタ５００のレイアウトを示す。
図１８において、細長形状のゲート電極ＧＴは、チャネ
ル領域の上部だけに形成され、いわゆる本体部ＭＰのみ
の構成となっている。そして、その長手方向の一方端の
みが幅広く形成され、その上部にメタル配線ＭＷが配置
され、メタル配線ＭＷとゲート電極ＧＴとを接続するコ
ンタクトホールＣＨＢが設けられている。また、コンタ
クトホールＣＨＢの下部にはコンタクトホールＣＨＣが
設けられている。
【０１１０】また、ゲート電極ＧＴの本体部ＭＰの短手
方向両側にはドレイン領域ＤＴおよびソース領域ＳＴが
設けられている。なお、ゲート電極ＧＴの直下はチャネ
ル領域となっている。
【０１１１】ここで、酸化膜ＬＯはゲート電極ＧＴを覆
うように形成されているので、本来ゲート電極ＧＴは見
えないが、明確化のためゲート電極ＧＴを実線で示して
いる。また、コンタクトホールＣＨＢはメタル配線に覆
われ、コンタクトホールＣＨＣはゲート電極ＧＴに覆わ
れて見えないが、明確化のため実線で示している。
【０１１２】図１９に、図１８に示すＰＭＯＳトランジ
スタ５００を、バルクシリコン基板を用いて作成した場
合のＹ−Ｙ′線での断面構成を示す。図１９において、
Ｐ型のバルクシリコン基板ＰＳの上にＮ型ウエル層ＮＷ
が形成され、Ｎ型ウエル層ＮＷ内にはチャネル領域ＰＣ
が形成されている。チャネル領域ＰＣはソース領域ＳＴ
およびドレイン領域ＤＴとは逆極性（ここではＮ型）の
半導体層で形成されている。なお、図１９に示すように
チャネル領域ＰＣを挟んでソース領域ＳＴおよびドレイ
ン領域ＤＴが形成されている。
【０１１３】チャネル領域ＰＣの上部にはゲート酸化膜
ＧＯを間に挟んでゲート電極ＧＴが形成されている。コ
ンタクトホールＣＨＣは、ゲート電極ＧＴの一方端の下
部に位置するゲート酸化膜ＧＯを貫通するように設けら
れている。
【０１１４】この構成は図９を用いて説明した実施の形
態１に係るＰＭＯＳトランジスタ１００と同様であり、
その作用効果も同様であるが、ゲート電極ＧＴの一方端
の上部に位置する酸化膜ＬＯを貫通するようにコンタク
トホールＣＨＢを設け、当該コンタクトホールＣＨＢと
メタル配線ＭＷとを接続することで、ゲート電極ＧＴへ
のゲート信号の入力経路を得ることができる。
【０１１５】＜Ｆ−２．特徴的作用効果＞以上説明した
ようにＰＭＯＳトランジスタ５００は、ゲート電極ＧＴ
の本体部ＭＰの一方端において、チャネル領域ＰＣとの
電気的な接続を行うとともに、メタル配線ＭＷとの電気
的な接続を行うので、メタル配線ＭＷとの電気的な接続
をゲート電極ＧＴの端部ＥＰで行う場合に比べて、トラ
ンジスタ領域を縮小して小型化することができる。
【０１１６】＜Ｇ．実施の形態６＞ ＜Ｇ−１．装置構成＞以上説明した本発明に係る実施の
形態１〜５においては、ＰＭＯＳトランジスタの単独の
構成について説明したが、以下に本発明に係る実施の形
態６として、ゲートアレイ型の半導体装置に本発明を適
用した場合の構成について説明する。
【０１１７】図２０にゲートアレイ型の半導体装置の全
体構成をブロック図として示す。図２０において、複数
のＰＭＯＳトランジスタ領域ＰＴＲおよびＮＭＯＳトラ
ンジスタ領域ＮＴＲが規則的に配置された内部トランジ
スタ領域ＩＴＲを囲むようにインタフェース領域ＩＦＲ
が配置され、インタフェース領域ＩＦＲに対応して入出
力バッファ領域ＩＯＲが配置されている。
【０１１８】ここで、内部トランジスタ領域ＩＴＲは、
外部から与えられるデータの処理を行うのでデータ処理
手段ということができ、入出力バッファ領域ＩＯＲは外
部から与えられるデータの入力、および内部トランジス
タ領域ＩＴＲ（データ処理手段）で処理された処理済み
データの出力を行う入出力手段ということができ、イン
タフェース領域ＩＦＲは、入出力バッファ領域ＩＯＲと
内部トランジスタ領域ＩＴＲとの間でデータの授受を行
うデータ授受手段ということができる。
【０１１９】ゲートアレイ型の半導体装置は、短い開発
期間で半導体集積回路を作製することが可能な構成とし
て広く用いられている。このゲートアレイ型の半導体装
置では、ＰＭＯＳトランジスタおよびＮＭＯＳトランジ
スタを作り込んだマスタを予め準備し（この準備のため
の工程をマスタ工程と呼称する）、ユーザからの注文に
応じて、コンタクトホールの形成や配線の形成を行う
（これらの工程をスライス工程と呼称する）ことでトラ
ンジスタ間を接続し、所望の回路構成を得るものであ
る。
【０１２０】図２０に示す内部トランジスタ領域ＩＴＲ
は、マスタ工程までが完了した状態であり、その中の一
部領域である“Ｚ”領域の詳細を図２１に示す。図２１
において、ＰＭＯＳトランジスタ領域ＰＴＲおよびＮＭ
ＯＳトランジスタ領域ＮＴＲは共にゲート電極ＧＴが互
い違いに並列に配置され、隣合うゲート電極ＧＴ間が、
ドレイン領域ＤＴおよびソース領域ＳＴとなっている。
【０１２１】ゲート電極ＧＴは、チャネル領域の上部に
位置する本体部ＭＰと、本体部ＭＰの両端に形成された
端部ＥＰとを有した構成となっている。図２１におい
て、ゲート電極ＧＴの本体部ＭＰの一方端は端部ＥＰと
同じ程度の幅を有し、そこには、コンタクトホールＣＨ
Ｃが設けられている。そして、ＰＭＯＳトランジスタ領
域ＰＴＲおよびＮＭＯＳトランジスタ領域ＮＴＲとの間
には酸化膜ＳＯが形成されている。
【０１２２】図２２に図２１のＹ−Ｙ′線での断面構成
を示す。図２２においてＰ型のバルクシリコン基板ＰＳ
内に埋込酸化膜ＢＯが形成されたＳＯＩシリコン基板と
なっている。そして、埋込酸化膜ＢＯの上にＮ型のチャ
ネル領域ＰＣおよびＰ型のチャネル領域ＮＣが形成され
ている。
【０１２３】チャネル領域ＰＣおよびチャネル領域ＮＣ
の上部には、それぞれゲート酸化膜ＧＯを間に挟んでゲ
ート電極ＧＴが形成されている。コンタクトホールＣＨ
Ｃは、ゲート電極ＧＴの端部ＥＰ寄りの本体部ＭＰの下
部に位置するゲート酸化膜ＧＯを貫通するように設けら
れ、ゲート電極ＧＴとチャネル領域ＰＣ（すなわちボデ
ィ領域）およびチャネル領域ＮＣ（すなわちボディ領
域）とが電気的に接続されている。
【０１２４】チャネル領域ＰＣおよびチャネル領域ＮＣ
は、埋込酸化膜ＢＯまで到達するように形成された酸化
膜ＳＯによって分離され、ゲート電極ＧＴの端部ＥＰは
酸化膜ＳＯの上部にまで延在するように形成されてい
る。このように、ゲートアレイ型の半導体装置のマスタ
に本発明を適用することが可能である。
【０１２５】次に、図２１に示すマスタ上に、２入力Ｎ
ＯＲゲートを構成した場合のレイアウトを図２３に示
す。なお、２入力ＮＯＲゲートの構成は、図４を用いて
説明しているので説明は省略する。
【０１２６】図２３において、ＰＭＯＳトランジスタ領
域ＰＴＲに並列に形成された４つのゲート電極ＧＴのう
ち、中央の２つをゲート電極ＧＰ１およびＧＰ２とし、
ＰＭＯＳトランジスタＭＰ１およびＭＰ２のゲート電極
として使用する。そして、残る２つのゲート電極は、電
源電位ＶDD（第１の電位）を与えるメタル配線ＭＷ１に
コンタクトホールＣＨＢを介して接続することで、図示
されない他のＰＭＯＳトランジスタとの電気的な分離の
ための分離用ゲートとして使用する。
【０１２７】なお、このようにゲート電極によって隣接
するトランジスタとの分離を行う構成をゲートアイソレ
ーション方式と呼称する。
【０１２８】また、ＮＭＯＳトランジスタ領域ＮＴＲに
並列に形成された４つのゲート電極ＧＴのうち、中央の
２つをゲート電極ＧＮ１およびＧＮ２とし、ＮＭＯＳト
ランジスタＭＮ１およびＭＮ２のゲート電極として使用
する。そして、残る２つのゲート電極は、接地電位ＧＮ
Ｄ（第２の電位）を与えるメタル配線ＭＷ２にコンタク
トホールＣＨＢを介して接続することで、図示されない
他のＮＭＯＳトランジスタとの電気的な分離のための分
離用ゲートとして使用する。
【０１２９】図２３において、ＰＭＯＳトランジスタＭ
Ｐ１のソース領域ＳＴ（ゲート電極ＧＰ１と分離用ゲー
トとの間の領域）上には、メタル配線ＭＷ１が延在し、
両者はコンタクトホールＣＡＨを介して接続されてい
る。
【０１３０】ＮＭＯＳトランジスタＭＮ１のソース領域
ＳＴ（ゲート電極ＧＮ１と分離用ゲートとの間の領
域）、およびＭＮ２のソース領域ＳＴ（ゲート電極ＧＮ
２と分離用ゲートとの間の領域）上には、メタル配線Ｍ
Ｗ２が延在し、両者はコンタクトホールＣＡＨを介して
接続されている。
【０１３１】また、ゲート電極ＧＰ１とＧＮ２は、第１
入力端子ＩＮ１に共通に接続され、ゲート電極ＧＰ２と
ＧＮ１は共通して第２入力端子ＩＮ２に接続され、ＰＭ
ＯＳトランジスタＭＰ２のドレイン領域ＤＴ（ゲート電
極ＧＰ２と分離用ゲートとの間の領域）と、ＮＭＯＳト
ランジスタＭＮ１およびＭＮ２のドレイン領域ＤＴ（ゲ
ート電極ＧＮ１とＧＮ２との間の領域）は共通して出力
端子ＯＵＴ１に接続されている。なお、これらの接続は
メタル配線ＭＷ３によってなされている。
【０１３２】＜Ｇ−２．特徴的作用効果＞このように、
ゲートアレイ型の半導体装置のマスタに本発明を適用す
ることで、ゲート電極ＧＰ１、ＧＰ２、ＧＮ１、ＧＮ２
はコンタクトホールＣＨＣによってボディ領域と電気的
に接続されるので、ソース領域ＳＴおよびドレイン領域
ＤＴの外部に両者とは別個にボディ端子領域となるよう
な半導体層をマスタ内に設ける必要がなく、トランジス
タの形成領域を小さくすることができる。
【０１３３】また、直列接続されたＰＭＯＳトランジス
タＭＰ１とＭＰ２との間は酸化膜によって分離されてい
ないので、両者のソース領域ＳＴとドレイン領域ＤＴと
は共有することができ、装置全体のさらなる小型化を図
ることができる。
【０１３４】＜Ｈ．実施の形態７＞ ＜Ｈ−１．装置構成＞本発明に係る実施の形態６おいて
は、ゲートアイソレーション方式のゲートアレイ型半導
体集積回路に本発明を適用した構成について説明した
が、本発明の適用はゲートアイソレーション方式に限ら
れず、隣接するトランジスタとの電気的な分離を酸化膜
によって行う、酸化膜分離方式のゲートアレイ型半導体
集積回路に適用しても良いことは言うまでもない。
【０１３５】その一例として、図２４に酸化膜分離方式
で製造されたマスタの構成を示す。図２４において、Ｐ
ＭＯＳトランジスタ領域ＰＴＲおよびＮＭＯＳトランジ
スタ領域ＮＴＲは共にゲート電極ＧＴが並列に配置さ
れ、隣合うゲート電極ＧＴ間には酸化膜ＳＯが形成され
ている。また、ＰＭＯＳトランジスタ領域ＰＴＲおよび
ＮＭＯＳトランジスタ領域ＮＴＲとの間には酸化膜ＳＯ
が形成されている。
【０１３６】ゲート電極ＧＴは、チャネル領域の上部に
位置する本体部ＭＰと、本体部ＭＰの両端に形成された
端部ＥＰとを有した構成となっている。図２４におい
て、ゲート電極ＧＴの本体部ＭＰの一方端は端部ＥＰと
同じ程度の幅を有し、そこには、コンタクトホールＣＨ
Ｃが設けられている。
【０１３７】図２５に、図２４に示す酸化膜分離方式で
製造されたマスタをバルクシリコン基板を用いて作成し
た場合のＸ−Ｘ′線での断面構成を示す。図２５におい
て、Ｐ型のバルクシリコン基板ＰＳの上に、２つのＮ型
ウエル層ＮＷが形成されている。なお、２つのＮ型ウエ
ル層ＮＷの間には、それぞれのボディ領域を分離するた
めに、Ｐ型ウエル領域ＰＷが形成されている。
【０１３８】２つのＮ型ウエル層ＮＷ内には、Ｎ型のチ
ャネル領域ＰＣと、当該チャネル領域ＰＣを挟むように
Ｐ+型のドレイン領域ＤＴおよびソース領域ＳＴが形成
されている。そして、チャネル領域ＰＣの上部にはゲー
ト酸化膜ＧＯを間に挟んでゲート電極ＧＴが形成されて
いる。ドレイン領域ＤＴおよびソース領域ＳＴはそれぞ
れの外側に形成された酸化膜ＳＯによって他の半導体層
から分離されている。
【０１３９】図２６に、図２４に示す酸化膜分離方式で
製造されたマスタをＳＯＩシリコン基板を用いて作成し
た場合のＸ−Ｘ′線での断面構成を示す。図２６におい
て、Ｐ型のバルクシリコン基板ＰＳ内に埋込酸化膜ＢＯ
が形成され、ドレイン領域ＤＴおよびソース領域ＳＴの
それぞれの外側に形成された酸化膜ＳＯは埋込酸化膜Ｂ
Ｏに達し、各トランジスタは酸化膜ＳＯと埋込酸化膜Ｂ
Ｏとで電気的に分離されている。なお、図２５を用いて
説明したバルクシリコン基板を用いた場合と同一の構成
については同一の符号を付し、重複する説明は省略す
る。
【０１４０】また、図２７に、図２４に示す酸化膜分離
方式で製造されたマスタをＳＯＩシリコン基板を用いて
作成した場合のＹ−Ｙ′線での断面構成を示す。図２７
においてＰ型のバルクシリコン基板ＰＳ内に埋込酸化膜
ＢＯが形成されたＳＯＩシリコン基板となっている。そ
して、埋込酸化膜ＢＯの上にＮ型のチャネル領域ＰＣお
よびＰ型のチャネル領域ＮＣが形成されている。
【０１４１】チャネル領域ＰＣおよびチャネル領域ＮＣ
の上部には、それぞれゲート酸化膜ＧＯを間に挟んでゲ
ート電極ＧＴが形成されている。コンタクトホールＣＨ
Ｃは、ゲート電極ＧＴの端部ＥＰ寄りの本体部ＭＰの下
部に位置するゲート酸化膜ＧＯを貫通するように設けら
れ、ゲート電極ＧＴとチャネル領域ＰＣおよびチャネル
領域ＮＣ（すなわちボディ領域）とが電気的に接続され
ている。
【０１４２】チャネル領域ＰＣおよびチャネル領域ＮＣ
は、埋込酸化膜ＢＯまで到達するように形成された酸化
膜ＳＯによって分離され、ゲート電極ＧＴの端部ＥＰは
酸化膜ＳＯの上部にまで延在するように形成されてい
る。
【０１４３】＜Ｈ−２．特徴的作用効果＞このように、
酸化膜分離方式のゲートアレイ型半導体集積回路におい
ても、本発明を適用することで、各ゲート電極はコンタ
クトホールＣＨＣによってボディ領域と電気的に接続さ
れるので、ソース領域ＳＴおよびドレイン領域ＤＴの外
部に両者とは別個にボディ端子領域となるような半導体
層をマスタ内に設ける必要がなく、トランジスタの形成
領域を小さくすることができる。
【０１４４】＜Ｉ．実施の形態８＞ ＜Ｉ−１．装置構成＞以上説明した本発明に係る実施の
形態１〜７においては、ＰＭＯＳトランジスタ単独で、
あるいはゲートアレイ型の半導体装置を例として、ゲー
ト端子とボディ端子とを接続するための実際の半導体層
の接続状態について説明したが、以下においては、本発
明に係る実施の形態８として、ゲート端子とボディ端子
とを接続する回路構成について説明する。
【０１４５】図２８は、図２０を用いて説明したゲート
アレイ型の半導体装置における入出力バッファ領域ＩＯ
Ｒおよびインタフェース領域ＩＦＲの構成を示す図であ
る。
【０１４６】図２８において、入出力バッファ領域ＩＯ
ＲにはインバータゲートＩＶ１が設けられている。イン
バータゲートＩＶ１は電源電位ＶDD1（第２の電位）と
接地電位ＧＮＤ（第３の電位）との間に直列に接続され
たＰＭＯＳトランジスタＭＰ３およびＮＭＯＳトランジ
スタＭＮ３を有している。
【０１４７】ＰＭＯＳトランジスタＭＰ３およびＮＭＯ
ＳトランジスタＭＮ３のボディ端子は、それぞれのソー
ス端子に接続され、ゲート端子は入力端子ＩＮに共通に
接続されている。そして、ＰＭＯＳトランジスタＭＰ３
およびＮＭＯＳトランジスタＭＮ３の接続ノードＮＤ１
と接地電位ＧＮＤとの間には、抵抗素子Ｒが介挿されて
いる。
【０１４８】また、インタフェース領域ＩＦＲにはイン
バータゲートＩＶ２が設けられている。インバータゲー
トＩＶ２は電源電位ＶDD（第１の電位）と接地電位ＧＮ
Ｄ（第２の電位）との間に直列に接続されたＰＭＯＳト
ランジスタＭＰ４およびＮＭＯＳトランジスタＭＮ４を
有している。
【０１４９】ＰＭＯＳトランジスタＭＰ４およびＮＭＯ
ＳトランジスタＭＮ４のボディ端子は、それぞれのゲー
ト端子に接続され、ゲート端子はインバータゲートＩＶ
１の接続ノードＮＤ１に共通に接続されている。従っ
て、ＰＭＯＳトランジスタＭＰ４およびＮＭＯＳトラン
ジスタＭＮ４の動作速度は高速化されていることにな
る。
【０１５０】そして、ＰＭＯＳトランジスタＭＰ４およ
びＮＭＯＳトランジスタＭＮ４の接続ノードＮＤ２は出
力端子ＯＵＴとして内部トランジスタ領域ＩＴＲに接続
されている。なお、内部トランジスタ領域ＩＴＲを構成
する全てのＭＯＳトランジスタは、ボディ端子をゲート
端子に接続することによって高速化されている。
【０１５１】＜Ｉ−２．装置動作＞次に動作について説
明する。以下は、一例として電源電位ＶDD1に３Ｖの電
圧を、電源電位ＶDDに０．５Ｖの電圧を、接地電位ＧＮ
Ｄに０Ｖの電圧を与えた場合について説明する。
【０１５２】入力端子ＩＮにハイレベル（電圧３Ｖ）の
信号を与えると、ＮＭＯＳトランジスタＭＮ３がオン状
態となり、ＰＭＯＳトランジスタＭＰ３がオフ状態とな
って、接続ノードＮＤ１からはロウレベル（電圧０Ｖ）
の信号が出力される。従って、インバータゲートＩＶ２
のＰＭＯＳトランジスタＭＰ４がオン状態となり、ＮＭ
ＯＳトランジスタＭＮ５がオフ状態となって、出力端子
ＯＵＴからはハイレベル（電圧０．５Ｖ）の信号が内部
トランジスタ領域ＩＴＲに与えられることになる。
【０１５３】一方、入力端子ＩＮにロウレベル（電圧０
Ｖ）の信号を与えると、ＰＭＯＳトランジスタＭＰ３が
オン状態となり、ＮＭＯＳトランジスタＭＮ４がオフ状
態となる。この場合、接続ノードＮＤ１からはＰＭＯＳ
トランジスタＭＰ３のオン抵抗と抵抗素子Ｒの値とで規
定される電圧が出力されることになる。
【０１５４】例えば、抵抗素子Ｒの抵抗値を１００Ω、
ＰＭＯＳトランジスタＭＰ３のオン抵抗を５００Ωに設
定しておけば、接続ノードＮＤ１からは、ハイレベル
（電圧０．５Ｖ）の信号が出力されることになる。従っ
て、インバータゲートＩＶ２のＰＭＯＳトランジスタＭ
Ｐ４がオフ状態となり、ＮＭＯＳトランジスタＭＮ５が
オン状態となって、出力端子ＯＵＴからはロウレベル
（電圧０Ｖ）の信号が内部トランジスタ領域ＩＴＲに与
えられることになる。
【０１５５】＜Ｉ−３．特徴的作用効果＞以上説明し
た、入出力バッファ領域ＩＯＲおよびインタフェース領
域ＩＦＲの構成によれば、入出力バッファ領域ＩＯＲの
電源電位ＶDD1の電圧を３Ｖにした場合に、入出力バッ
ファ領域ＩＯＲは０〜０．５Ｖまでの電圧しか出力しな
い。これは、ボディ端子がゲート端子に接続されたＰＭ
ＯＳトランジスタＭＰ４およびＮＭＯＳトランジスタＭ
Ｎ４にとっては、ボディ領域を形成する半導体層とソー
ス領域を形成する半導体層とで構成されるダイオードの
ビルトイン電圧以下であり、ドレイン領域を形成する半
導体層、ソース領域を形成する半導体層、ボディ領域を
形成する半導体層で構成される寄生バイポーラトランジ
スタがオンすることを防止でき、回路動作が低速下する
ことを防止できる。
【０１５６】また、入出力バッファ領域ＩＯＲと内部ト
ランジスタ領域ＩＴＲとの間に、ダイオードのビルトイ
ン電圧以下の電源電圧ＶDDによって動作するインタフェ
ース領域ＩＦＲを設けることで、現状の半導体装置にお
いて電源電圧として使用されている５Ｖ、あるいは３．
３Ｖの電圧で動作する半導体装置と、ボディ端子をゲー
ト端子に接続することによって高速化された半導体装置
との並存が可能となる。
【０１５７】なお、入出力バッファ領域ＩＯＲは、入力
端子ＩＮに外部ノイズ（例えば、電圧４Ｖあるいは−１
Ｖ）が与えられた場合でも、０Ｖ〜０．５Ｖまでの電圧
しか出力せず、外部ノイズを吸収する機能も有してい
る。そのため、ゲート端子とボディ端子とが接続され、
ビルトイン電圧以下で動作する内部回路を保護すること
ができる。
【０１５８】＜Ｊ．実施の形態９＞ ＜Ｊ−１．装置構成＞以上説明した本発明に係る実施の
形態８においては、ゲート端子とボディ端子とを接続す
る回路構成の一例について説明したが、以下に説明する
ように、容量素子を充放電することで、データの書き込
みおよび読み出しを行う半導体記憶装置の入出力ゲート
として機能するＭＯＳトランジスタをゲート端子とボデ
ィ端子とを接続した構成としても良い。
【０１５９】すなわち、図２９に示すように、ＮＭＯＳ
トランジスタＭＮ５と、ＮＭＯＳトランジスタＭＮ５の
ソース端子と接地電位ＧＮＤとの間に介挿された容量素
子（例えばキャパシタ）Ｃとを有するメモリセルにおい
て、ＮＭＯＳトランジスタＭＮ５のゲート端子とボディ
端子とを接続することで、ＮＭＯＳトランジスタＭＮ５
の動作速度を高め、容量素子Ｃへのデータの書き込み、
読み出しを高速化することができる。
【０１６０】なお、容量素子Ｃへのデータの書き込み、
読み出しは、ワード線端子ＷＬにハイレベルの信号を与
えてＮＭＯＳトランジスタＭＮ５をオン状態にすること
で、ＮＭＯＳトランジスタＭＮ５のドレイン端子に接続
されたデータ線（ビット線）端子ＤＬから容量素子Ｃに
電荷を充電したり、容量素子Ｃの電荷を放電することに
より行う。また、データの保持（記憶）は、ワード線端
子ＷＬにロウベルの信号を与えてＮＭＯＳトランジスタ
をオフ状態にすることで、容量素子Ｃに蓄積された電荷
を保持することにより行う。
【０１６１】＜Ｊ−２．特徴的作用効果＞以上説明した
ように、メモリセルを構成するＭＯＳトランジスタのゲ
ート端子とボディ端子とを接続した構成により、データ
の書き込み、読み出しを高速化することができるととも
に、ボディ端子が一定電位に固定されることになるの
で、オン状態にあるときに、宇宙線に含まれるα線が半
導体層に入射すること起因する誤動作、すなわちソフト
エラーを防止することができる。
【０１６２】ソフトエラーを防止するにはボディ端子を
一定電位に固定すれば良いので、従来からなされている
ように、ボディ端子をソース端子あるいはドレイン端子
に接続する構成によっても効果はあるが、ボディ端子を
ソース端子あるいはドレイン端子に接続するには、ソー
ス領域およびドレイン領域とは別個にボディ端子領域
（コンタクト領域）となるような半導体層を設ける必要
があり、トランジスタの形成領域を小さくすることがで
きないという問題があった。
【０１６３】一方、本発明に係る実施の形態１〜６にお
いて説明した、ゲート端子とボディ端子とを接続する構
成によれば、ソース領域およびドレイン領域とは別個に
ボディ端子領域となるような半導体層を設ける必要がな
く、トランジスタの形成領域を小さくすることができる
ので、メモリセルのソフトエラーを防止でき、かつ小型
化された記憶装置を得ることができる。
【０１６４】＜Ｋ．実施の形態１０＞以下、ゲート端子
とボディ端子とを接続した構成の製造方法について説明
する。
【０１６５】＜Ｋ−１．実施の形態１の構成に対応した
製造工程＞まず、図３０に示す工程において、Ｐ型シリ
コン基板ＰＳ内に埋込酸化膜ＢＯが形成され、ＳＯＩ層
ＳＩが形成されたＳＯＩシリコン基板を準備する。な
お、ＳＯＩシリコン基板はバルクシリコン基板と同様一
般的なものである。
【０１６６】そして、ＳＯＩ層ＳＩの上に、熱酸化法を
用いて酸化膜ＳＯ１を形成する。その後酸化膜ＳＯ１の
上に所定の開口部を有するシリコン窒化膜ＳＮをＣＶＤ
法などにより形成する。
【０１６７】次に、図３１に示す工程において、シリコ
ン窒化膜ＳＮをマスクとして選択酸化法を用いて酸化膜
ＳＯ２を形成した後、シリコン窒化膜ＳＮを除去する。
このとき、酸化膜ＳＯ２の下面は埋込酸化膜ＢＯの表面
に達するように形成する。
【０１６８】次に、図３２に示す工程において、写真製
版技術を用いてＰＭＯＳトランジスタ領域ＰＴＲのみが
開口するようにレジストＲＥを塗布し、例えばリンイオ
ン（Ｐ+）注入を行い、ＰＭＯＳトランジスタのチャネ
ル領域ＰＣを形成する。
【０１６９】また同様に、図３３に示す工程において、
写真製版技術を用いてＮＭＯＳトランジスタ領域のみが
開口するようにレジストＲＥを塗布し、例えばボロンイ
オン（Ｂ+）注入を行い、ＮＭＯＳトランジスタのチャ
ネル領域ＮＣを形成する。
【０１７０】次に、ウェットエッチング技術を用いてシ
リコン表面の酸化膜（酸化膜ＳＯ２以外）を除去した
後、ゲート酸化膜ＧＯおよびゲート電極ＧＴ１を順に形
成し、図３４に示す工程において、ゲート電極ＧＴ１と
ボディ領域（チャネル領域ＰＣおよびチャネル領域Ｎ
Ｃ）とのコンタクト領域が開口するように、レジストＲ
Ｅを塗布しコンタクト領域をエッチングする。
【０１７１】次に、ゲート電極ＧＴ１の表面をエッチン
グして清浄化した後、図３５に示す工程において、ゲー
ト電極ＧＴ１の上にさらにゲート電極ＧＴ２を形成し、
最終的なゲート電極の形状にあわせてレジストＲＥを塗
布する。
【０１７２】次に、図３６に示す工程において、ゲート
電極ＧＴ１およびＧＴ２をエッチングしてレジストＲＥ
を除去する。なお図３６は、図２２に示すマスタのＹ−
Ｙ′線での断面図と同様である。
【０１７３】ここで、ゲート電極ＧＴ１およびＧＴ２は
同一の材質であるので、最終的にはゲート電極ＧＴとし
て一体化する。なお、このようにゲート電極を２回に分
けて形成するのは、コンタクトホールＣＨＣ内にゲート
電極と同一の材質（例えばポリシリコン）を充填するた
めである。
【０１７４】また、コンタクトホールＣＨＣ内に充填す
る材質はゲート電極と同一の材質に限られず、例えば、
コンタクト抵抗を低減するという目的からタングステン
（Ｗ）などを充填しても良い。
【０１７５】＜Ｋ−２．実施の形態２に対応した構成の
製造工程＞本発明に係る実施の形態２として、図１１お
よび図１２を用いて説明した、チャネル領域に半導体領
域が近接する構成の製造方法は、図３３を用いて説明し
た工程の後に、図３７に示す工程においてレジストＲＥ
を塗布し、所望の領域上が開口部となるようにレジスト
ＲＥを加工し、リンイオン注入あるいはボロンイオン注
入を行えば良い。それ以降の工程は、図３４〜図３６に
示す工程と同様である。
【０１７６】＜Ｋ−３．配線工程＞図３６までの工程に
より作製されたマスタの上に、図３８に示す工程におい
てゲート電極ＧＴおよびその他の構成を覆うように酸化
膜ＬＯを形成し、その上にレジストＲＥを塗布し、所望
の領域上、すなわち、コンタクトホールＣＨＣの上部が
開口部となるようにレジストＲＥを加工する。そして、
酸化膜ＬＯをエッチングしてコンタクトホールＣＨＢを
形成する。
【０１７７】次に、図３９に示す工程において、コンタ
クトホールＣＨＢ内にタングステン（Ｗ）を埋め込み、
レジストＲＥを除去する。その後、所定のメタル配線Ｍ
Ｗを形成すればトランジスタの各端子を取り出すことが
できる。図３８はゲート端子の場合である。
【０１７８】＜Ｋ−４．実施の形態３に対応した構成の
製造工程＞本発明に係る実施の形態３として、図１４お
よび図１５を用いて説明した、ゲート酸化膜より厚い酸
化膜中にコンタクトホールを有する構成の製造方法を以
下に説明する。
【０１７９】図３３を用いて説明した工程の後に、図４
０に示す工程において、酸化膜ＬＯ１を形成し、レジス
トＲＥを塗布して所望開口部を有した形状に加工する。
【０１８０】次に、図４１に示す工程において、酸化膜
ＬＯ１および酸化膜ＳＯ１を選択的にエッチングして、
チャネル領域ＰＣおよびＮＣを露出させる。なお、図４
１においては、酸化膜ＬＯ１および酸化膜ＳＯ１は一体
化させて示している。
【０１８１】次に、図４２に示す工程においてゲート酸
化膜ＧＯおよびゲート電極ＧＴ１を順に形成し、ゲート
電極ＧＴ１とボディ領域（Ｎ+型半導体領域ＮＰおよび
チャネル領域ＮＣ）とのコンタクト領域が開口するよう
に、レジストＲＥを形成しコンタクト領域をエッチング
する。
【０１８２】次に、ゲート電極ＧＴ１の表面をエッチン
グして清浄化した後、図４３に示す工程において、ゲー
ト電極ＧＴ１の上にさらにゲート電極ＧＴ２を形成し、
最終的なゲート電極の形状にあわせてレジストＲＥを塗
布する。
【０１８３】次に、図４４に示す工程において、ゲート
電極ＧＴ１およびＧＴ２をエッチングしてレジストＲＥ
を除去する。
【０１８４】最後に、図４５に示す工程において、ゲー
ト電極ＧＴおよびその他の構成を覆うように酸化膜ＬＯ
を形成する。ここで、ゲート電極ＧＴ１およびＧＴ２は
同一の材質であるので、最終的にはゲート電極ＧＴとし
て一体化する。
【０１８５】＜Ｋ−５．バルクシリコン基板を用いた場
合の製造方法＞バルクシリコン基板を用いた場合の製造
方法として、図２４を用いて説明した酸化膜分離方式で
製造されたマスタの製造方法を説明する。
【０１８６】まず、図４６に示す工程において、バルク
シリコン基板ＰＳの上に、熱酸化法を用いて酸化膜ＳＯ
１を形成し、その後、選択酸化法を用いて酸化膜ＳＯ２
を形成する。
【０１８７】次に、図４７に示す工程において、例えば
リンイオン注入を選択的に行い、ＰＭＯＳトランジスタ
のＮ型ウエル領域ＮＷを形成する。
【０１８８】また同様に図４８に示す工程において、写
真製版技術を用いて、例えばボロンイオン注入を選択的
に行い、ＮＭＯＳトランジスタのＰ型ウエル領域ＰＷを
形成する。これは、バルクシリコン基板ＰＳではＳＯＩ
シリコン基板と異なり埋込酸化膜がないため、ＮＭＯＳ
トランジスタのＰ型ウエル領域ＰＷを、バルクシリコン
基板ＰＳや、他のＮＭＯＳトランジスタのＰ型ウエルと
分離するためである。
【０１８９】次に、図４９に示す工程において、ゲート
電極ＧＴ１とボディ領域（Ｎ型ウエル領域ＮＷおよびＰ
型ウエル領域ＰＷ）とのコンタクト領域が開口するよう
に、レジストＲＥを塗布しコンタクト領域をエッチング
する。
【０１９０】次に、ゲート電極ＧＴ１の表面をエッチン
グして清浄化した後、図５０に示す工程において、ゲー
ト電極ＧＴ１の上にさらにゲート電極ＧＴ２を形成し、
最終的なゲート電極の形状にあわせてレジストＲＥを塗
布する。
【０１９１】次に、図５１に示す工程において、ゲート
電極ＧＴ１およびＧＴ２をエッチングしてレジストＲＥ
を除去した後、ゲート電極ＧＴおよびその他の構成を覆
うように酸化膜ＬＯを形成し、その上にレジストＲＥを
塗布し、所望の領域上、すなわち、コンタクトホールＣ
ＨＣの上部が開口部となるようにレジストＲＥを加工す
る。そして、酸化膜ＬＯをエッチングしてコンタクトホ
ールＣＨＢを形成する。
【０１９２】次に、図５２に示す工程において、コンタ
クトホールＣＨＢ内にタングステン（Ｗ）を埋め込み、
レジストＲＥを除去する。その後、所定のメタル配線Ｍ
Ｗを形成すればトランジスタの各端子を取り出すことが
できる。図５２はゲート端子の場合である。
【０１９３】
【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、ゲート電極と半導体層との間に、ゲート電極
と半導体層とを電気的に接続する第１の接続手段を備え
ているので、ゲート電極とボディとが接続されて高速動
作が可能となる。また、ゲート電極と半導体層とを直接
に接続することができ、専用の半導体層を途中に介在さ
せて、ゲート電極と半導体層とを間接的に接続する構成
に比べてトランジスタの形成領域を小さくすることがで
きる。
【０１９４】本発明に係る請求項２記載の半導体装置に
よれば、第１のコンタクトホールをゲート酸化膜となる
第１の酸化膜を貫通するように形成するので、その深さ
は浅く、容易に形成することができる。
【０１９５】本発明に係る請求項３記載の半導体装置に
よれば、半導体層上に第１の酸化膜に隣接して形成さ
れ、第１の酸化膜よりも厚い第２の酸化膜を備えること
で、ゲートの静電容量を規定する第１の酸化膜の面積を
縮小することができ、ゲートの静電容量の充放電に費や
す時間の短縮が可能となり、さらなる高速動作が可能な
半導体装置を得ることができる。
【０１９６】本発明に係る請求項４記載の半導体装置に
よれば、ゲート電極と第２の半導体層との間に、ゲート
電極と第２の半導体層とを電気的に接続する第１の接続
手段を備えているので、ゲート電極とボディとが接続さ
れて高速動作が可能となる。また、ゲート電極と第２の
半導体層とを直接に接続することができ、専用の半導体
層を途中に介在させて、ゲート電極と第２の半導体層と
を間接的に接続する構成に比べてトランジスタの形成領
域を小さくすることができる。また、第１の導体層が比
較的高濃度の第２の半導体層に接続されるので、接触面
におけるコンタクト抵抗を小さくでき、トランジスタの
スイッチング速度を向上させることができる。
【０１９７】本発明に係る請求項５記載の半導体装置に
よれば、第１のコンタクトホールをゲート酸化膜となる
第１の酸化膜を貫通するように形成するので、その深さ
は浅く、容易に形成することができる。
【０１９８】本発明に係る請求項６記載の半導体装置に
よれば、第２の半導体層上に第１の酸化膜に隣接して形
成され、第１の酸化膜よりも厚い第２の酸化膜を備える
ことで、ゲートの静電容量を規定する第１の酸化膜の面
積を縮小することができ、ゲートの静電容量の充放電に
費やす時間の短縮が可能となり、さらなる高速動作が可
能な半導体装置を得ることができる。
【０１９９】本発明に係る請求項７記載の半導体装置に
よれば、第１の導体層を、ゲート電極と同一の材質で形
成するので、ゲート電極の形成工程においてゲート電極
と同時に形成することができ、製造工程を簡略化した半
導体装置を得ることができる。
【０２００】本発明に係る請求項８記載の半導体装置に
よれば、第１の導体層を、ゲート電極とは異なる材質で
形成するので、コンタクト抵抗を低下させる材質を選択
することで、トランジスタのスイッチング速度を向上さ
せることができる。
【０２０１】本発明に係る請求項９記載の半導体装置に
よれば、第２のコンタクトホールを、配線層の表面か
ら、ゲート電極の係合部の第１のコンタクトホールが係
合する面とは反対面にかけて絶縁層を貫通するように形
成するので、配線層とゲート電極との電気的な接続を、
係合部以外で行う場合に比べて、トランジスタ領域を縮
小して小型化することができる。
【０２０２】本発明に係る請求項１０記載の半導体装置
によれば、ゲートアレイ型半導体装置において、トラン
ジスタの形成領域の面積を大きくすることなくゲート電
極とボディとが接続されて高速動作が可能となる。ま
た、複数並べて形成された第１導電型および第２導電型
のＭＯＳトランジスタの間には分離層を有さないので、
第１導電型のＭＯＳトランジスタを直列に接続する場
合、および第２導電型のＭＯＳトランジスタを直列に接
続する場合には、主電極領域であるソース領域あるいは
ドレイン領域を共有することができ、装置全体のさらな
る小型化を図ることができる。
【０２０３】本発明に係る請求項１１記載の半導体装置
によれば、隣接配置された第１の配列体と第２の配列体
とを電気的に分離する第１の分離層と、第１導電型のＭ
ＯＳトランジスタ間、および第２導電型のＭＯＳトラン
ジスタ間を分離する第２の分離層とを有したゲートアレ
イ型半導体装置においても、トランジスタの形成領域の
面積を大きくすることなくゲート電極とボディとが接続
されて高速動作が可能となる。
【０２０４】本発明に係る請求項１２記載の半導体装置
によれば、データ処理手段およびデータ授受手段におい
て、寄生ダイオードのビルトイン電圧より低い第１の電
圧を動作電源電圧とし使用するので、寄生ダイオードの
ＯＮに伴って、寄生バイポーラトランジスタがオンする
ことを防止でき、回路動作が低速下することを防止でき
る。また、データ処理手段と入出力手段との間に、寄生
ダイオードのビルトイン電圧より低い第１の電圧を動作
電源電圧とするデータ授受手段を電気的に介挿するの
で、第２の電圧を動作電源電圧とする半導体装置との並
存が可能となる。また、入出力手段は寄生ダイオードの
ビルトイン電圧以上の第２の電圧を動作電源電圧として
使用するので、外部ノイズの影響をうけにくく、データ
処理手段を保護することができる。
【０２０５】本発明に係る請求項１３記載の半導体装置
によれば、容量素子を充放電することで、データの書き
込みおよび読み出しを行う半導体記憶装置において、デ
ータの書き込み、および読み出し動作を高速化すること
ができるとともに、ボディが一定電位に固定されること
になるので、オン状態にあるときに、宇宙線に含まれる
α線が半導体層に入射すること起因する誤動作、すなわ
ちソフトエラーを防止することができる。また、そのた
めにトランジスタの形成領域の面積を大きくする必要が
ないので、半導体記憶装置小型化することができる。
【図面の簡単な説明】
【図１】 ゲート端子とボディ端子との接続を行うため
の構成の一例を説明する平面図である。
【図２】 ゲート端子とボディ端子との接続を行うため
の構成の一例を説明する断面図である。
【図３】 ゲート端子とボディ端子との接続を行うため
の構成の一例を説明する断面図である。
【図４】 本発明に係る構成を適用した２入力ＮＯＲゲ
ートを示す図である。
【図５】 ２入力ＮＯＲゲートの一部の構成を示す平面
図である。
【図６】 ２入力ＮＯＲゲートの一部の構成を示す断面
図である。
【図７】 ２入力ＮＯＲゲートの一部の構成を示す断面
図である。
【図８】 本発明に係る実施の形態１の構成を示す平面
図である。
【図９】 本発明に係る実施の形態１の構成を示す断面
図である。
【図１０】 本発明に係る実施の形態１の構成を示す断
面図である。
【図１１】 本発明に係る実施の形態２の構成を示す断
面図である。
【図１２】 本発明に係る実施の形態２の構成を示す断
面図である。
【図１３】 本発明に係る実施の形態３の構成を示す平
面図である。
【図１４】 本発明に係る実施の形態３の構成を示す断
面図である。
【図１５】 本発明に係る実施の形態３の構成を示す断
面図である。
【図１６】 本発明に係る実施の形態４の構成を示す断
面図である。
【図１７】 本発明に係る実施の形態４の構成を示す断
面図である。
【図１８】 本発明に係る実施の形態５の構成を示す平
面図である。
【図１９】 本発明に係る実施の形態５の構成を示す断
面図である。
【図２０】 本発明に係る実施の形態６のゲートアレイ
型の半導体装置の全体構成を示すブロック図である。
【図２１】 本発明に係る実施の形態６のゲートアレイ
型の半導体装置の部分構成を示す平面図である。
【図２２】 本発明に係る実施の形態６のゲートアレイ
型の半導体装置の部分構成を示す断面図である。
【図２３】 本発明に係る構成を適用した２入力ＮＯＲ
ゲートを、ゲートアレイ型の半導体装置で形成した場合
のレイアウトを示す平面図である。
【図２４】 本発明に係る実施の形態７のゲートアレイ
型の半導体装置の部分構成を示す平面図である。
【図２５】 本発明に係る実施の形態７のゲートアレイ
型の半導体装置の部分断面図である。
【図２６】 本発明に係る実施の形態７のゲートアレイ
型の半導体装置の部分断面図である。
【図２７】 本発明に係る実施の形態７のゲートアレイ
型の半導体装置の部分断面図である。
【図２８】 本発明に係る実施の形態８を説明する図で
ある。
【図２９】 本発明に係る実施の形態９を説明する図で
ある。
【図３０】 本発明に係る実施の形態１の構成の製造工
程を示す図である。
【図３１】 本発明に係る実施の形態１の構成の製造工
程を示す図である。
【図３２】 本発明に係る実施の形態１の構成の製造工
程を示す図である。
【図３３】 本発明に係る実施の形態１の構成の製造工
程を示す図である。
【図３４】 本発明に係る実施の形態１の構成の製造工
程を示す図である。
【図３５】 本発明に係る実施の形態１の構成の製造工
程を示す図である。
【図３６】 本発明に係る実施の形態１の構成の製造工
程を示す図である。
【図３７】 本発明に係る実施の形態２の構成の製造工
程を示す図である。
【図３８】 配線工程を示す図である。
【図３９】 配線工程を示す図である。
【図４０】 本発明に係る実施の形態３の構成の製造工
程を示す図である。
【図４１】 本発明に係る実施の形態３の構成の製造工
程を示す図である。
【図４２】 本発明に係る実施の形態３の構成の製造工
程を示す図である。
【図４３】 本発明に係る実施の形態３の構成の製造工
程を示す図である。
【図４４】 本発明に係る実施の形態３の構成の製造工
程を示す図である。
【図４５】 本発明に係る実施の形態３の構成の製造工
程を示す図である。
【図４６】 本発明に係る構成を適用した酸化膜分離方
式のゲートアレイ型半導体装置の製造工程を示す図であ
る。
【図４７】 本発明に係る構成を適用した酸化膜分離方
式のゲートアレイ型半導体装置の製造工程を示す図であ
る。
【図４８】 本発明に係る構成を適用した酸化膜分離方
式のゲートアレイ型半導体装置の製造工程を示す図であ
る。
【図４９】 本発明に係る構成を適用した酸化膜分離方
式のゲートアレイ型半導体装置の製造工程を示す図であ
る。
【図５０】 本発明に係る構成を適用した酸化膜分離方
式のゲートアレイ型半導体装置の製造工程を示す図であ
る。
【図５１】 本発明に係る構成を適用した酸化膜分離方
式のゲートアレイ型半導体装置の製造工程を示す図であ
る。
【図５２】 本発明に係る構成を適用した酸化膜分離方
式のゲートアレイ型半導体装置の製造工程を示す図であ
る。
【図５３】 ＮＭＯＳトランジスタの端子配置を示す図
である。
【図５４】 ＮＭＯＳトランジスタの動作特性を示す図
である。
【図５５】 ゲート端子とボディ端子との接続を行うた
めの従来の構成を示す断面図である。
【図５６】 ゲート端子とボディ端子との接続を行うた
めの従来の構成を示す平面図である。
【符号の説明】
ＣＨＢ，ＣＨＣ コンタクトホール、ＧＴ ゲート電
極、ＧＯ ゲート酸化膜、ＭＷ メタル配線。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 ＭＯＳ構造を有する半導体装置であっ
    て、 チャネル領域となる半導体層と、 前記半導体層上に形成され、ゲート酸化膜となる第１の
    酸化膜と、 前記第１の酸化膜上に、少なくとも一部が接するように
    形成されたゲート電極と、 前記ゲート電極と前記半導体層との間に形成され、前記
    ゲート電極と前記半導体層とを電気的に接続する第１の
    接続手段とを備え、 前記第１の接続手段は、 前記ゲート電極と前記半導体層とを直結するように形成
    された第１のコンタクトホールと、 前記第１のコンタクトホール内に充填された第１の導体
    層とを有する半導体装置。
  2. 【請求項２】 前記第１のコンタクトホールは、前記ゲ
    ート電極と前記半導体層との間の前記第１の酸化膜を貫
    通するように形成されている請求項１記載の半導体装
    置。
  3. 【請求項３】 前記半導体層上に前記第１の酸化膜に隣
    接して形成され、前記第１の酸化膜よりも厚い第２の酸
    化膜をさらに備え、 前記ゲート電極は、その大部分が前記第１の酸化膜上に
    接し、残る部分が前記第２の酸化膜上に接するように形
    成され、 前記第１のコンタクトホールは、前記ゲート電極と前記
    半導体層との間の前記第２の酸化膜を貫通するように形
    成されている請求項１記載の半導体装置。
  4. 【請求項４】 ＭＯＳ構造を有する半導体装置であっ
    て、 チャネル領域となる第１の半導体層と、 前記第１の半導体層に隣接して形成され、前記第１の半
    導体層と同一導電型で比較的高濃度の第２の半導体層
    と、 少なくとも前記第１の半導体層上に形成され、ゲート酸
    化膜となる第１の酸化膜と、 前記第１の酸化膜上に、少なくとも一部が接するように
    形成されたゲート電極と、 前記ゲート電極と前記第２の半導体層との間に形成さ
    れ、前記ゲート電極と前記第２の半導体層とを電気的に
    接続する第１の接続手段とを備え、 前記第１の接続手段は、 前記ゲート電極と前記第２の半導体層とを直結するよう
    に形成された第１のコンタクトホールと、 前記第１のコンタクトホール内に充填された第１の導体
    層とを有する半導体装置。
  5. 【請求項５】 前記第１の酸化膜は、前記第１の半導体
    層上から前記第２の半導体層上にかけて形成され、 前記第１のコンタクトホールは、前記ゲート電極と前記
    第２の半導体層との間の前記第１の酸化膜を貫通するよ
    うに形成されている請求項４記載の半導体装置。
  6. 【請求項６】 前記第２の半導体層上に前記第１の酸化
    膜に隣接して形成され、前記第１の酸化膜よりも厚い第
    ２の酸化膜をさらに備え、 前記ゲート電極は、その大部分が前記第１の酸化膜上に
    接し、残る部分が前記第２の酸化膜上に接するように形
    成され、 前記第１のコンタクトホールは、前記ゲート電極と前記
    第２の半導体層との間の前記第２の酸化膜を貫通するよ
    うに形成されている請求項４記載の半導体装置。
  7. 【請求項７】 前記第１の導体層は、前記ゲート電極と
    同一の材質で形成されている請求項１または請求項４記
    載の半導体装置。
  8. 【請求項８】 前記第１の導体層は、前記ゲート電極と
    は異なる材質で形成されている請求項１または請求項４
    記載の半導体装置。
  9. 【請求項９】 前記ゲート電極を覆うように形成された
    絶縁層と、 前記絶縁層上に形成された配線層と、 前記配線層と前記ゲート電極との間に形成され、前記配
    線層と前記ゲート電極とを電気的に接続する第２の接続
    手段とをさらに備え、 前記第２の接続手段は、 前記配線層と前記ゲート電極とを直結するように形成さ
    れた第２のコンタクトホールと、 前記第２のコンタクトホール内に充填された第２の導体
    層とを有し前記ゲート電極は、前記第１のコンタクトホ
    ールとの係合部が、他の部分よりも幅広く形成され、 前記第２のコンタクトホールは、前記配線層の表面か
    ら、前記ゲート電極の前記係合部の前記第１のコンタク
    トホールが係合する面とは反対側の面にかけて、前記絶
    縁層を貫通するように形成されている、請求項１または
    請求項４記載の半導体装置。
  10. 【請求項１０】 前記ＭＯＳ構造を有する半導体装置は
    ゲートアレイ型半導体装置を構成し、 前記ゲートアレイ型半導体装置は、 第１導電型のＭＯＳトランジスタが複数並べて形成さ
    れ、前記複数の第１導電型のＭＯＳトランジスタのゲー
    ト電極が一列に平行配列された第１の配列体と、 第２導電型のＭＯＳトランジスタが複数並べて形成さ
    れ、前記複数の第２導電型のＭＯＳトランジスタのゲー
    ト電極が一列に平行配列された第２の配列体と、 隣接配置された前記第１の配列体と前記第２の配列体と
    の間に設けられ、両者を電気的に分離する分離層とを有
    し、 前記第１の接続手段は、前記第１導電型のＭＯＳトラン
    ジスタのゲート電極、および前記第２導電型のＭＯＳト
    ランジスタのゲート電極の全てについて設けられている
    請求項１または請求項４記載の半導体装置。
  11. 【請求項１１】 前記ＭＯＳ構造を有する半導体装置は
    ゲートアレイ型半導体装置を構成し、 前記ゲートアレイ型半導体装置は、 第１導電型のＭＯＳトランジスタが複数並べて形成さ
    れ、前記複数の第１導電型のＭＯＳトランジスタのゲー
    ト電極が一列に平行配列された第１の配列体と、 第２導電型のＭＯＳトランジスタが複数並べて形成さ
    れ、前記複数の第２導電型のＭＯＳトランジスタのゲー
    ト電極が一列に平行配列された第２の配列体と、 隣接配置された前記第１の配列体と前記第２の配列体と
    の間に設けられ、両者を電気的に分離する第１の分離層
    と、 隣接する前記第１導電型のＭＯＳトランジスタ間、およ
    び隣接する前記第２導電型のＭＯＳトランジスタ間を分
    離する第２の分離層とを有し、 前記第１の接続手段は、前記第１導電型のＭＯＳトラン
    ジスタのゲート電極、および前記第２導電型のＭＯＳト
    ランジスタのゲート電極の全てについて設けられている
    請求項１または請求項４記載の半導体装置。
  12. 【請求項１２】 前記ＭＯＳ構造を有する半導体装置
    は、外部から与えられるデータの処理を行うデータ処理
    手段と、該データ処理手段と前記外部から与えられるデ
    ータの入力、および前記データ処理手段で処理された処
    理済みデータの出力を行う入出力手段との間に電気的に
    介挿されたデータ授受手段とを構成し、 前記データ処理手段および前記データ授受手段は、前記
    第１の接続手段を設けることによって生じる寄生ダイオ
    ードのビルトイン電圧より低い第１の電圧を動作電源電
    圧として使用し、 前記入出力手段は、前記寄生ダイオードのビルトイン電
    圧以上の第２の電圧を動作電源電圧として使用する請求
    項１または請求項４記載の半導体装置。
  13. 【請求項１３】 前記ＭＯＳ構造を有する半導体装置
    は、容量素子を充放電することで、データの書き込み、
    および読み出しを行う半導体記憶装置の入出力ゲートを
    構成する請求項１または請求項４記載の半導体装置。
JP8189268A 1996-07-18 1996-07-18 半導体装置 Pending JPH1041406A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP8189268A JPH1041406A (ja) 1996-07-18 1996-07-18 半導体装置
US08/770,422 US5808346A (en) 1996-07-18 1996-12-20 Semiconductor device structure which provides individually controllable body-terminal voltage of MOS transistors
KR1019970001662A KR100229859B1 (ko) 1996-07-18 1997-01-21 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8189268A JPH1041406A (ja) 1996-07-18 1996-07-18 半導体装置

Publications (1)

Publication Number Publication Date
JPH1041406A true JPH1041406A (ja) 1998-02-13

Family

ID=16238477

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8189268A Pending JPH1041406A (ja) 1996-07-18 1996-07-18 半導体装置

Country Status (3)

Country Link
US (1) US5808346A (ja)
JP (1) JPH1041406A (ja)
KR (1) KR100229859B1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3542476B2 (ja) 1997-12-01 2004-07-14 三菱電機株式会社 Ｓｏｉ構造のｃｍｏｓ回路
TW362258B (en) * 1998-03-20 1999-06-21 United Microelectronics Corp Silicon trench contact structure on the insulation layer
US6150697A (en) * 1998-04-30 2000-11-21 Denso Corporation Semiconductor apparatus having high withstand voltage
WO2000021280A1 (en) * 1998-10-07 2000-04-13 California Institute Of Technology Silicon-on-insulator (soi) active pixel sensors with the photosites implemented in the substrate
JP4540146B2 (ja) 1998-12-24 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
FR2789519B1 (fr) 1999-02-05 2003-03-28 Commissariat Energie Atomique Transistor mos a tension de seuil dynamique equipe d'un limiteur de courant, et procede de realisation d'un tel transistor
GB9903607D0 (en) 1999-02-17 1999-04-07 Koninkl Philips Electronics Nv Insulated-gate field-effect semiconductor device
US6275094B1 (en) 1999-06-22 2001-08-14 International Business Machines Corporation CMOS device and circuit and method of operation dynamically controlling threshold voltage
JP2001036388A (ja) * 1999-07-16 2001-02-09 Sharp Corp レベルシフト回路および半導体装置
JP4698793B2 (ja) * 2000-04-03 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置
US6552879B2 (en) 2001-01-23 2003-04-22 International Business Machines Corporation Variable voltage threshold ESD protection
EP1998372A1 (en) * 2007-05-30 2008-12-03 NEC Electronics Corporation SOI semiconductor device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01274450A (ja) * 1988-04-26 1989-11-02 Nec Ic Microcomput Syst Ltd 半導体集積回路
JPH0244753A (ja) * 1988-08-05 1990-02-14 Toshiba Corp 半導体装置の製造方法
US5498882A (en) * 1994-03-16 1996-03-12 Texas Instruments Incorporated Efficient control of the body voltage of a field effect transistor
US5559368A (en) * 1994-08-30 1996-09-24 The Regents Of The University Of California Dynamic threshold voltage mosfet having gate to body connection for ultra-low voltage operation
US5619072A (en) * 1995-02-09 1997-04-08 Advanced Micro Devices, Inc. High density multi-level metallization and interconnection structure

Also Published As

Publication number Publication date
US5808346A (en) 1998-09-15
KR980012137A (ko) 1998-04-30
KR100229859B1 (ko) 1999-11-15

Similar Documents

Publication Publication Date Title
US10163495B2 (en) Two-port SRAM connection structure
JP3900465B2 (ja) Ｓｏｉ電界効果トランジスタ
US7834377B2 (en) Semiconductor integrated circuit device
CN113327910B (zh) 用于栅极绑定关断的新颖标准单元架构
CN114514603B (zh) 半导体装置
US20060139056A1 (en) Field programmable structured arrays
EP0080361B1 (en) Complementary metal-oxide semiconductor integrated circuit device of master slice type
US20110074464A1 (en) Low power programmable logic devices
JP2004013920A (ja) 半導体記憶装置
US20070198962A1 (en) Semiconductor integrated circuit and method of designing layout of the same
KR100229859B1 (ko) 반도체 장치
JPS63500555A (ja) 集積回路のための３レベル相互接続法
US20230290767A1 (en) Semiconductor devices
US20060163571A1 (en) Test element group structures having 3 dimensional SRAM cell transistors
US10056405B2 (en) Semiconductor device and manufacturing method thereof
US6818932B2 (en) Semiconductor device with improved soft error resistance
JPS6062153A (ja) 抵抗性ゲ−ト型電界効果トランジスタ論理回路
US20070189063A1 (en) Semiconductor integrated circuit device and method of manufacturing the same
JP5030373B2 (ja) 半導体回路
CN101226937A (zh) 半导体器件和存储介质
JPS61296757A (ja) 半導体集積回路装置
JP2022178887A (ja) 半導体装置
JP2003092350A (ja) 半導体集積回路及びスタンダードセルライブラリ
JP2002083873A (ja) 埋め込みデカップリング・キャパシタを有する半導体デバイス
JP2007013748A (ja) 入出力回路装置