JPH01274450A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01274450A JPH01274450A JP63104739A JP10473988A JPH01274450A JP H01274450 A JPH01274450 A JP H01274450A JP 63104739 A JP63104739 A JP 63104739A JP 10473988 A JP10473988 A JP 10473988A JP H01274450 A JPH01274450 A JP H01274450A
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- JP
- Japan
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- diffusion layer
- substrate potential
- type diffused
- layer forming
- type diffusion
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000009792 diffusion process Methods 0.000 claims description 36
- 230000015572 biosynthetic process Effects 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- 238000005452 bending Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特に電源線より基板
電位用コンタクトへの電位供給に関する。
電位用コンタクトへの電位供給に関する。
第２図に従来例の平面図を示す、所定の配線ピッチ上に
Ｐ型拡散層形成領域２１．２２及び、Ｎ型拡散層形成領
域２３．２４の上にそれぞれ２本の多結晶シリコンから
なるゲートチャンネル２５を設け、Ｐ型拡散層形成領域
２１．２２の間にはＮ型拡散層２Ａ、Ｎ型拡散層形成領
域２３．２４の間にはＰ型拡散層２Ｂで囲みＰ型拡散層
形成領域２１．２２の中心を横切る電源線２８と交差す
る部分にコンタクト２７を置くことでＰ型拡散層形成領
域２１．２２の基板電位を供給し、Ｎを拡散層形成領域
２３．２４の中心を横切る電源線２９とＰ型拡散層２Ｂ
と交差する部分にコンタクト２６を置くことでＮ型拡散
層形成領域２３゜２４の基板電位を供給し０ＭＯ３型ト
ランジスタを構成していた。図には２つのＣＭＯＳ単位
セルを示しである。なおＰ型又はＮ型拡散層形成領域と
いう語句は、ゲートチャンネル直下を除きそれぞれＰ型
又はＮ型拡散層からなるソース・ドレイン領域が設けら
れている素子領域の一部を表わすのに用いた。
Ｐ型拡散層形成領域２１．２２及び、Ｎ型拡散層形成領
域２３．２４の上にそれぞれ２本の多結晶シリコンから
なるゲートチャンネル２５を設け、Ｐ型拡散層形成領域
２１．２２の間にはＮ型拡散層２Ａ、Ｎ型拡散層形成領
域２３．２４の間にはＰ型拡散層２Ｂで囲みＰ型拡散層
形成領域２１．２２の中心を横切る電源線２８と交差す
る部分にコンタクト２７を置くことでＰ型拡散層形成領
域２１．２２の基板電位を供給し、Ｎを拡散層形成領域
２３．２４の中心を横切る電源線２９とＰ型拡散層２Ｂ
と交差する部分にコンタクト２６を置くことでＮ型拡散
層形成領域２３゜２４の基板電位を供給し０ＭＯ３型ト
ランジスタを構成していた。図には２つのＣＭＯＳ単位
セルを示しである。なおＰ型又はＮ型拡散層形成領域と
いう語句は、ゲートチャンネル直下を除きそれぞれＰ型
又はＮ型拡散層からなるソース・ドレイン領域が設けら
れている素子領域の一部を表わすのに用いた。
上述した従来の半導体集積回路は、各電源線２８．２９
がそれぞれＰ型拡散層形成領域２１゜２２Ｎ型拡散層形
成領域２３．２４を横切っているので、２つのＰ型拡散
層形成領域２１．２２の間に基板電位用のコンタクト２
７を置くだけのスペースと２つのＮ型拡散層形成領域２
３．２４の間に基板電位用のコンタクト２６を置くだけ
のスペースを確保する為にＬＳＩチップ面積が大きくな
るという欠点があった。
がそれぞれＰ型拡散層形成領域２１゜２２Ｎ型拡散層形
成領域２３．２４を横切っているので、２つのＰ型拡散
層形成領域２１．２２の間に基板電位用のコンタクト２
７を置くだけのスペースと２つのＮ型拡散層形成領域２
３．２４の間に基板電位用のコンタクト２６を置くだけ
のスペースを確保する為にＬＳＩチップ面積が大きくな
るという欠点があった。
本発明の半導体集積回路は、所定の拡散層形成領域上の
垂直方向及び水平方向にそれぞれ２本のゲートチャンネ
ル及び電源線を配置した基本セルを有する半導体集積回
路において、前記拡散層形成領域及び前記ゲートチャン
ネルは、前記電源線が横切る部分でそれぞれ内側に屈曲
して設けられ、前記拡散層形成領域の屈曲部近傍に基本
電位用のコンタクトが設けられているというものである
。
垂直方向及び水平方向にそれぞれ２本のゲートチャンネ
ル及び電源線を配置した基本セルを有する半導体集積回
路において、前記拡散層形成領域及び前記ゲートチャン
ネルは、前記電源線が横切る部分でそれぞれ内側に屈曲
して設けられ、前記拡散層形成領域の屈曲部近傍に基本
電位用のコンタクトが設けられているというものである
。
第１図は本発明の一実施例の平面図を示す。
構造としてはＰ型拡散層形成領域１１上及びＮ型拡散層
形成領域１３上に内側に屈曲した多結晶シリコンからな
るゲートチャンネル１５を２本有し、Ｐ型拡散層形成領
域１１．Ｎ型拡散層形成領域１３をそれぞれ横切る電源
線１８．１９において電源線１８の下のＰ型拡散層形成
領域１１の両端の屈曲部の近傍には基板電位用のＮ型拡
散層ＩＡとコンタクト１７、電源線１９の下のＮ型拡散
層形成領域１３の両端の屈曲部の近傍には基板電位用の
Ｐ拡散Ｊｔｉ７１Ｂとコンタクト１６を置くことでＣＭ
Ｏ８型Ｏ８セルを構成している。ソース・ドレイン領域
が内側に屈曲しているので、基板電位用のコンタクトを
配置するスペースをとることができ、集荷上が構造する
。
形成領域１３上に内側に屈曲した多結晶シリコンからな
るゲートチャンネル１５を２本有し、Ｐ型拡散層形成領
域１１．Ｎ型拡散層形成領域１３をそれぞれ横切る電源
線１８．１９において電源線１８の下のＰ型拡散層形成
領域１１の両端の屈曲部の近傍には基板電位用のＮ型拡
散層ＩＡとコンタクト１７、電源線１９の下のＮ型拡散
層形成領域１３の両端の屈曲部の近傍には基板電位用の
Ｐ拡散Ｊｔｉ７１Ｂとコンタクト１６を置くことでＣＭ
Ｏ８型Ｏ８セルを構成している。ソース・ドレイン領域
が内側に屈曲しているので、基板電位用のコンタクトを
配置するスペースをとることができ、集荷上が構造する
。
なお、この実施例はＣＭＯ３構造を有しているが、単一
チャンネルＭＯＳトランジスタでも同様である。
チャンネルＭＯＳトランジスタでも同様である。
以上説明したように本発明は、単位セルの拡散領域を内
側に屈曲した形状にし基板電位用のコンタクトを置ける
スペースを形成する事で、従来のよりも単位セル寸法が
小さく形成できる為、同じＬＳＩ面積で集積度を上げる
ことができる。
側に屈曲した形状にし基板電位用のコンタクトを置ける
スペースを形成する事で、従来のよりも単位セル寸法が
小さく形成できる為、同じＬＳＩ面積で集積度を上げる
ことができる。
第１図は本発明の第１の実施例の平面図、第２図は従来
側の平面図である。 １１．１２，２１．２２・・・Ｐ型拡散層形成領域、１
．３，１４，２３．２４・・・Ｎ型拡散層、１５゜２５
・・・ゲートチャンネル、１６．１７，２６．２７・・
・コンタクト、１８，１９，２８．２９・・・電源線、
ＬＡ、２Ａ・・・Ｎ型拡散層（基板電位用）、１．２．
２Ｂ・・・Ｐ型拡散層（基板電位用）。
側の平面図である。 １１．１２，２１．２２・・・Ｐ型拡散層形成領域、１
．３，１４，２３．２４・・・Ｎ型拡散層、１５゜２５
・・・ゲートチャンネル、１６．１７，２６．２７・・
・コンタクト、１８，１９，２８．２９・・・電源線、
ＬＡ、２Ａ・・・Ｎ型拡散層（基板電位用）、１．２．
２Ｂ・・・Ｐ型拡散層（基板電位用）。
Claims (1)
- 所定の拡散層形成領域上の垂直方向及び水平方向にそ
れぞれ２本のゲートチャンネル及び電源線を配置した基
本セルを有する半導体集積回路において、前記拡散層形
成領域及び前記ゲートチャンネルは、前記電源線が横切
る部分でそれぞれ内側に屈曲して設けられ、前記拡散層
形成領域の屈曲部近傍に基板電位用のコンタクトが設け
られていることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63104739A JPH01274450A (ja) | 1988-04-26 | 1988-04-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63104739A JPH01274450A (ja) | 1988-04-26 | 1988-04-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01274450A true JPH01274450A (ja) | 1989-11-02 |
Family
ID=14388868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63104739A Pending JPH01274450A (ja) | 1988-04-26 | 1988-04-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01274450A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02272760A (ja) * | 1989-04-14 | 1990-11-07 | Nec Corp | Ｍｏｓトランジスタ |
| US5808346A (en) * | 1996-07-18 | 1998-09-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device structure which provides individually controllable body-terminal voltage of MOS transistors |
| US6399972B1 (en) * | 2000-03-13 | 2002-06-04 | Oki Electric Industry Co., Ltd. | Cell based integrated circuit and unit cell architecture therefor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858741A (ja) * | 1981-10-05 | 1983-04-07 | Nec Corp | 集積回路装置 |
| JPS5866342A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-04-26 JP JP63104739A patent/JPH01274450A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858741A (ja) * | 1981-10-05 | 1983-04-07 | Nec Corp | 集積回路装置 |
| JPS5866342A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02272760A (ja) * | 1989-04-14 | 1990-11-07 | Nec Corp | Ｍｏｓトランジスタ |
| US5808346A (en) * | 1996-07-18 | 1998-09-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device structure which provides individually controllable body-terminal voltage of MOS transistors |
| US6399972B1 (en) * | 2000-03-13 | 2002-06-04 | Oki Electric Industry Co., Ltd. | Cell based integrated circuit and unit cell architecture therefor |
| US6905931B2 (en) | 2000-03-13 | 2005-06-14 | Oki Electric Industry Co., Ltd. | Cell based integrated circuit and unit cell architecture therefor |
| US7422945B2 (en) | 2000-03-13 | 2008-09-09 | Oki Electric Industry Co., Ltd. | Cell based integrated circuit and unit cell architecture therefor |
| US7704837B2 (en) | 2000-03-13 | 2010-04-27 | Oki Semiconductor Co., Ltd. | Cell based integrated circuit and unit cell architecture therefor |
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