JPH1041511A - Ｓｏｉウエハおよびそれを用いた半導体集積回路装置ならびにその製造方法 - Google Patents
Ｓｏｉウエハおよびそれを用いた半導体集積回路装置ならびにその製造方法Info
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- JPH1041511A JPH1041511A JP8190139A JP19013996A JPH1041511A JP H1041511 A JPH1041511 A JP H1041511A JP 8190139 A JP8190139 A JP 8190139A JP 19013996 A JP19013996 A JP 19013996A JP H1041511 A JPH1041511 A JP H1041511A
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Abstract
(57)【要約】
【課題】 ＳＯＩウエハを用いた半導体集積回路装置に
おいて、デバイス構造の簡略化と微細化ができる半導体
集積回路装置およびその製造方法を提供する。 【解決手段】 ＳＯＩウエハにおけるベース用半導体基
板１の選択的な領域にベース用半導体基板１よりも高不
純物濃度の配線用のｎ型の半導体領域３およびｐ型の半
導体領域５が形成されているものである。また、そのＳ
ＯＩウエハを用いた半導体集積回路装置の製造方法は、
素子形成用半導体基板７に複数の半導体素子を形成した
後、素子形成用半導体基板７の上に半導体素子の配線層
２２などを形成するものである。
おいて、デバイス構造の簡略化と微細化ができる半導体
集積回路装置およびその製造方法を提供する。 【解決手段】 ＳＯＩウエハにおけるベース用半導体基
板１の選択的な領域にベース用半導体基板１よりも高不
純物濃度の配線用のｎ型の半導体領域３およびｐ型の半
導体領域５が形成されているものである。また、そのＳ
ＯＩウエハを用いた半導体集積回路装置の製造方法は、
素子形成用半導体基板７に複数の半導体素子を形成した
後、素子形成用半導体基板７の上に半導体素子の配線層
２２などを形成するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩウエハおよ
びそれを用いた半導体集積回路装置ならびにその製造方
法に関し、特に、多層配線構造の半導体集積回路装置を
ＳＯＩウエハを用いて製造する場合などの半導体集積回
路装置の製造方法に関するものである。
びそれを用いた半導体集積回路装置ならびにその製造方
法に関し、特に、多層配線構造の半導体集積回路装置を
ＳＯＩウエハを用いて製造する場合などの半導体集積回
路装置の製造方法に関するものである。
【０００２】
【従来の技術】ところで、本発明者は、ＳＯＩ（Silico
n on Insulator）ウエハを用いた半導体集積回路装置の
製造技術について検討した。以下は、本発明者によって
検討された技術であり、その概要は次のとおりである。
n on Insulator）ウエハを用いた半導体集積回路装置の
製造技術について検討した。以下は、本発明者によって
検討された技術であり、その概要は次のとおりである。
【０００３】すなわち、ＳＯＩウエハの絶縁膜の上に配
置されている素子形成用半導体基板にＭＯＳＦＥＴ（Me
tal Oxide Semiconductor Field Effect Transistor)な
どの半導体素子を形成した後、その素子形成用半導体基
板の上に配線層を形成することによって、ＳＯＩウエハ
を用いた半導体集積回路装置を製造している。
置されている素子形成用半導体基板にＭＯＳＦＥＴ（Me
tal Oxide Semiconductor Field Effect Transistor)な
どの半導体素子を形成した後、その素子形成用半導体基
板の上に配線層を形成することによって、ＳＯＩウエハ
を用いた半導体集積回路装置を製造している。
【０００４】なお、ＳＯＩウエハを用いた半導体集積回
路装置の製造技術について記載されている文献として
は、例えば１９９０年１２月１５日、啓学出版株式会社
発行のＷ・マリ著「図説超ＬＳＩ工学」ｐ３２１〜ｐ３
２５に記載されているものがある。
路装置の製造技術について記載されている文献として
は、例えば１９９０年１２月１５日、啓学出版株式会社
発行のＷ・マリ著「図説超ＬＳＩ工学」ｐ３２１〜ｐ３
２５に記載されているものがある。
【０００５】
【発明が解決しようとする課題】ところが、前述したＳ
ＯＩウエハを用いた半導体集積回路装置は、ＳＯＩウエ
ハの絶縁膜より上層部に半導体素子とその配線層とを積
層した構造であることによって、半導体集積回路装置の
製造技術の微細化が進むにつれて半導体素子および配線
層の構造が多層化されて、半導体集積回路装置の縦方向
の構造が複雑化するという問題点が発生している。
ＯＩウエハを用いた半導体集積回路装置は、ＳＯＩウエ
ハの絶縁膜より上層部に半導体素子とその配線層とを積
層した構造であることによって、半導体集積回路装置の
製造技術の微細化が進むにつれて半導体素子および配線
層の構造が多層化されて、半導体集積回路装置の縦方向
の構造が複雑化するという問題点が発生している。
【０００６】また、半導体集積回路装置の製造技術の微
細化が進むにつれて半導体素子および配線層の構造が多
層化されて、半導体集積回路装置の縦方向の構造が複雑
化することによって、ＬＳＩ（Large Scale Integrated
Circuit）チップの平坦性を確保することが困難とな
り、ＬＳＩの製造プロセスの自由度が低減して、微細構
造のＬＳＩを製造するのが困難となっている。
細化が進むにつれて半導体素子および配線層の構造が多
層化されて、半導体集積回路装置の縦方向の構造が複雑
化することによって、ＬＳＩ（Large Scale Integrated
Circuit）チップの平坦性を確保することが困難とな
り、ＬＳＩの製造プロセスの自由度が低減して、微細構
造のＬＳＩを製造するのが困難となっている。
【０００７】さらに、半導体集積回路装置の製造技術の
微細化が進むにつれて半導体素子および配線層の構造が
多層化されて、半導体集積回路装置の縦方向の構造が複
雑化することによって、各層間に形成される寄生容量お
よび各層とシリコン領域の界面との間に形成される寄生
ＭＯＳＦＥＴの影響が無視できなくなり、デバイスの設
計手法なども複雑となっている。
微細化が進むにつれて半導体素子および配線層の構造が
多層化されて、半導体集積回路装置の縦方向の構造が複
雑化することによって、各層間に形成される寄生容量お
よび各層とシリコン領域の界面との間に形成される寄生
ＭＯＳＦＥＴの影響が無視できなくなり、デバイスの設
計手法なども複雑となっている。
【０００８】本発明の目的は、ＳＯＩウエハを用いた半
導体集積回路装置において、デバイス構造の簡略化と微
細化ができる半導体集積回路装置およびその製造方法を
提供することにある。
導体集積回路装置において、デバイス構造の簡略化と微
細化ができる半導体集積回路装置およびその製造方法を
提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】すなわち、本発明のＳＯＩウエハは、ベー
ス用半導体基板の選択的な領域にベース用半導体基板よ
りも高不純物濃度の配線用の半導体領域または容量素子
が設けられているものである。
ス用半導体基板の選択的な領域にベース用半導体基板よ
りも高不純物濃度の配線用の半導体領域または容量素子
が設けられているものである。
【００１２】本発明の半導体集積回路装置は、前記ＳＯ
Ｉウエハにおける素子形成用半導体基板に複数の半導体
素子が形成されているものである。
Ｉウエハにおける素子形成用半導体基板に複数の半導体
素子が形成されているものである。
【００１３】本発明の半導体集積回路装置の製造方法
は、前記ＳＯＩウエハにおける素子形成用半導体基板に
複数の半導体素子を形成する工程と、素子形成用半導体
基板の上に半導体素子の配線層を形成する工程とを有す
るものである。
は、前記ＳＯＩウエハにおける素子形成用半導体基板に
複数の半導体素子を形成する工程と、素子形成用半導体
基板の上に半導体素子の配線層を形成する工程とを有す
るものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
【００１５】（実施の形態１）図１〜図９は、本発明の
一実施の形態であるＳＯＩウエハを用いた半導体集積回
路装置の製造工程を示す断面図である。同図などを用い
て、本実施の形態のＳＯＩウエハおよびその製造方法な
らびにそのＳＯＩウエハを用いた半導体集積回路装置と
その製造方法を具体的に説明する。
一実施の形態であるＳＯＩウエハを用いた半導体集積回
路装置の製造工程を示す断面図である。同図などを用い
て、本実施の形態のＳＯＩウエハおよびその製造方法な
らびにそのＳＯＩウエハを用いた半導体集積回路装置と
その製造方法を具体的に説明する。
【００１６】まず、ＳＯＩウエハにおけるベース用半導
体基板１となる例えばｐ型のシリコン基板を用意し、そ
の表面にフォトレジスト膜２を回転塗布装置を使用して
塗布した後、露光装置を使用してフォトレジスト膜２の
パターニングを行う。パターニングされたフォトレジス
ト膜２をマスクとして、ベース用半導体基板１に例えば
リン（Ｐ）などのｎ型不純物をイオン注入法によって高
不純物濃度をもってイオン打ち込みする。その後、不要
となったフォトレジスト膜２を取り除いた後、イオン打
ち込みされているｎ型不純物を熱拡散して、配線用のｎ
型の半導体領域３をベース用半導体基板１に形成する
（図１）。配線用のｎ型の半導体領域３は高不純物濃度
のｎ型不純物が含まれているので低抵抗なもので電気的
特性の優れた配線層とすることができる。また、配線用
のｎ型の半導体領域３は、本実施の形態のＣＭＯＳ（Co
mplementary Metal Oxide Semiconductor)型半導体集積
回路装置のｎチャネルＭＯＳＦＥＴの配線層として使用
されるものである。
体基板１となる例えばｐ型のシリコン基板を用意し、そ
の表面にフォトレジスト膜２を回転塗布装置を使用して
塗布した後、露光装置を使用してフォトレジスト膜２の
パターニングを行う。パターニングされたフォトレジス
ト膜２をマスクとして、ベース用半導体基板１に例えば
リン（Ｐ）などのｎ型不純物をイオン注入法によって高
不純物濃度をもってイオン打ち込みする。その後、不要
となったフォトレジスト膜２を取り除いた後、イオン打
ち込みされているｎ型不純物を熱拡散して、配線用のｎ
型の半導体領域３をベース用半導体基板１に形成する
（図１）。配線用のｎ型の半導体領域３は高不純物濃度
のｎ型不純物が含まれているので低抵抗なもので電気的
特性の優れた配線層とすることができる。また、配線用
のｎ型の半導体領域３は、本実施の形態のＣＭＯＳ（Co
mplementary Metal Oxide Semiconductor)型半導体集積
回路装置のｎチャネルＭＯＳＦＥＴの配線層として使用
されるものである。
【００１７】次に、ベース用半導体基板１の表面にフォ
トレジスト膜４を回転塗布装置を使用して塗布した後、
露光装置を使用してフォトレジスト膜４のパターニング
を行う。パターニングされたフォトレジスト膜４をマス
クとして、ベース用半導体基板１に例えばホウ素（Ｂ）
などのｐ型不純物をイオン注入法によって高不純物濃度
をもってイオン打ち込みする。その後、不要となったフ
ォトレジスト膜４を取り除いた後、イオン打ち込みされ
ているｐ型不純物を熱拡散して、配線用のｐ型の半導体
領域５をベース用半導体基板１に形成する（図２）。配
線用のｐ型の半導体領域５は高不純物濃度のｐ型不純物
が含まれているので低抵抗なもので電気的特性の優れた
配線層とすることができる。また、配線用のｐ型の半導
体領域５は、本実施の形態のＣＭＯＳ型半導体集積回路
装置のｐチャネルＭＯＳＦＥＴの配線層として使用され
るものである。
トレジスト膜４を回転塗布装置を使用して塗布した後、
露光装置を使用してフォトレジスト膜４のパターニング
を行う。パターニングされたフォトレジスト膜４をマス
クとして、ベース用半導体基板１に例えばホウ素（Ｂ）
などのｐ型不純物をイオン注入法によって高不純物濃度
をもってイオン打ち込みする。その後、不要となったフ
ォトレジスト膜４を取り除いた後、イオン打ち込みされ
ているｐ型不純物を熱拡散して、配線用のｐ型の半導体
領域５をベース用半導体基板１に形成する（図２）。配
線用のｐ型の半導体領域５は高不純物濃度のｐ型不純物
が含まれているので低抵抗なもので電気的特性の優れた
配線層とすることができる。また、配線用のｐ型の半導
体領域５は、本実施の形態のＣＭＯＳ型半導体集積回路
装置のｐチャネルＭＯＳＦＥＴの配線層として使用され
るものである。
【００１８】その後、ベース用半導体基板１の表面に例
えば酸化シリコン膜などの絶縁膜６を形成した後、例え
ばｐ型のシリコン基板などの素子形成用半導体基板７を
絶縁膜６の表面に貼り合わせた後、必要に応じて素子形
成用半導体基板７の表面を研磨して所定の厚さでしかも
平坦化された素子形成用半導体基板７とする（図３）。
えば酸化シリコン膜などの絶縁膜６を形成した後、例え
ばｐ型のシリコン基板などの素子形成用半導体基板７を
絶縁膜６の表面に貼り合わせた後、必要に応じて素子形
成用半導体基板７の表面を研磨して所定の厚さでしかも
平坦化された素子形成用半導体基板７とする（図３）。
【００１９】前述した製造工程によって、配線層として
のｎ型の半導体領域３およびｐ型の半導体領域５を備え
ているベース用半導体基板１の上に絶縁膜６を介在させ
て素子形成用半導体基板７が形成されている構造とし、
本実施の形態のＳＯＩウエハを形成することができる。
のｎ型の半導体領域３およびｐ型の半導体領域５を備え
ているベース用半導体基板１の上に絶縁膜６を介在させ
て素子形成用半導体基板７が形成されている構造とし、
本実施の形態のＳＯＩウエハを形成することができる。
【００２０】次に、本実施の形態のＳＯＩウエハにおけ
る配線層としてのｎ型の半導体領域３およびｐ型の半導
体領域５のためのコンタクトホール９を形成する（図
４）。具体的には、本実施の形態のＳＯＩウエハの表面
にフォトレジスト膜８を回転塗布装置を使用して塗布し
た後、フォトリソグラフィ技術と選択エッチング技術と
を用いて、配線層としてのｎ型の半導体領域３およびｐ
型の半導体領域５に接触している深い溝構造のコンタク
トホール９を形成する。その後、不要となったフォトレ
ジスト膜８を取り除いた後、コンタクトホール９に導電
性の材料を埋め込んでコンタクトプラグ１０を形成する
（図５）。コンタクトプラグ１０は、柱形状、すなわ
ち、ピラー（pillar）であり、例えばタングステンまた
はチタンなどの高融点金属または導電性の多結晶シリコ
ンなどの材料を使用して、スパッタリング法またはＣＶ
Ｄ（Chemical Vapor Deposition)法を用いて形成する。
る配線層としてのｎ型の半導体領域３およびｐ型の半導
体領域５のためのコンタクトホール９を形成する（図
４）。具体的には、本実施の形態のＳＯＩウエハの表面
にフォトレジスト膜８を回転塗布装置を使用して塗布し
た後、フォトリソグラフィ技術と選択エッチング技術と
を用いて、配線層としてのｎ型の半導体領域３およびｐ
型の半導体領域５に接触している深い溝構造のコンタク
トホール９を形成する。その後、不要となったフォトレ
ジスト膜８を取り除いた後、コンタクトホール９に導電
性の材料を埋め込んでコンタクトプラグ１０を形成する
（図５）。コンタクトプラグ１０は、柱形状、すなわ
ち、ピラー（pillar）であり、例えばタングステンまた
はチタンなどの高融点金属または導電性の多結晶シリコ
ンなどの材料を使用して、スパッタリング法またはＣＶ
Ｄ（Chemical Vapor Deposition)法を用いて形成する。
【００２１】その後、熱酸化処理法によって、素子形成
用半導体基板７の選択的な領域に素子分離用の絶縁膜と
してのフィールド絶縁膜１１を形成する（図６）。次
に、ｐチャネルＭＯＳＦＥＴを形成する領域の素子形成
用半導体基板７に例えばホウ素などのｐ型不純物をイオ
ン注入法によってイオン打ち込みして、ｐ型の半導体領
域１２を形成する。その後、ｎチャネルＭＯＳＦＥＴお
よびｐチャネルＭＯＳＦＥＴを形成する領域にゲート絶
縁膜１３、ゲート電極１４、絶縁膜１５および側壁絶縁
膜１６を形成した後、ｎチャネルＭＯＳＦＥＴのソース
／ドレインとしての高不純物濃度のｎ型の半導体領域１
７とｐチャネルＭＯＳＦＥＴのソース／ドレインとして
の高不純物濃度のｐ型の半導体領域１８を形成する（図
７）。
用半導体基板７の選択的な領域に素子分離用の絶縁膜と
してのフィールド絶縁膜１１を形成する（図６）。次
に、ｐチャネルＭＯＳＦＥＴを形成する領域の素子形成
用半導体基板７に例えばホウ素などのｐ型不純物をイオ
ン注入法によってイオン打ち込みして、ｐ型の半導体領
域１２を形成する。その後、ｎチャネルＭＯＳＦＥＴお
よびｐチャネルＭＯＳＦＥＴを形成する領域にゲート絶
縁膜１３、ゲート電極１４、絶縁膜１５および側壁絶縁
膜１６を形成した後、ｎチャネルＭＯＳＦＥＴのソース
／ドレインとしての高不純物濃度のｎ型の半導体領域１
７とｐチャネルＭＯＳＦＥＴのソース／ドレインとして
の高不純物濃度のｐ型の半導体領域１８を形成する（図
７）。
【００２２】次に、ＳＯＩウエハの上に例えばＣＶＤ法
を使用して酸化シリコン膜などの絶縁膜１９を形成す
る。その後、ｎチャネルＭＯＳＦＥＴのソース／ドレイ
ンとしてのｎ型の半導体領域１７とｐチャネルＭＯＳＦ
ＥＴのソース／ドレインとしてのｐ型の半導体領域１８
のためのコンタクトホールを形成した後、そのコンタク
トホールに導電性の材料を埋め込んでコンタクトプラグ
２０を形成する（図８）。具体的には、絶縁膜１９の表
面にフォトレジスト膜を回転塗布装置を使用して塗布し
た後、フォトリソグラフィ技術と選択エッチング技術と
を用いて、深い溝構造のコンタクトホールを形成する。
その後、不要となったフォトレジスト膜を取り除いた
後、コンタクトホールに導電性の材料を埋め込んでコン
タクトプラグ２０を例えばタングステンまたはチタンな
どの高融点金属または導電性の多結晶シリコンなどの材
料を使用して、スパッタリング法またはＣＶＤ法を用い
て形成する。図１０に示すように、コンタクトプラグ２
０は複数個形成して、コンタクト抵抗を低減している。
なお、図１０は図８に示す半導体集積回路装置の断面領
域の近傍の平面を透視的に示す概略平面図である。
を使用して酸化シリコン膜などの絶縁膜１９を形成す
る。その後、ｎチャネルＭＯＳＦＥＴのソース／ドレイ
ンとしてのｎ型の半導体領域１７とｐチャネルＭＯＳＦ
ＥＴのソース／ドレインとしてのｐ型の半導体領域１８
のためのコンタクトホールを形成した後、そのコンタク
トホールに導電性の材料を埋め込んでコンタクトプラグ
２０を形成する（図８）。具体的には、絶縁膜１９の表
面にフォトレジスト膜を回転塗布装置を使用して塗布し
た後、フォトリソグラフィ技術と選択エッチング技術と
を用いて、深い溝構造のコンタクトホールを形成する。
その後、不要となったフォトレジスト膜を取り除いた
後、コンタクトホールに導電性の材料を埋め込んでコン
タクトプラグ２０を例えばタングステンまたはチタンな
どの高融点金属または導電性の多結晶シリコンなどの材
料を使用して、スパッタリング法またはＣＶＤ法を用い
て形成する。図１０に示すように、コンタクトプラグ２
０は複数個形成して、コンタクト抵抗を低減している。
なお、図１０は図８に示す半導体集積回路装置の断面領
域の近傍の平面を透視的に示す概略平面図である。
【００２３】その後、ＳＯＩウエハの上に例えばＣＶＤ
法を使用して酸化シリコン膜などの絶縁膜２１を形成
し、その絶縁膜２１にスルーホールを形成した後、その
スルーホールに導電性の材料を埋め込んで配線層２２を
形成する（図９）。具体的には、絶縁膜２１の表面にフ
ォトレジスト膜を回転塗布装置を使用して塗布した後、
フォトリソグラフィ技術と選択エッチング技術とを用い
て、スルーホールを形成する。その後、不要となったフ
ォトレジスト膜を取り除いた後、スルーホールに導電性
の材料を埋め込んで配線層２２を例えばタングステンま
たはチタンなどの高融点金属または導電性の多結晶シリ
コンなどの材料を使用して、スパッタリング法またはＣ
ＶＤ法を用いて形成する。
法を使用して酸化シリコン膜などの絶縁膜２１を形成
し、その絶縁膜２１にスルーホールを形成した後、その
スルーホールに導電性の材料を埋め込んで配線層２２を
形成する（図９）。具体的には、絶縁膜２１の表面にフ
ォトレジスト膜を回転塗布装置を使用して塗布した後、
フォトリソグラフィ技術と選択エッチング技術とを用い
て、スルーホールを形成する。その後、不要となったフ
ォトレジスト膜を取り除いた後、スルーホールに導電性
の材料を埋め込んで配線層２２を例えばタングステンま
たはチタンなどの高融点金属または導電性の多結晶シリ
コンなどの材料を使用して、スパッタリング法またはＣ
ＶＤ法を用いて形成する。
【００２４】なお、絶縁膜２１および配線層２２を形成
する他の態様として、ＳＯＩウエハの上に導電性の材料
からなる配線層２２を形成した後、フォトリソグラフィ
技術と選択エッチング技術を用いて、配線層２２のパタ
ーニングを行った後、絶縁膜２１を形成し、必要に応じ
てその表面を研磨して平坦化を行う製造工程を採用する
ことができる。
する他の態様として、ＳＯＩウエハの上に導電性の材料
からなる配線層２２を形成した後、フォトリソグラフィ
技術と選択エッチング技術を用いて、配線層２２のパタ
ーニングを行った後、絶縁膜２１を形成し、必要に応じ
てその表面を研磨して平坦化を行う製造工程を採用する
ことができる。
【００２５】次に、配線層２２の上に層間絶縁膜および
上層配線層を必要に応じて複数層形成した後、最上層の
配線層の上に例えば窒化シリコン膜などの表面保護膜
（図示を省略）を形成することにより、半導体集積回路
装置の製造工程を終了する。
上層配線層を必要に応じて複数層形成した後、最上層の
配線層の上に例えば窒化シリコン膜などの表面保護膜
（図示を省略）を形成することにより、半導体集積回路
装置の製造工程を終了する。
【００２６】前述した本実施の形態のＳＯＩウエハによ
れば、絶縁膜６の下のベース用半導体基板１に配線層と
してのｎ型の半導体領域３およびｐ型の半導体領域５を
備えていることによって、素子形成用半導体基板７に形
成する半導体素子およびその配線層を形成する場合に、
ベース用半導体基板１に形成されている配線層を利用で
きるので、半導体素子の配線領域の設計仕様の自由度が
向上すると共に素子形成用半導体基板７の上に形成する
配線層の多層構造を低減できるので、デバイス構造の簡
略化および微細化ができる。
れば、絶縁膜６の下のベース用半導体基板１に配線層と
してのｎ型の半導体領域３およびｐ型の半導体領域５を
備えていることによって、素子形成用半導体基板７に形
成する半導体素子およびその配線層を形成する場合に、
ベース用半導体基板１に形成されている配線層を利用で
きるので、半導体素子の配線領域の設計仕様の自由度が
向上すると共に素子形成用半導体基板７の上に形成する
配線層の多層構造を低減できるので、デバイス構造の簡
略化および微細化ができる。
【００２７】また、前述した本実施の形態のＳＯＩウエ
ハを用いた半導体集積回路装置およびその製造方法によ
れば、配線層としてのｎ型の半導体領域３およびｐ型の
半導体領域５を備えているベース用半導体基板１を有す
るＳＯＩウエハを用いていることによって、素子形成用
半導体基板７に形成する半導体素子およびその配線層を
形成する場合に、ベース用半導体基板１に形成されてい
る配線層を利用できるので、半導体素子の配線領域の設
計仕様の自由度が向上すると共に素子形成用半導体基板
７の上に形成する配線層の多層構造を低減できる。した
がって、半導体素子の面積を低減できると共に素子形成
用半導体基板７の上に形成する配線層の平坦性を向上す
ることができ、簡単な製造工程を用いて高性能な半導体
集積回路装置を製造することができる。
ハを用いた半導体集積回路装置およびその製造方法によ
れば、配線層としてのｎ型の半導体領域３およびｐ型の
半導体領域５を備えているベース用半導体基板１を有す
るＳＯＩウエハを用いていることによって、素子形成用
半導体基板７に形成する半導体素子およびその配線層を
形成する場合に、ベース用半導体基板１に形成されてい
る配線層を利用できるので、半導体素子の配線領域の設
計仕様の自由度が向上すると共に素子形成用半導体基板
７の上に形成する配線層の多層構造を低減できる。した
がって、半導体素子の面積を低減できると共に素子形成
用半導体基板７の上に形成する配線層の平坦性を向上す
ることができ、簡単な製造工程を用いて高性能な半導体
集積回路装置を製造することができる。
【００２８】（実施の形態２）図１１〜図１８は、本発
明の他の実施の形態であるＳＯＩウエハを用いた半導体
集積回路装置の製造工程を示す断面図である。同図を用
いて、本実施の形態のＳＯＩウエハおよびその製造方法
ならびにそのＳＯＩウエハを用いた半導体集積回路装置
とその製造方法を具体的に説明する。
明の他の実施の形態であるＳＯＩウエハを用いた半導体
集積回路装置の製造工程を示す断面図である。同図を用
いて、本実施の形態のＳＯＩウエハおよびその製造方法
ならびにそのＳＯＩウエハを用いた半導体集積回路装置
とその製造方法を具体的に説明する。
【００２９】まず、ＳＯＩウエハにおけるベース用半導
体基板１となる例えばｐ型のシリコン基板を用意し、そ
の表面にフォトレジスト膜２を回転塗布装置を使用して
塗布した後、露光装置を使用してフォトレジスト膜２の
パターニングを行う。パターニングされたフォトレジス
ト膜２をマスクとして、ベース用半導体基板１に深い溝
２３を選択エッチング法を用いて形成する。その後、不
要となったフォトレジスト膜２を取り除いた後、溝２３
の側壁に例えばＣＶＤ法を用いて酸化シリコン膜などの
絶縁膜２４を形成する（図１１）。絶縁膜２４は、容量
素子の絶縁膜として使用されるものである。
体基板１となる例えばｐ型のシリコン基板を用意し、そ
の表面にフォトレジスト膜２を回転塗布装置を使用して
塗布した後、露光装置を使用してフォトレジスト膜２の
パターニングを行う。パターニングされたフォトレジス
ト膜２をマスクとして、ベース用半導体基板１に深い溝
２３を選択エッチング法を用いて形成する。その後、不
要となったフォトレジスト膜２を取り除いた後、溝２３
の側壁に例えばＣＶＤ法を用いて酸化シリコン膜などの
絶縁膜２４を形成する（図１１）。絶縁膜２４は、容量
素子の絶縁膜として使用されるものである。
【００３０】次に、絶縁膜２４が形成されている溝２３
に導電性の材料を埋め込んでコンタクトプラグ２５を形
成する。コンタクトプラグ２５は、柱形状、すなわち、
ピラーであり、例えばタングステンまたはチタンなどの
高融点金属または導電性の多結晶シリコンなどの材料を
使用して、スパッタリング法またはＣＶＤ法を用いて形
成する。このコンタクトプラグ２５は容量素子の一方の
電極となるものであり、容量素子の絶縁膜としての絶縁
膜２４に接触しているベース用半導体基板１の領域は容
量素子の他方の電極として使用している。また、本実施
の形態の容量素子は、ＤＲＡＭ（Dynamic Random Acces
s Memory）の容量素子として使用されるものである。そ
の後、ベース用半導体基板１の表面にフォトレジスト膜
４を回転塗布装置を使用して塗布した後、露光装置を使
用してフォトレジスト膜４のパターニングを行う。パタ
ーニングされたフォトレジスト膜４をマスクとして、例
えばリンなどのｎ型不純物をイオン注入法によって高不
純物濃度をもってイオン打ち込みする。その後、不要と
なったフォトレジスト膜４を取り除いた後、イオン打ち
込みされているｎ型不純物を熱拡散して、配線用のｎ型
の半導体領域３をベース用半導体基板１に形成する（図
１２）。配線用のｎ型の半導体領域３は高不純物濃度の
ｎ型不純物が含まれているので低抵抗なもので電気的特
性の優れた配線層とすることができる。また、配線用の
ｎ型の半導体領域３は、本実施の形態のＤＲＡＭの配線
層（ビット線）として使用されるものである。
に導電性の材料を埋め込んでコンタクトプラグ２５を形
成する。コンタクトプラグ２５は、柱形状、すなわち、
ピラーであり、例えばタングステンまたはチタンなどの
高融点金属または導電性の多結晶シリコンなどの材料を
使用して、スパッタリング法またはＣＶＤ法を用いて形
成する。このコンタクトプラグ２５は容量素子の一方の
電極となるものであり、容量素子の絶縁膜としての絶縁
膜２４に接触しているベース用半導体基板１の領域は容
量素子の他方の電極として使用している。また、本実施
の形態の容量素子は、ＤＲＡＭ（Dynamic Random Acces
s Memory）の容量素子として使用されるものである。そ
の後、ベース用半導体基板１の表面にフォトレジスト膜
４を回転塗布装置を使用して塗布した後、露光装置を使
用してフォトレジスト膜４のパターニングを行う。パタ
ーニングされたフォトレジスト膜４をマスクとして、例
えばリンなどのｎ型不純物をイオン注入法によって高不
純物濃度をもってイオン打ち込みする。その後、不要と
なったフォトレジスト膜４を取り除いた後、イオン打ち
込みされているｎ型不純物を熱拡散して、配線用のｎ型
の半導体領域３をベース用半導体基板１に形成する（図
１２）。配線用のｎ型の半導体領域３は高不純物濃度の
ｎ型不純物が含まれているので低抵抗なもので電気的特
性の優れた配線層とすることができる。また、配線用の
ｎ型の半導体領域３は、本実施の形態のＤＲＡＭの配線
層（ビット線）として使用されるものである。
【００３１】次に、ベース用半導体基板１の表面に例え
ば酸化シリコン膜などの絶縁膜６を形成した後、例えば
ｐ型のシリコン基板などの素子形成用半導体基板７を絶
縁膜６の表面に貼り合わせた後、必要に応じて素子形成
用半導体基板７の表面を研磨して所定の厚さでしかも平
坦化された素子形成用半導体基板７とする（図１３）。
ば酸化シリコン膜などの絶縁膜６を形成した後、例えば
ｐ型のシリコン基板などの素子形成用半導体基板７を絶
縁膜６の表面に貼り合わせた後、必要に応じて素子形成
用半導体基板７の表面を研磨して所定の厚さでしかも平
坦化された素子形成用半導体基板７とする（図１３）。
【００３２】前述した製造工程によって、容量素子と配
線層としてのｎ型の半導体領域３を備えているベース用
半導体基板１の上に絶縁膜６を介在させて素子形成用半
導体基板７が形成されている構造とし、本実施の形態の
ＳＯＩウエハを形成することができる。
線層としてのｎ型の半導体領域３を備えているベース用
半導体基板１の上に絶縁膜６を介在させて素子形成用半
導体基板７が形成されている構造とし、本実施の形態の
ＳＯＩウエハを形成することができる。
【００３３】次に、本実施の形態のＳＯＩウエハにおけ
るコンタクトプラグ２５およびｎ型の半導体領域３のた
めのコンタクトホール９を形成する（図１４）。具体的
には、本実施の形態のＳＯＩウエハの表面にフォトレジ
スト膜８を回転塗布装置を使用して塗布した後、フォト
リソグラフィ技術と選択エッチング技術とを用いて、コ
ンタクトプラグ２５およびｎ型の半導体領域３に接触し
ている深い溝構造のコンタクトホール９を形成する。そ
の後、不要となったフォトレジスト膜８を取り除いた
後、コンタクトホール９に導電性の材料を埋め込んでコ
ンタクトプラグ１０を形成する（図１５）。コンタクト
プラグ１０は、柱形状、すなわち、ピラーであり、例え
ばタングステンまたはチタンなどの高融点金属または導
電性の多結晶シリコンなどの材料を使用して、スパッタ
リング法またはＣＶＤ法を用いて形成する。
るコンタクトプラグ２５およびｎ型の半導体領域３のた
めのコンタクトホール９を形成する（図１４）。具体的
には、本実施の形態のＳＯＩウエハの表面にフォトレジ
スト膜８を回転塗布装置を使用して塗布した後、フォト
リソグラフィ技術と選択エッチング技術とを用いて、コ
ンタクトプラグ２５およびｎ型の半導体領域３に接触し
ている深い溝構造のコンタクトホール９を形成する。そ
の後、不要となったフォトレジスト膜８を取り除いた
後、コンタクトホール９に導電性の材料を埋め込んでコ
ンタクトプラグ１０を形成する（図１５）。コンタクト
プラグ１０は、柱形状、すなわち、ピラーであり、例え
ばタングステンまたはチタンなどの高融点金属または導
電性の多結晶シリコンなどの材料を使用して、スパッタ
リング法またはＣＶＤ法を用いて形成する。
【００３４】その後、熱酸化処理法によって、素子形成
用半導体基板７の選択的な領域に素子分離用の絶縁膜と
してのフィールド絶縁膜１１を形成する（図１６）。次
に、ｎチャネルＭＯＳＦＥＴを形成する領域にゲート絶
縁膜１３、ゲート電極１４、絶縁膜１５および側壁絶縁
膜１６を形成した後、ｎチャネルＭＯＳＦＥＴのソース
／ドレインとしての高不純物濃度のｎ型の半導体領域１
７を形成する（図１７）。
用半導体基板７の選択的な領域に素子分離用の絶縁膜と
してのフィールド絶縁膜１１を形成する（図１６）。次
に、ｎチャネルＭＯＳＦＥＴを形成する領域にゲート絶
縁膜１３、ゲート電極１４、絶縁膜１５および側壁絶縁
膜１６を形成した後、ｎチャネルＭＯＳＦＥＴのソース
／ドレインとしての高不純物濃度のｎ型の半導体領域１
７を形成する（図１７）。
【００３５】次に、ＳＯＩウエハの上に例えばＣＶＤ法
を使用して酸化シリコン膜などの絶縁膜１９を形成す
る。その後、ｎチャネルＭＯＳＦＥＴのゲート電極１４
のためのコンタクトホールを形成した後、そのコンタク
トホールに導電性の材料を埋め込んでコンタクトプラグ
２０を形成する。具体的には、絶縁膜１９の表面にフォ
トレジスト膜を回転塗布装置を使用して塗布した後、フ
ォトリソグラフィ技術と選択エッチング技術とを用い
て、深い溝構造のコンタクトホールを形成する。その
後、不要となったフォトレジスト膜を取り除いた後、コ
ンタクトホールに導電性の材料を埋め込んでコンタクト
プラグ２０を例えばタングステンまたはチタンなどの高
融点金属または導電性の多結晶シリコンなどの材料を使
用して、スパッタリング法またはＣＶＤ法を用いて形成
する。
を使用して酸化シリコン膜などの絶縁膜１９を形成す
る。その後、ｎチャネルＭＯＳＦＥＴのゲート電極１４
のためのコンタクトホールを形成した後、そのコンタク
トホールに導電性の材料を埋め込んでコンタクトプラグ
２０を形成する。具体的には、絶縁膜１９の表面にフォ
トレジスト膜を回転塗布装置を使用して塗布した後、フ
ォトリソグラフィ技術と選択エッチング技術とを用い
て、深い溝構造のコンタクトホールを形成する。その
後、不要となったフォトレジスト膜を取り除いた後、コ
ンタクトホールに導電性の材料を埋め込んでコンタクト
プラグ２０を例えばタングステンまたはチタンなどの高
融点金属または導電性の多結晶シリコンなどの材料を使
用して、スパッタリング法またはＣＶＤ法を用いて形成
する。
【００３６】その後、ＳＯＩウエハの上に例えばＣＶＤ
法を使用して酸化シリコン膜などの絶縁膜２１を形成
し、その絶縁膜２１にスルーホールを形成した後、その
スルーホールに導電性の材料を埋め込んで配線層（ＤＲ
ＡＭのワード線として使用される配線層）２２を形成す
る（図１８）。具体的には、絶縁膜２１の表面にフォト
レジスト膜を回転塗布装置を使用して塗布した後、フォ
トリソグラフィ技術と選択エッチング技術とを用いて、
スルーホールを形成する。その後、不要となったフォト
レジスト膜を取り除いた後、スルーホールに導電性の材
料を埋め込んで配線層２２を例えばタングステンまたは
チタンなどの高融点金属または導電性の多結晶シリコン
などの材料を使用して、スパッタリング法またはＣＶＤ
法を用いて形成する。
法を使用して酸化シリコン膜などの絶縁膜２１を形成
し、その絶縁膜２１にスルーホールを形成した後、その
スルーホールに導電性の材料を埋め込んで配線層（ＤＲ
ＡＭのワード線として使用される配線層）２２を形成す
る（図１８）。具体的には、絶縁膜２１の表面にフォト
レジスト膜を回転塗布装置を使用して塗布した後、フォ
トリソグラフィ技術と選択エッチング技術とを用いて、
スルーホールを形成する。その後、不要となったフォト
レジスト膜を取り除いた後、スルーホールに導電性の材
料を埋め込んで配線層２２を例えばタングステンまたは
チタンなどの高融点金属または導電性の多結晶シリコン
などの材料を使用して、スパッタリング法またはＣＶＤ
法を用いて形成する。
【００３７】なお、絶縁膜２１および配線層２２を形成
する他の態様として、ＳＯＩウエハの上に導電性の材料
からなる配線層２２を形成した後、フォトリソグラフィ
技術と選択エッチング技術を用いて、配線層２２のパタ
ーニングを行った後、絶縁膜２１を形成し、必要に応じ
てその表面を研磨して平坦化を行う製造工程を採用する
ことができる。
する他の態様として、ＳＯＩウエハの上に導電性の材料
からなる配線層２２を形成した後、フォトリソグラフィ
技術と選択エッチング技術を用いて、配線層２２のパタ
ーニングを行った後、絶縁膜２１を形成し、必要に応じ
てその表面を研磨して平坦化を行う製造工程を採用する
ことができる。
【００３８】次に、配線層２２の上に層間絶縁膜および
上層配線層を必要に応じて複数層形成した後、最上層の
配線層の上に例えば窒化シリコン膜などの表面保護膜
（図示を省略）を形成することにより、半導体集積回路
装置の製造工程を終了する。
上層配線層を必要に応じて複数層形成した後、最上層の
配線層の上に例えば窒化シリコン膜などの表面保護膜
（図示を省略）を形成することにより、半導体集積回路
装置の製造工程を終了する。
【００３９】前述した本実施の形態のＳＯＩウエハによ
れば、絶縁膜６の下のベース用半導体基板１に容量素子
および配線層としてのｎ型の半導体領域３を備えている
ことによって、素子形成用半導体基板７に形成する半導
体素子およびその配線層を形成する場合に、ベース用半
導体基板１に形成されている容量素子および配線層を利
用できるので、デバイス構造の簡略化および微細化がで
きる。
れば、絶縁膜６の下のベース用半導体基板１に容量素子
および配線層としてのｎ型の半導体領域３を備えている
ことによって、素子形成用半導体基板７に形成する半導
体素子およびその配線層を形成する場合に、ベース用半
導体基板１に形成されている容量素子および配線層を利
用できるので、デバイス構造の簡略化および微細化がで
きる。
【００４０】また、前述した本実施の形態のＳＯＩウエ
ハを用いた半導体集積回路装置およびその製造方法によ
れば、例えばＤＲＡＭなどに使用されている容量素子お
よび配線層としてのｎ型の半導体領域３を備えているベ
ース用半導体基板１を有するＳＯＩウエハを用いている
ことによって、素子形成用半導体基板７に形成する半導
体素子およびその配線層を形成する場合に、ベース用半
導体基板１に形成されている容量素子および配線層を利
用できるので、素子形成用半導体基板７とその上に形成
する配線層の領域に容量素子を形成するのを低減でき
る。また、素子形成用半導体基板７に形成する半導体素
子の配線領域の設計仕様の自由度が向上すると共に素子
形成用半導体基板７の上に形成する配線層の多層構造を
低減できる。したがって、半導体素子の面積を低減でき
ると共に素子形成用半導体基板７の上に形成する配線層
の平坦性を向上することができ、簡単な製造工程を用い
て高性能なＤＲＡＭなどの半導体集積回路装置を製造す
ることができる。
ハを用いた半導体集積回路装置およびその製造方法によ
れば、例えばＤＲＡＭなどに使用されている容量素子お
よび配線層としてのｎ型の半導体領域３を備えているベ
ース用半導体基板１を有するＳＯＩウエハを用いている
ことによって、素子形成用半導体基板７に形成する半導
体素子およびその配線層を形成する場合に、ベース用半
導体基板１に形成されている容量素子および配線層を利
用できるので、素子形成用半導体基板７とその上に形成
する配線層の領域に容量素子を形成するのを低減でき
る。また、素子形成用半導体基板７に形成する半導体素
子の配線領域の設計仕様の自由度が向上すると共に素子
形成用半導体基板７の上に形成する配線層の多層構造を
低減できる。したがって、半導体素子の面積を低減でき
ると共に素子形成用半導体基板７の上に形成する配線層
の平坦性を向上することができ、簡単な製造工程を用い
て高性能なＤＲＡＭなどの半導体集積回路装置を製造す
ることができる。
【００４１】（実施の形態３）図１９〜図２３は、本発
明の他の実施の形態であるＳＯＩウエハの製造工程を示
す断面図である。同図を用いて、本実施の形態のＳＯＩ
ウエハおよびその製造方法を具体的に説明する。
明の他の実施の形態であるＳＯＩウエハの製造工程を示
す断面図である。同図を用いて、本実施の形態のＳＯＩ
ウエハおよびその製造方法を具体的に説明する。
【００４２】まず、ＳＯＩウエハにおけるベース用半導
体基板１となる例えばｐ型のシリコン基板を用意し、そ
の表面にフォトレジスト膜２を回転塗布装置を使用して
塗布した後、露光装置を使用してフォトレジスト膜２の
パターニングを行う。パターニングされたフォトレジス
ト膜２をマスクとして、ベース用半導体基板１に例えば
リンなどのｎ型不純物をイオン注入法によって高不純物
濃度をもってイオン打ち込みする。その後、不要となっ
たフォトレジスト膜２を取り除いた後、イオン打ち込み
されているｎ型不純物を熱拡散して、配線用のｎ型の半
導体領域３をベース用半導体基板１に形成する（図１
９）。配線用のｎ型の半導体領域３は高不純物濃度のｎ
型不純物が含まれているので低抵抗なもので電気的特性
の優れた配線層とすることができる。
体基板１となる例えばｐ型のシリコン基板を用意し、そ
の表面にフォトレジスト膜２を回転塗布装置を使用して
塗布した後、露光装置を使用してフォトレジスト膜２の
パターニングを行う。パターニングされたフォトレジス
ト膜２をマスクとして、ベース用半導体基板１に例えば
リンなどのｎ型不純物をイオン注入法によって高不純物
濃度をもってイオン打ち込みする。その後、不要となっ
たフォトレジスト膜２を取り除いた後、イオン打ち込み
されているｎ型不純物を熱拡散して、配線用のｎ型の半
導体領域３をベース用半導体基板１に形成する（図１
９）。配線用のｎ型の半導体領域３は高不純物濃度のｎ
型不純物が含まれているので低抵抗なもので電気的特性
の優れた配線層とすることができる。
【００４３】次に、ベース用半導体基板１の表面にフォ
トレジスト膜４を回転塗布装置を使用して塗布した後、
露光装置を使用してフォトレジスト膜４のパターニング
を行う。パターニングされたフォトレジスト膜４をマス
クとして、ベース用半導体基板１に例えばホウ素などの
ｐ型不純物をイオン注入法によって高不純物濃度をもっ
てイオン打ち込みする。その後、不要となったフォトレ
ジスト膜４を取り除いた後、イオン打ち込みされている
ｐ型不純物を熱拡散して、容量素子用のｐ型の半導体領
域５をベース用半導体基板１に形成する（図２０）。こ
の場合、本実施の形態の容量素子は、ｎ型の半導体領域
３とｐ型の半導体領域５とのｐｎ接合の容量を使用した
ものである。
トレジスト膜４を回転塗布装置を使用して塗布した後、
露光装置を使用してフォトレジスト膜４のパターニング
を行う。パターニングされたフォトレジスト膜４をマス
クとして、ベース用半導体基板１に例えばホウ素などの
ｐ型不純物をイオン注入法によって高不純物濃度をもっ
てイオン打ち込みする。その後、不要となったフォトレ
ジスト膜４を取り除いた後、イオン打ち込みされている
ｐ型不純物を熱拡散して、容量素子用のｐ型の半導体領
域５をベース用半導体基板１に形成する（図２０）。こ
の場合、本実施の形態の容量素子は、ｎ型の半導体領域
３とｐ型の半導体領域５とのｐｎ接合の容量を使用した
ものである。
【００４４】その後、ベース用半導体基板１の表面に例
えば酸化シリコン膜などの絶縁膜６を形成した後、例え
ばｐ型のシリコン基板などの素子形成用半導体基板７を
絶縁膜６の表面に貼り合わせた後、必要に応じて素子形
成用半導体基板７の表面を研磨して所定の厚さでしかも
平坦化された素子形成用半導体基板７とする（図２
１）。
えば酸化シリコン膜などの絶縁膜６を形成した後、例え
ばｐ型のシリコン基板などの素子形成用半導体基板７を
絶縁膜６の表面に貼り合わせた後、必要に応じて素子形
成用半導体基板７の表面を研磨して所定の厚さでしかも
平坦化された素子形成用半導体基板７とする（図２
１）。
【００４５】前述した製造工程によって、配線層として
のｎ型の半導体領域３およびそれとｐｎ接合を形成して
いるｐ型の半導体領域５のｐｎ接合の容量を使用してい
る容量素子を備えているベース用半導体基板１の上に絶
縁膜６を介在させて素子形成用半導体基板７が形成され
ている構造とし、本実施の形態のＳＯＩウエハを形成す
ることができる。
のｎ型の半導体領域３およびそれとｐｎ接合を形成して
いるｐ型の半導体領域５のｐｎ接合の容量を使用してい
る容量素子を備えているベース用半導体基板１の上に絶
縁膜６を介在させて素子形成用半導体基板７が形成され
ている構造とし、本実施の形態のＳＯＩウエハを形成す
ることができる。
【００４６】次に、本実施の形態のＳＯＩウエハにおけ
る配線層としてのｎ型の半導体領域３のためのコンタク
トホール９を形成する（図２２）。具体的には、本実施
の形態のＳＯＩウエハの表面にフォトレジスト膜８を回
転塗布装置を使用して塗布した後、フォトリソグラフィ
技術と選択エッチング技術とを用いて、配線層としての
ｎ型の半導体領域３に接触している深い溝構造のコンタ
クトホール９を形成する。その後、不要となったフォト
レジスト膜８を取り除いた後、コンタクトホール９に導
電性の材料を埋め込んでコンタクトプラグ１０を形成す
る（図２３）。コンタクトプラグ１０は、柱形状、すな
わち、ピラーであり、例えばタングステンまたはチタン
などの高融点金属または導電性の多結晶シリコンなどの
材料を使用して、スパッタリング法またはＣＶＤ法を用
いて形成する。
る配線層としてのｎ型の半導体領域３のためのコンタク
トホール９を形成する（図２２）。具体的には、本実施
の形態のＳＯＩウエハの表面にフォトレジスト膜８を回
転塗布装置を使用して塗布した後、フォトリソグラフィ
技術と選択エッチング技術とを用いて、配線層としての
ｎ型の半導体領域３に接触している深い溝構造のコンタ
クトホール９を形成する。その後、不要となったフォト
レジスト膜８を取り除いた後、コンタクトホール９に導
電性の材料を埋め込んでコンタクトプラグ１０を形成す
る（図２３）。コンタクトプラグ１０は、柱形状、すな
わち、ピラーであり、例えばタングステンまたはチタン
などの高融点金属または導電性の多結晶シリコンなどの
材料を使用して、スパッタリング法またはＣＶＤ法を用
いて形成する。
【００４７】前述した本実施の形態のＳＯＩウエハによ
れば、絶縁膜６の下のベース用半導体基板１にｐｎ接合
の容量を使用した容量素子および配線層としてのｎ型の
半導体領域３を備えていることによって、素子形成用半
導体基板７に形成する半導体素子およびその配線層を形
成する場合に、ベース用半導体基板１に形成されている
容量素子および配線層を利用できるので、デバイス構造
の簡略化および微細化ができる。
れば、絶縁膜６の下のベース用半導体基板１にｐｎ接合
の容量を使用した容量素子および配線層としてのｎ型の
半導体領域３を備えていることによって、素子形成用半
導体基板７に形成する半導体素子およびその配線層を形
成する場合に、ベース用半導体基板１に形成されている
容量素子および配線層を利用できるので、デバイス構造
の簡略化および微細化ができる。
【００４８】また、前述した本実施の形態のＳＯＩウエ
ハを用いた半導体集積回路装置およびその製造方法によ
れば、容量素子および配線層としてのｎ型の半導体領域
３を備えているベース用半導体基板１を有するＳＯＩウ
エハを用いていることによって、その容量素子および配
線層を例えばＤＲＡＭなどの半導体集積回路装置に使用
できる。したがって、前述した実施の形態２の半導体集
積回路装置およびその製造方法と同様な効果を得ること
ができる。
ハを用いた半導体集積回路装置およびその製造方法によ
れば、容量素子および配線層としてのｎ型の半導体領域
３を備えているベース用半導体基板１を有するＳＯＩウ
エハを用いていることによって、その容量素子および配
線層を例えばＤＲＡＭなどの半導体集積回路装置に使用
できる。したがって、前述した実施の形態２の半導体集
積回路装置およびその製造方法と同様な効果を得ること
ができる。
【００４９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５０】たとえば、ＳＯＩウエハにおけるベース用
半導体基板に半導体領域からなる配線層を形成する場合
に、ベース用半導体基板の上に絶縁膜を介して素子形成
用半導体基板が形成されているＳＯＩウエハにおける素
子形成用半導体基板の表面からイオン注入法によって絶
縁膜の下のベース用半導体基板に不純物をイオン打ち込
みして配線用の高不純物濃度の半導体領域を形成する態
様とすることができる。
半導体基板に半導体領域からなる配線層を形成する場合
に、ベース用半導体基板の上に絶縁膜を介して素子形成
用半導体基板が形成されているＳＯＩウエハにおける素
子形成用半導体基板の表面からイオン注入法によって絶
縁膜の下のベース用半導体基板に不純物をイオン打ち込
みして配線用の高不純物濃度の半導体領域を形成する態
様とすることができる。
【００５１】また、ＳＯＩウエハにおける素子形成用半
導体基板に形成する半導体素子としては、ＭＯＳＦＥ
Ｔ、ＣＭＯＳＦＥＴ、バイポーラトランジスタまたはＭ
ＯＳＦＥＴとバイポーラトランジスタを組み合わせたＢ
ｉＭＯＳあるいはＢｉＣＭＯＳ構造などの種々の半導体
素子を組み合わせた態様とすることができる。
導体基板に形成する半導体素子としては、ＭＯＳＦＥ
Ｔ、ＣＭＯＳＦＥＴ、バイポーラトランジスタまたはＭ
ＯＳＦＥＴとバイポーラトランジスタを組み合わせたＢ
ｉＭＯＳあるいはＢｉＣＭＯＳ構造などの種々の半導体
素子を組み合わせた態様とすることができる。
【００５２】さらに、ＳＯＩウエハにおける素子形成用
半導体基板に形成する半導体素子としては、ＤＲＡＭ、
ＦＲＡＭ（Ferroelctric RAM) またはＳＲＡＭなどのメ
モリセルを構成する半導体素子の態様とすることができ
る。
半導体基板に形成する半導体素子としては、ＤＲＡＭ、
ＦＲＡＭ（Ferroelctric RAM) またはＳＲＡＭなどのメ
モリセルを構成する半導体素子の態様とすることができ
る。
【００５３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５４】（１）．本発明のＳＯＩウエハによれば、
絶縁膜の下のベース用半導体基板に配線層としての半導
体領域を備えていることによって、素子形成用半導体基
板に形成する半導体素子およびその配線層を形成する場
合に、ベース用半導体基板に形成されている配線層を利
用できるので、半導体素子の配線領域の設計仕様の自由
度が向上すると共に素子形成用半導体基板の上に形成す
る配線層の多層構造を低減できるので、デバイス構造の
簡略化および微細化ができる。
絶縁膜の下のベース用半導体基板に配線層としての半導
体領域を備えていることによって、素子形成用半導体基
板に形成する半導体素子およびその配線層を形成する場
合に、ベース用半導体基板に形成されている配線層を利
用できるので、半導体素子の配線領域の設計仕様の自由
度が向上すると共に素子形成用半導体基板の上に形成す
る配線層の多層構造を低減できるので、デバイス構造の
簡略化および微細化ができる。
【００５５】（２）．本発明のＳＯＩウエハによれば、
絶縁膜の下のベース用半導体基板に容量素子および配線
層としての半導体領域を備えていることによって、素子
形成用半導体基板に形成する半導体素子およびその配線
層を形成する場合に、ベース用半導体基板に形成されて
いる容量素子および配線層を利用できるので、デバイス
構造の簡略化および微細化ができる。
絶縁膜の下のベース用半導体基板に容量素子および配線
層としての半導体領域を備えていることによって、素子
形成用半導体基板に形成する半導体素子およびその配線
層を形成する場合に、ベース用半導体基板に形成されて
いる容量素子および配線層を利用できるので、デバイス
構造の簡略化および微細化ができる。
【００５６】（３）．本発明のＳＯＩウエハを用いた半
導体集積回路装置およびその製造方法によれば、配線層
としての半導体領域を備えているベース用半導体基板を
有するＳＯＩウエハを用いていることによって、素子形
成用半導体基板に形成する半導体素子およびその配線層
を形成する場合に、ベース用半導体基板に形成されてい
る配線層を利用できるので、半導体素子の配線領域の設
計仕様の自由度が向上すると共に素子形成用半導体基板
の上に形成する配線層の多層構造を低減できる。したが
って、半導体素子の面積を低減できると共に素子形成用
半導体基板の上に形成する配線層の平坦性を向上するこ
とができ、簡単な製造工程を用いて高性能な半導体集積
回路装置を製造することができる。
導体集積回路装置およびその製造方法によれば、配線層
としての半導体領域を備えているベース用半導体基板を
有するＳＯＩウエハを用いていることによって、素子形
成用半導体基板に形成する半導体素子およびその配線層
を形成する場合に、ベース用半導体基板に形成されてい
る配線層を利用できるので、半導体素子の配線領域の設
計仕様の自由度が向上すると共に素子形成用半導体基板
の上に形成する配線層の多層構造を低減できる。したが
って、半導体素子の面積を低減できると共に素子形成用
半導体基板の上に形成する配線層の平坦性を向上するこ
とができ、簡単な製造工程を用いて高性能な半導体集積
回路装置を製造することができる。
【００５７】（４）．本発明のＳＯＩウエハを用いた半
導体集積回路装置およびその製造方法によれば、例えば
ＤＲＡＭなどに使用されている容量素子および配線層と
しての半導体領域を備えているベース用半導体基板を有
するＳＯＩウエハを用いていることによって、素子形成
用半導体基板に形成する半導体素子およびその配線層を
形成する場合に、ベース用半導体基板に形成されている
容量素子および配線層を利用できるので、素子形成用半
導体基板とその上に形成する配線層の領域に容量素子を
形成するのを低減できる。また、素子形成用半導体基板
に形成する半導体素子の配線領域の設計仕様の自由度が
向上すると共に素子形成用半導体基板の上に形成する配
線層の多層構造を低減できる。したがって、半導体素子
の面積を低減できると共に素子形成用半導体基板の上に
形成する配線層の平坦性を向上することができ、簡単な
製造工程を用いて高性能なＤＲＡＭなどの半導体集積回
路装置を製造することができる。
導体集積回路装置およびその製造方法によれば、例えば
ＤＲＡＭなどに使用されている容量素子および配線層と
しての半導体領域を備えているベース用半導体基板を有
するＳＯＩウエハを用いていることによって、素子形成
用半導体基板に形成する半導体素子およびその配線層を
形成する場合に、ベース用半導体基板に形成されている
容量素子および配線層を利用できるので、素子形成用半
導体基板とその上に形成する配線層の領域に容量素子を
形成するのを低減できる。また、素子形成用半導体基板
に形成する半導体素子の配線領域の設計仕様の自由度が
向上すると共に素子形成用半導体基板の上に形成する配
線層の多層構造を低減できる。したがって、半導体素子
の面積を低減できると共に素子形成用半導体基板の上に
形成する配線層の平坦性を向上することができ、簡単な
製造工程を用いて高性能なＤＲＡＭなどの半導体集積回
路装置を製造することができる。
【図１】本発明の一実施の形態であるＳＯＩウエハを用
いた半導体集積回路装置の製造工程を示す要部断面図で
ある。
いた半導体集積回路装置の製造工程を示す要部断面図で
ある。
【図２】図１に続くＳＯＩウエハを用いた半導体集積回
路装置の製造工程を示す要部断面図である。
路装置の製造工程を示す要部断面図である。
【図３】図２に続くＳＯＩウエハを用いた半導体集積回
路装置の製造工程を示す要部断面図である。
路装置の製造工程を示す要部断面図である。
【図４】図３に続くＳＯＩウエハを用いた半導体集積回
路装置の製造工程を示す要部断面図である。
路装置の製造工程を示す要部断面図である。
【図５】図４に続くＳＯＩウエハを用いた半導体集積回
路装置の製造工程を示す要部断面図である。
路装置の製造工程を示す要部断面図である。
【図６】図５に続くＳＯＩウエハを用いた半導体集積回
路装置の製造工程を示す要部断面図である。
路装置の製造工程を示す要部断面図である。
【図７】図６に続くＳＯＩウエハを用いた半導体集積回
路装置の製造工程を示す要部断面図である。
路装置の製造工程を示す要部断面図である。
【図８】図７に続くＳＯＩウエハを用いた半導体集積回
路装置の製造工程を示す要部断面図である。
路装置の製造工程を示す要部断面図である。
【図９】図８に続くＳＯＩウエハを用いた半導体集積回
路装置の製造工程を示す要部断面図である。
路装置の製造工程を示す要部断面図である。
【図１０】図８に示す半導体集積回路装置の断面領域の
近傍の平面を透視的に示す概略平面図である。
近傍の平面を透視的に示す概略平面図である。
【図１１】本発明の他の実施の形態であるＳＯＩウエハ
を用いた半導体集積回路装置の製造工程を示す要部断面
図である。
を用いた半導体集積回路装置の製造工程を示す要部断面
図である。
【図１２】図１１に続くＳＯＩウエハを用いた半導体集
積回路装置の製造工程を示す要部断面図である。
積回路装置の製造工程を示す要部断面図である。
【図１３】図１２に続くＳＯＩウエハを用いた半導体集
積回路装置の製造工程を示す要部断面図である。
積回路装置の製造工程を示す要部断面図である。
【図１４】図１３に続くＳＯＩウエハを用いた半導体集
積回路装置の製造工程を示す要部断面図である。
積回路装置の製造工程を示す要部断面図である。
【図１５】図１４に続くＳＯＩウエハを用いた半導体集
積回路装置の製造工程を示す要部断面図である。
積回路装置の製造工程を示す要部断面図である。
【図１６】図１５に続くＳＯＩウエハを用いた半導体集
積回路装置の製造工程を示す要部断面図である。
積回路装置の製造工程を示す要部断面図である。
【図１７】図１６に続くＳＯＩウエハを用いた半導体集
積回路装置の製造工程を示す要部断面図である。
積回路装置の製造工程を示す要部断面図である。
【図１８】図１７に続くＳＯＩウエハを用いた半導体集
積回路装置の製造工程を示す要部断面図である。
積回路装置の製造工程を示す要部断面図である。
【図１９】本発明の他の実施の形態であるＳＯＩウエハ
の製造工程を示す要部断面図である。
の製造工程を示す要部断面図である。
【図２０】図１９に続くＳＯＩウエハの製造工程を示す
要部断面図である。
要部断面図である。
【図２１】図２０に続くＳＯＩウエハの製造工程を示す
要部断面図である。
要部断面図である。
【図２２】図２１に続くＳＯＩウエハの製造工程を示す
要部断面図である。
要部断面図である。
【図２３】図２２に続くＳＯＩウエハの製造工程を示す
要部断面図である。
要部断面図である。
１ ベース用半導体基板 ２ フォトレジスト膜 ３ 半導体領域 ４ フォトレジスト膜 ５ 半導体領域 ６ 絶縁膜 ７ 素子形成用半導体基板 ８ フォトレジスト膜 ９ コンタクトホール １０ コンタクトプラグ １１ フィールド絶縁膜 １２ 半導体領域 １３ ゲート絶縁膜 １４ ゲート電極 １５ 絶縁膜 １６ 側壁絶縁膜 １７ 半導体領域 １８ 半導体領域 １９ 絶縁膜 ２０ コンタクトプラグ ２１ 絶縁膜 ２２ 配線層 ２３ 溝 ２４ 絶縁膜 ２５ コンタクトプラグ
Claims (9)
- 【請求項１】 ベース用半導体基板の上に絶縁膜を介し
て素子形成用半導体基板が設けられているＳＯＩウエハ
であって、前記絶縁膜の下のベース用半導体基板の選択
的な領域に前記ベース用半導体基板よりも高不純物濃度
の配線用の半導体領域が設けられていることを特徴とす
るＳＯＩウエハ。 - 【請求項２】 請求項１記載のＳＯＩウエハであって、
前記配線用の半導体領域と前記素子形成用半導体基板と
がコンタクトプラグによって電気的に接続されているこ
とを特徴とするＳＯＩウエハ。 - 【請求項３】 請求項１または２記載のＳＯＩウエハで
あって、前記配線用の半導体領域とｐｎ接合を形成して
いる半導体領域が設けられており、そのｐｎ接合による
容量を容量素子としていることを特徴とするＳＯＩウエ
ハ。 - 【請求項４】 ベース用半導体基板の上に絶縁膜を介し
て素子形成用半導体基板が設けられているＳＯＩウエハ
であって、前記絶縁膜の下のベース用半導体基板の選択
的な領域を容量素子用の一方の電極とし、その電極の領
域に容量素子用の絶縁膜および容量素子用の他方の電極
としてのコンタクトプラグが設けられていることを特徴
とするＳＯＩウエハ。 - 【請求項５】 請求項４記載のＳＯＩウエハであって、
前記ベース用半導体基板の選択的な領域に前記ベース用
半導体基板よりも高不純物濃度の配線用の半導体領域が
設けられていることを特徴とするＳＯＩウエハ。 - 【請求項６】 請求項１〜５のいずれか１項に記載のＳ
ＯＩウエハであって、前記コンタクトプラグは、柱形
状、すなわち、ピラーであることを特徴とするＳＯＩウ
エハ。 - 【請求項７】 請求項１〜６のいずれか１項に記載のＳ
ＯＩウエハにおける素子形成用半導体基板に複数の半導
体素子が形成されていることを特徴とする半導体集積回
路装置。 - 【請求項８】 請求項１〜６のいずれか１項に記載のＳ
ＯＩウエハにおける素子形成用半導体基板に複数の半導
体素子を形成する工程と、前記素子形成用半導体基板の
上に前記半導体素子の配線層を形成する工程とを有する
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項９】 請求項８記載の半導体集積回路装置の製
造方法であって、前記配線層の一部は、前記素子形成用
半導体基板の上に形成された絶縁膜にコンタクトホール
が形成されており、そのコンタクトホールにコンタクト
プラグが埋め込まれている配線層であることを特徴とす
る半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8190139A JPH1041511A (ja) | 1996-07-19 | 1996-07-19 | Ｓｏｉウエハおよびそれを用いた半導体集積回路装置ならびにその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8190139A JPH1041511A (ja) | 1996-07-19 | 1996-07-19 | Ｓｏｉウエハおよびそれを用いた半導体集積回路装置ならびにその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041511A true JPH1041511A (ja) | 1998-02-13 |
Family
ID=16253057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8190139A Pending JPH1041511A (ja) | 1996-07-19 | 1996-07-19 | Ｓｏｉウエハおよびそれを用いた半導体集積回路装置ならびにその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1041511A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121659A (en) * | 1998-03-27 | 2000-09-19 | International Business Machines Corporation | Buried patterned conductor planes for semiconductor-on-insulator integrated circuit |
| JP2003500830A (ja) * | 1999-05-19 | 2003-01-07 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | タングステン充填ディープトレンチ |
| JP2005536037A (ja) * | 2002-06-11 | 2005-11-24 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Ｓｏｉデバイスにおけるドープ領域の形成方法 |
| US7226816B2 (en) | 2000-05-31 | 2007-06-05 | International Business Machines Corporation | Method of forming connection and anti-fuse in layered substrate such as SOI |
| CN1322576C (zh) * | 2001-09-18 | 2007-06-20 | 精工电子有限公司 | 制造半导体集成电路的方法 |
| JP2008109148A (ja) * | 2007-11-19 | 2008-05-08 | Toshiba Corp | 半導体集積装置 |
| CN100390926C (zh) * | 2003-10-22 | 2008-05-28 | 台湾积体电路制造股份有限公司 | 绝缘膜上硅（soi）晶片上接触区的制造方法 |
| JP2008172238A (ja) * | 2007-01-15 | 2008-07-24 | Internatl Business Mach Corp <Ibm> | 半導体構造および半導体構造の形成方法（フィールド・シールドを有する半導体構造およびその構造の形成方法） |
-
1996
- 1996-07-19 JP JP8190139A patent/JPH1041511A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100331523B1 (ko) * | 1998-03-27 | 2002-04-06 | 포만 제프리 엘 | 에스오아이 집적 회로 및 그 제조 방법 |
| EP0948054A3 (en) * | 1998-03-27 | 2003-08-27 | International Business Machines Corporation | Buried patterned conductor planes for semiconductor-on-insulator integrated circuit |
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| JP2008109148A (ja) * | 2007-11-19 | 2008-05-08 | Toshiba Corp | 半導体集積装置 |
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