JPH10200075A5 - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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なお、上記技術が記載された文献としては、たとえば、１９９４年度アイ・イー・ディー・エム予稿集（ＩＥＤＭ｀９４）、ｐ６３５がある。
またＩＣ内の信号配線と電力用の電源配線・ＧＮＤ配線等における信号配線は薄い配線層で形成してファインピッチパターンとし、電源配線は厚い配線層を用いることは特開昭５８−１８９４１号公報、特開昭６１−２９４８５３号公報および特開平５−２３４９９２号公報に開示がある。メモリアレイ部の信号配線はメモリアレイ部以外の部分の配線より厚さを小さくして寄生容量を減らす配線構造は特開昭６１−１２３１７０号公報に開示がある。メモリセルのビット線に埋め込み配線を用いる構造は特願平８−１３８３１５号（特開平９−１３５００５号公報）および特開平８−３１９５０号公報に開示がある。

Claims (11)

  1. メモリセル選択用第１ＭＩＳＦＥＴと容量素子からなるメモリセルにワード線とデータ線が接続されており、周辺回路部に第２ＭＩＳＦＥＴが形成されている半導体集積回路装置の製造方法において、
    （ａ）半導体基板上に前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴのゲート電極、ソース・ドレイン領域を形成する工程、
    （ｂ）前記半導体基板の主面上に第１絶縁膜を形成する工程、
    （ｃ）前記第１絶縁膜を開口して前記第１ＭＩＳＦＥＴのソース・ドレイン領域のすくなくとも一方を露出する第１接続孔および周辺回路部の前記第２ＭＩＳＦＥＴのソース・ドレイン領域の少なくとも一方を露出する第２接続孔を前記第１絶縁膜に形成し、前記第１接続孔および前記第２接続孔に第１導電膜を埋め込み第１プラグおよび第２プラグを形成する工程、
    （ｄ）前記第１絶縁膜上に第２絶縁膜を堆積した後に、前記第２絶縁膜上面を平坦化する工程、
    （ｅ）前記第２絶縁膜に溝を形成して前記第１プラグまたは前記第２プラグ上面を露出するように配線溝を形成する工程、
    （ｆ）前記配線溝内および前記第２絶縁膜上に第２導電膜を堆積し、前記第２絶縁膜上の前記第２導電膜を除去し前記配線溝内に前記第２導電膜を残すようにする工程、
    を有することを特徴とする半導体集積回路装置の製造方法。
  2. 請求項１記載の半導体集積回路装置の製造方法であって、
    前記（ｄ）工程における平坦化工程は、機械化学研磨方法により平坦化を行うものであることを特徴とする半導体集積回路装置の製造方法。
  3. メモリセル選択用第１ＭＩＳＦＥＴと容量素子からなるメモリセルにワード線とデータ線が接続されており、周辺回路部に第２ＭＩＳＦＥＴが形成されている半導体集積回路装置の製造方法において、
    （ａ）半導体基板上に前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴのゲート電極、ソース・ドレイン領域を形成する工程、
    （ｂ）前記半導体基板の主面上に第１絶縁膜を形成する工程、
    （ｃ）前記第１絶縁膜を開口して前記第１ＭＩＳＦＥＴのソース・ドレイン領域のすくなくとも一方を露出する第１接続孔を前記第１絶縁膜に形成し、前記第１接続孔に第１導電膜を埋め込み第１プラグを形成する工程、
    （ｄ）前記第１絶縁膜を開口して周辺回路部の前記第２ＭＩＳＦＥＴのソース・ドレイン領域の少なくとも一方を露出する第２接続孔を前記第１絶縁膜に形成し、前記第２接続孔に第２導電膜を埋め込み第２プラグを形成する工程、
    （ｅ）前記第１絶縁膜上に第２絶縁膜・第３絶縁膜を堆積した後に、前記第３絶縁膜上面を平坦化する工程、
    （ｆ）前記第２・第３絶縁膜に溝を形成して前記第１プラグまたは前記第２プラグ上面を露出するように配線溝を形成する工程、
    （ｇ）前記配線溝内および前記第３絶縁膜上に第３導電膜を堆積し、前記第３絶縁膜上の前記第３導電膜を除去し前記配線溝内に前記第３導電膜を残すようにする工程、
    を有することを特徴とする半導体集積回路装置の製造方法。
  4. 請求項３記載の半導体集積回路装置の製造方法であって、
    前記（ｅ）工程における前記第３絶縁膜の平坦化は、機械化学研磨方法により平坦化を行うことを特徴とする半導体集積回路装置の製造方法。
  5. 請求項３記載の半導体集積回路装置の製造方法であって、
    前記（ｃ）工程における前記第１プラグは、ポリシリコンプラグであることを特徴とする半導体集積回路装置の製造方法。
  6. 請求項３記載の半導体集積回路装置の製造方法であって、
    前記（ｄ）工程における前記第２プラグは、タングステンプラグであることを特徴とする半導体集積回路装置の製造方法。
  7. 請求項３記載の半導体集積回路装置の製造方法であって、
    前記（ｆ）工程における前記第２絶縁膜はシリコン窒化膜であり、前記第３絶縁膜はシリコン酸化膜であることを特徴とする半導体集積回路装置の製造方法。
  8. 請求項３記載の半導体集積回路装置の製造方法であって、
    前記（ｄ）工程における前記第１絶縁膜を開口して周辺回路部の前記第２ＭＩＳＦＥＴのソース・ドレイン領域の少なくとも一方を露出する第２接続孔を前記第１絶縁膜に形成し、前記第２接続孔に第２導電膜を埋め込み第２プラグを形成する前に、前記周辺回路部の前記第１絶縁膜をエッチングバックすることを特徴とする半導体集積回路装置の製造方法。
  9. メモリセル選択用第１ＭＩＳＦＥＴと容量素子からなるメモリセルにワード線とデータ線が接続されており、周辺回路部に第２ＭＩＳＦＥＴが形成されている半導体集積回路装置の製造方法において、
    （ａ）半導体基板上に前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴのゲート電極、ソース・ドレイン領域を形成する工程、
    （ｂ）前記半導体基板の主面上に第１絶縁膜を形成する工程、
    （ｃ）前記第１絶縁膜を開口して前記第１ＭＩＳＦＥＴのソース・ドレイン領域のすくなくとも一方を露出する第１接続孔を前記第１絶縁膜に形成し、前記第１接続孔に第１導電膜を埋め込み第１プラグを形成する工程、
    （ｄ）前記第１絶縁膜上に第２絶縁膜・第３絶縁膜を堆積した後に、前記第３絶縁膜上面を平坦化する工程、
    （ｅ）前記第２・第３絶縁膜に溝を形成して前記第１プラグ上面を露出するように配線溝を形成する工程、
    （ｆ）前記配線溝内および前記第３絶縁膜上に第３導電膜を堆積し、前記第３絶縁膜上の前記第３導電膜を除去し前記配線溝内に前記第３導電膜を残すようにする工程、
    を有することを特徴とする半導体集積回路装置の製造方法。
  10. 請求項９に記載の半導体集積回路装置の製造方法であって、
    前記（ｃ）工程における前記第１プラグは、ポリシリコンプラグであることを特徴とする半導体集積回路装置の製造方法。
  11. 請求項９記載の半導体集積回路装置の製造方法であって、
    前記（ｄ）工程における前記第２絶縁膜はシリコン窒化膜であり、前記第３絶縁膜はシリコン酸化膜であることを特徴とする半導体集積回路装置の製造方法。
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