JPH1041812A - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路

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JPH1041812A
JPH1041812A JP8195887A JP19588796A JPH1041812A JP H1041812 A JPH1041812 A JP H1041812A JP 8195887 A JP8195887 A JP 8195887A JP 19588796 A JP19588796 A JP 19588796A JP H1041812 A JPH1041812 A JP H1041812A
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Abstract

(57)【要約】 【課題】 発振周波数のばらつきをほとんど考慮するこ
となく、制御感度を十分に抑えたＶＣＯの設計を可能と
することで低ジッタを実現し、ＶＣＯのばらつきがコス
ト、生産性などに与える 【解決手段】 ＶＣＯの発振周波数の可変範囲を測定す
る手段６を有し、予目前記し測定手段により測定され、
メモリ８に記憶されたＶＣＯ３の周波数データに基づき
分周回路４の分周比を制御することにより、ＶＣＯ３の
有する発振周波数の可変範囲の中心付近の周波数でＶＣ
Ｏ３を動作させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばディスプレ
イモニタ等においてデジタル回路の動作クロックの発生
や水平ドライブパルスの発生回路等に用いられるＰＬＬ
回路に関するものである。
【０００２】
【従来の技術】近年、ディスプレイモニタには補正波形
等を発生するためのデジタル回路が導入され、その動作
クロック発生用にＰＬＬ回路が用いられている。また、
従来専用の水平同期処理ＩＣで行っていた水平ドライブ
パルス発生においても、各種機能のＩＣ化を行う際にＩ
Ｃ内部に取り込みやすいという観点から、クロック逓倍
型の一般のＰＬＬ回路を利用する場合がある。
【０００３】図４に従来のＰＬＬ回路を示す。図４にお
いて分周回路４に分周比Ｎが設定されるときＰＬＬのロ
ック状態においてＶＣＯ３の出力は位相比較器１に入力
される基準信号に同期し、かつＮ倍の周波数を有する。
ＰＬＬの分周比は固定で使用される事もあるが、図示す
るように入力される基準信号の周波数に応じてＣＰＵ５
などから制御される場合も多い。
【０００４】
【発明が解決しようとする課題】このＰＬＬ回路におい
て、一般にＶＣＯの周波数の可変範囲は再生信号のジッ
タに大きく影響するため、特に低ジッタが要求される場
合、ＶＣＯは制御感度を抑えて設計される。ところがＶ
ＣＯは使用される部品の定数のばらつきにより発振周波
数がばらつき、必要な周波数での安定した発振が困難と
なるので、ばらつきを考慮した上で発振周波数の可変範
囲を決定する必要があり、十分に制御感度を抑えられな
い場合があり、目標とするジッタ性能を実現出来ない場
合があった。またばらつきを抑えるために、ＶＣＯを構
成する部品が偏差の特に小さなものに限定される、可変
容量コンデンサなどを利用して生産工程での発振周波数
の個別調整が必要となるなどコストアップ、生産性の悪
化などの問題があった。
【０００５】
【課題を解決するための手段】この課題を解決するため
に、本発明のＰＬＬ回路は、ＶＣＯの発振周波数の可変
範囲を測定する手段を有し、予め前記測定手段により測
定され、メモリに記憶されたＶＣＯの周波数データに基
づき分周比を制御することにより、ＶＣＯの有する発振
周波数の可変範囲の中心付近の周波数でＶＣＯを動作さ
せることを特徴としたものである。
【０００６】本発明によれば、ＶＣＯの発振周波数にば
らつきが生じる場合においても、各ＶＣＯの発振周波数
に応じた最適な周波数で動作させることが可能であるの
で、制御感度を十分に抑えたＶＣＯの設計が可能となる
ことで低ジッタを実現しつつ、ＶＣＯの発振周波数のば
らつきがコスト、生産性などに与える影響を最小限に抑
えたＰＬＬ回路を提供できる。
【０００７】
【発明の実施の形態】本発明の請求項１記載のＰＬＬ装
置は、ＶＣＯの発振周波数の可変範囲を測定する手段を
有し、予め前記測定手段により測定され、メモリに記憶
されたＶＣＯの周波数データに基づき分周比を制御する
ことにより、ＶＣＯの有する発振周波数の可変範囲の中
心付近の周波数でＶＣＯを動作させることを特徴とした
ものであり、発振周波数のばらつきをほとんど考慮する
ことなく、制御感度を十分に抑えたＶＣＯの設計が可能
となることで低ジッタを実現でき、またＶＣＯのばらつ
きがコスト、生産性などに与える影響を最小限に抑える
ことができる。
【０００８】次に、本発明の請求項２記載のＰＬＬ回路
は、請求項１に記載されたＰＬＬ回路において、メモリ
に記憶するＶＣＯの周波数データを、ＶＣＯの発振周波
数の可変範囲の中心周波数に対応するものとしたもので
あり、発振周波数のばらつきをほとんど考慮することな
く、制御感度を十分に抑えたＶＣＯの設計が可能となる
ことで低ジッタを実現でき、またＶＣＯのばらつきがコ
スト、生産性などに与える影響を最小限に抑えることが
できる。
【０００９】次に、本発明の請求項３記載のＰＬＬ回路
は、ＣＰＵと、周波数検出手段と、分周比をＣＰＵから
制御可能な分周回路を含んだＰＬＬ回路において、周波
数が既知であるテスト用の基準信号に対し、分周比を順
次変化させ、各分周比において前記周波数検出手段によ
り前記分周回路の出力の周波数検出を行うことにより、
基準信号に対するＰＬＬのロックする分周比の範囲を測
定することを特徴としたもので、間接的にＶＣＯの制御
範囲を測定することができる。
【００１０】また請求項１記載のＰＬＬ回路に用いるこ
とで、発振周波数のばらつきをほとんど考慮することな
く、制御感度を十分に抑えたＶＣＯの設計が可能となる
ことで低ジッタを実現でき、またＶＣＯのばらつきがコ
スト、生産性などに与える影響を最小限に抑えることが
できる。
【００１１】次に本発明の請求項４記載のＰＬＬ回路
は、請求項３記載のＰＬＬ回路において、周波数がｆｔ
であるテスト用の基準信号に対しロックしうる分周比の
中心の値ＮｃをＶＣＯの周波数データとしてメモリに記
憶するものであり、周波数がｆＨである基準信号が入力
された際に、前記メモリに記憶されたＮｃおよびｆＨに
より、分周比ＮがＮ＝Ｎｃ×ｆｔ／ｆＨなる式にて設定
されることを特徴としたものであり、発振周波数のばら
つきをほとんど考慮することなく、制御感度を十分に抑
えたＶＣＯの設計が可能となることで低ジッタを実現で
き、またＶＣＯのばらつきがコスト、生産性などに与え
る影響を最小限に抑えることができる。
【００１２】次に本発明の請求項５記載のＰＬＬ回路
は、請求項３記載のＰＬＬ回路において、周波数がｆｔ
であるテスト用の基準信号に対しロックしうる分周比の
中心の値Ｎｃと標準的な値Ｎｔｙｐとの差ΔＮをメモリ
に記憶するものであり、周波数がｆＨである基準信号が
入力された際に、分周比ＮがＮ＝Ｎｔｙｐ×ｆｔ／ｆＨ
＋ΔＮ×ｆｔ／ｆＨなる式にて設定されることを特徴と
したものであり、発振周波数のばらつきをほとんど考慮
することなく、制御感度を十分に抑えたＶＣＯの設計が
可能となることで低ジッタを実現でき、またＶＣＯのば
らつきがコスト、生産性などに与える影響を最小限に抑
えることができる。
【００１３】（実施の形態１）以下に、本発明の請求項
１、請求項２、請求項３、請求項４及び請求項５に記載
された発明の実施の形態について、図１及び図２を用い
て説明する。
【００１４】図１において、位相比較器１、ローパスフ
ィルタ２、ＶＣＯ３、分周回路４は一般のＰＬＬ回路を
構成するものである。位相比較器１にはＣＰＵ５から制
御されるセレクタ７により、テスト用の基準信号と、実
動作時の基準信号が切り替えられて入力される。また周
波数検出回路６により前記基準信号および分周回路４の
出力の周波数検出がなされる。
【００１５】また図２は、ＶＣＯの制御特性の例を示す
ものである。図１において周波数ｆｔであるテスト用の
基準信号にてＰＬＬ回路を動作させた場合、分周比をＮ
とすれば、ＰＬＬのロック状態におけるＶＣＯ３の発振
周波数はｆｔ×Ｎで示され、周波数検出回路６において
分周回路４の出力の周波数は基準信号と同一のｆｔが検
出される。図２の（ａ）の制御特性を示すＶＣＯにおい
て分周比を順次変化させ分周回路４の出力の周波数がｆ
ｔとなる分周比の範囲を測定する。前記分周比の範囲が
Ｎｍｉｎ〜Ｎｍａｘである時、図２に示す様にＶＣＯ３
の発振周波数範囲はＮｍｉｎ×ｆｔ〜Ｎｍａｘ×ｆｔと
なり、またｆｔ×（Ｎｍｉｎ＋Ｎｍａｘ）／２が発振周
波数範囲のほぼ中央であることが予測される。
【００１６】以上から得られる結果を、測定を行ったＶ
ＣＯ固有の周波数データとして、メモリ８に記憶し、次
回からの通常動作時には前記メモリ８に記憶されたＶＣ
Ｏ周波数データを反映させて分周比を決定することで様
々な基準信号周波数に対し、ＶＣＯ３の発振周波数のを
可変範囲のほぼ中央でＰＬＬを動作させることができ
る。
【００１７】特に請求項４においては、分周比Ｎｃ＝
（Ｎｍｉｎ＋Ｎｍａｘ）／２としたときのＮｃをメモリ
８に記憶するもので、次回からの通常動作時には、基準
信号の周波数検出結果ｆＨに対し、メモリ８から読み出
したＶＣＯ３の周波数データＮｃから、分周比ＮをＮ＝
Ｎｃ×ｆｔ／ｆＨとするものである。
【００１８】また請求項５においては、前記Ｎｃと、例
えば設計の標準値Ｎｔｙｐとの差ΔＮ（＝Ｎｃ−Ｎｔｙ
ｐ）をメモリ８に記憶するもので、次回からの通常動作
時には、基準信号の周波数検出結果ｆＨに対し、メモリ
８から読み出したＶＣＯ３の周波数データΔＮから、分
周比ＮをＮ＝Ｎｔｙｐ×ｆｔ／ｆＨ＋ΔＮ×ｆｔ／ｆＨ
とするものである。
【００１９】すなわち図２における（ｂ）のようにばら
つきを考慮して、ＶＣＯの制御範囲を広く取る必要がな
く、ＰＬＬ回路の低ジッタを実現できる。また設計目標
が（ｃ）の特性であり、実際には発振周波数がばらつい
て（ａ）の特性となった場合においても、個別に発振周
波数を調整し（ｃ）の特性に合わせ込みを行う必要が無
く、またＶＣＯに使用する部品の制限も大きく緩和され
る。
【００２０】なおＶＣＯの発振周波数の測定はただ１度
だけ行えば良いのは言うまでもない。またＶＣＯの発振
周波数範囲の測定は可能であれば単体で行ってもよい
が、本形態のようにＰＬＬのロック範囲を調べる場合に
は、ＶＣＯに何らかの電圧等を外部から入力する必要が
無く、ソフト処理のみで行うのに都合がよい。
【００２１】次に、本発明の具体例を説明する。図３は
本発明をディスプレイモニタの水平ドライブパルス発生
回路に用いたものである。セレクタ１０は主にＶＣＯの
発振周波数の測定時に水平出力回路９を含まずＰＬＬ動
作をさせ、通常は水平出力回路込みでＰＬＬ動作をさせ
るための切り替え用である。本回路にＰＬＬ回路が使用
されるのは、水平出力回路９の回路遅延が温度等の影響
により変化した場合においても、フライバックパルスの
位相を一定に保ち水平画面位置を遅延回路１２により決
まる位相に常に固定するためであり、また特に低ジッタ
が要求される部分である。ビデオ信号のサンプリングク
ロック発生用のＰＬＬ回路では特定の発振周波数でＶＣ
Ｏを動作させることが必要となるが、本実施例や、デジ
タル回路の動作クロック発生用のＰＬＬ回路であれば、
動作させている分周比が既知であればよい場合が多く、
ＶＣＯの発振周波数に合わせてＰＬＬ回路を動作させる
本発明は有効である。本実施例においてはＣＰＵ動作用
のクロックを分周回路１１にて分周することでテスト用
の基準信号を得ており、外部からのテスト用の基準信号
入力も不要で、ＶＣＯの発振周波数のばらつき吸収が、
完全にソフト処理により自動的に行われる。
【００２２】
【発明の効果】以上のように本発明によれば、ＶＣＯの
発振周波数にばらつきが生じる場合においても、各ＶＣ
Ｏの発振周波数に応じた最適な周波数で動作させること
が可能であるので、制御感度を十分に抑えたＶＣＯの設
計が可能となることで低ジッタを実現しつつ、ＶＣＯの
発振周波数のばらつきがコスト、生産性などに与える影
響を最小限に抑えたＰＬＬ回路を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施例の形態によるＰＬＬ回路のブ
ロック図
【図２】本発明の一実施例の形態の説明のためのＶＣＯ
の制御特性を示すグラフ
【図３】本発明の一実施例であるディスプレイモニタの
水平ドライブパルス発生回路を示すブロック図
【図４】従来のＰＬＬ回路のブロック図
【符号の説明】
１ 位相比較器 ２ ローパスフィルタ ３ ＶＣＯ ４ 分周回路 ５ ＣＰＵ ６ 周波数検出回路 ７ セレクタ ８ メモリ ９ 水平出力回路 １０ セレクタ １１ 分周回路 １２ 遅延回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/12 Ｈ０３Ｌ 7/08 Ｆ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ＶＣＯの発振周波数の可変範囲を測定す
    る手段を有し、予め前記測定手段により測定され、メモ
    リに記憶されたＶＣＯの周波数データに基づき分周比を
    制御することにより、ＶＣＯの有する発振周波数の可変
    範囲の中心付近の周波数でＶＣＯを動作させることを特
    徴としたＰＬＬ回路。
  2. 【請求項２】 メモリに記憶するＶＣＯの周波数データ
    を、ＶＣＯの発振周波数の可変範囲の中心周波数に対応
    するものとした、請求項１記載のＰＬＬ回路。
  3. 【請求項３】 ＣＰＵと、周波数検出手段と、分周比を
    ＣＰＵから制御可能な分周回路を含んだＰＬＬ回路にお
    いて、周波数が既知であるテスト用の基準信号に対し、
    分周比を順次変化させ、各分周比において前記周波数検
    出手段により前記分周回路の出力の周波数検出を行うこ
    とにより、基準信号に対するＰＬＬのロックする分周比
    の範囲を測定することを特徴とした請求項１記載のＰＬ
    Ｌ回路。
  4. 【請求項４】 周波数がｆｔであるテスト用の基準信号
    に対しロックしうる分周比の中心の値ＮｃをＶＣＯの周
    波数データとしてメモリに記憶するものであり、周波数
    がｆＨである基準信号が入力された際に、前記メモリに
    記憶されたＮｃおよびｆＨにより、分周比ＮがＮ＝Ｎｃ
    ×ｆｔ／ｆＨなる式にて設定されることを特徴とした請
    求項３記載のＰＬＬ回路
  5. 【請求項５】 周波数がｆｔであるテスト用の基準信号
    に対しロックしうる分周比の中心の値Ｎｃと標準的な値
    Ｎｔｙｐとの差ΔＮをメモリに記憶するものであり、周
    波数がｆＨである基準信号が入力された際に、分周比Ｎ
    がＮ＝Ｎｔｙｐ×ｆｔ／ｆＨ＋ΔＮ×ｆｔ／ｆＨなる式
    にて設定されることを特徴とした請求項３記載のＰＬＬ
    回路。
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