JPH10242852A - クロック生成用ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 動作条件が変化しても、位相制御の範囲を調
整する必要がなく、クロックの位相を精度よく制御する
ことができるクロック生成用ＰＬＬ回路を提供する。 【解決手段】 位相比較器１１は水平同期信号Ａ１と被
比較信号Ｂ１との位相を比較し、位相比較器１２は水平
同期信号Ａ２と被比較信号Ｂ２との位相を比較する。混
合器１３は位相比較器１１，１２の出力Ｃ１，Ｃ２を混
合し、ＬＰＦ２，ＶＣＯ３へと入力する。分周器４はク
ロックを分周し、被比較信号Ｂ１として位相比較器１１
に入力する。ＤＦＦ１４はクロックによって駆動され、
被比較信号Ｂ１をラッチして被比較信号Ｂ２として位相
比較器１２に入力する。混合器１３の混合比を位相制御
手段６によって制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力された基準信
号にロックしたクロックを生成するクロック生成用ＰＬ
Ｌ回路に係り、特に、パーソナルコンピュータ（パソコ
ン）からの信号を入力としてデジタル信号処理を行うデ
ィスプレイ装置やテレビジョン受像機等に用いて好適
な、水平同期信号にロックしたクロックを生成するクロ
ック生成用ＰＬＬ回路に関する。

【０００２】

【従来の技術】パソコンより出力されるアナログのパソ
コン信号は、Ａ／Ｄコンバータ等によりデジタル信号に
変換し、ディスプレイ装置やテレビジョン受像機等の表
示デバイスにおける表示に必要なデジタル信号処理を施
して、その表示デバイスに表示する。なお、Ａ／Ｄコン
バータによるアナログ信号からデジタル信号の変換は、
アナログ信号をサンプリングすることによって行われ
る。このとき、サンプリングクロックの周波数と位相
は、原信号である入力されたアナログのパソコン信号に
正しく一致させる必要がある。

【０００３】例えば、ＳＶＧＡ規格のパソコン信号の場
合、表示画素数は、８００（水平）×６００（垂直）で
ある。１水平期間の総画素数は１０５６個であるため、
Ａ／Ｄコンバータによるサンプリングは、通常、１水平
期間が１０５６個の水平同期信号にロックしたクロック
によって行われる。このとき、クロック周波数だけでな
く、クロックの位相も、パソコン信号のデータ位相に正
しく一致させないと、正しいデータを得ることができ
ず、以下のような不具合が発生する。

【０００４】クロック周波数が正しくない（１水平期間
が１０５６個でない）と、文字等が一部不鮮明になった
り不安定になったりする。クロック周波数は正しいが、
クロック位相が正しくないと、文字等が全体的に薄くな
ったり、色相が変化したり、横引きノイズが発生したり
する。

【０００５】さて、ここで、従来のクロック生成用ＰＬ
Ｌ回路の一例の構成及び動作を図３を用いて説明する。
なお、図３においては、基準信号として映像用水平同期
信号を入力し、その水平同期信号にロックしたクロック
を得るＰＬＬ回路について示している。

【０００６】図３において、位相比較器１の一方の入力
端子には、基準信号である水平同期信号Ａ（周波数Ｆre
f ）が入力され、他方の入力端子には後述のようにして
得られる水平同期再生信号Ｂ（周波数Ｆvari）が入力さ
れる。位相比較器１は、入力された水平同期信号Ａと入
力された水平同期再生信号Ｂとを位相比較し、位相差に
応じた検出電圧（誤差信号）を電圧シフト回路５に入力
する。電圧シフト回路５はその検出電圧を所定の値だけ
任意にオフセットし、ローパスフィルタ（ＬＰＦ）２に
入力する。ＬＰＦ２は電圧シフト回路５の出力を平滑
し、制御電圧を電圧制御発振器（ＶＣＯ）３に入力す
る。なお、電圧シフト回路５によるオフセット電圧は、
外部の位相制御手段６により制御される。また、電圧シ
フト回路５は、一般的に、トランジスタを使用した差動
増幅器の組み合わせによって実現する。

【０００７】ＶＣＯ３は制御電圧入力端子を備えてお
り、ＬＰＦ２からの制御電圧はこの制御電圧入力端子に
入力される。ＶＣＯ３は入力された制御電圧に応じて発
振し、クロックを出力する。このクロックは分周器４に
入力され、分周器４は入力されたクロックを分周（即
ち、カウント）する。なお、分周器４のカウント値をＮ
とすると、クロック周波数Ｆckは、 Ｆck＝Ｎ×Ｆref で与えられる。

【０００８】そして、分周器４の分周出力は、上述した
水平同期再生信号Ｂとして位相比較器１に入力される。
このように構成されるＰＬＬ回路において、電圧シフト
回路５によって電圧シフトが加えられると、位相比較器
１はこのシフト電圧をキャンセルするような出力電圧を
発生するので、結果的に位相比較器１への基準パルス
（水平同期信号Ａ）と分周器４からの比較パルス（水平
同期再生信号Ｂ）との位相が相対的に変化し、ＶＣＯ３
より出力されるクロックの位相が変化する。以上のよう
にして、図３に示すＰＬＬ回路は、水平同期信号Ａにロ
ックしたクロックを得ることができ、また、このクロッ
クの位相を制御することができる。なお、電圧シフト回
路５及び位相制御回路６は、クロックの位相制御を行う
必要がない通常のＰＬＬ回路においては設ける必要はな
い。

【０００９】

【発明が解決しようとする課題】ところで、クロックの
位相は一般的に±１８０°（合計３６０°）の範囲を変
化させたいのが普通である。それより大きくても、ま
た、小さくても好ましくない。これは、Ａ／Ｄコンバー
タによって信号をサンプリングするにおいて、±１８０
°の位相変化の範囲内に、最適点が１カ所存在するから
である。位相を３６０°以上変化させると、最適点が２
カ所以上発生する場合があり、また、それ以下の変化で
は最適点が得られない場合がある。

【００１０】クロックの位相を３６０°変化させるため
のシフト電圧は、ＰＬＬ回路のループゲインやクロック
の周波数によって変化する。具体的には、シフト電圧の
最小値Ｖmin と最大値Ｖmax の間が広がったりする。な
お、ＰＬＬ回路のループゲインは、位相比較器１の検波
感度やＶＣＯ３の制御感度等によって決定される。ま
た、クロックの周波数は、分周器４の分周比Ｎと基準パ
ルスである水平同期信号の周波数Ｆref によって決定さ
れる。

【００１１】従って、シフト電圧は、ＰＬＬ回路を構成
する部品のばらつきやその温度特性までも考慮して動作
条件、即ち、ＰＬＬ回路のループゲインやクロックの周
波数に応じて精度よく、個別に設定する必要がある。こ
のため、各モード（動作条件）に対応して±１８０°の
位相シフトを実現するためのシフト電圧の範囲（最小値
Ｖmin 〜最大値Ｖmax ）を予め確認し、マイクロコンピ
ュータ（マイコン）等のメモリ機能に、最小値Ｖmin と
最大値Ｖmaxを動作条件毎に記憶しておく必要がある。
なお、図３中の位相制御手段６は、電圧シフト回路５が
アナログ電圧を入力するものであれば、一例としてマイ
コン及びＤ／Ａコンバータによって構成される。

【００１２】これによって、電圧シフト回路５は、最小
値Ｖmin から最大値Ｖmax の範囲で、任意のシフト電圧
を発生し、これによって外部より位相制御を行うことが
できるが、各モードに対応したプリセット値を求めて予
め記憶させておく必要があるため、調整作業が伴い、生
産性が悪いという不具合がある。また、プリセット値を
記憶するためのメモリが必要となって、コストアップと
なる。また、各モードに応じてシフト電圧の最小値Ｖmi
n や最大値Ｖmax が異なるため、制御構造が複雑にな
る。この制御をマイコンのプログラムとＤ／Ａコンバー
タで行う場合は、プログラムが複雑になる。

【００１３】さらに、ＬＰＦ２を構成する増幅器等に温
度特性があると、見かけ上、シフト電圧やＰＬＬ回路の
ループゲインが変化し、位相制御範囲（±１８０°）を
逸脱した制御が行われてしまうという不具合もある。

【００１４】本発明はこのような問題点に鑑みなされた
ものであり、動作条件が変化しても、位相制御の範囲を
調整する必要がなく、クロックの位相を精度よく制御す
ることができるクロック生成用ＰＬＬ回路を提供するこ
とを目的とする。

【００１５】

【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、入力された基準信号にロ
ックしたクロックを生成するクロック生成用ＰＬＬ回路
において、前記基準信号と第１の被比較信号との位相を
比較する第１の位相比較器（１１）と、前記基準信号と
第２の被比較信号との位相を比較する第２の位相比較器
（１２）と、前記第１及び第２の位相比較器の出力を任
意の混合比で混合して出力する混合器（１３）と、前記
混合器の出力を平滑して制御電圧を得るローパスフィル
タ（２）と、前記制御電圧が入力され、前記制御電圧に
応じたクロックを生成して出力する電圧制御発振器
（３）と、前記クロックを分周し、分周出力を前記第１
の被比較信号として前記第１の位相比較器に入力する分
周器（４）と、前記分周器の出力が入力されると共に前
記クロックによって駆動され、出力を前記第２の被比較
信号として前記第２の位相比較器に入力するデータフリ
ップフロップ（１４）とを備えて構成したことを特徴と
するクロック生成用ＰＬＬ回路を提供するものである。

【００１６】

【発明の実施の形態】以下、本発明のクロック生成用Ｐ
ＬＬ回路について、添付図面を参照して説明する。図１
は本発明のクロック生成用ＰＬＬ回路の一実施例を示す
ブロック図、図２は本発明のクロック生成用ＰＬＬ回路
の動作を説明するためのタイミング図である。なお、図
１において、図３と同一部分には同一符号が付してあ
る。

【００１７】図１において、位相比較器１１の一方の入
力端子には、基準信号である水平同期信号Ａ１（周波数
Ｆref ）が入力され、他方の入力端子には後述のように
して得られる水平同期再生信号Ｂ１（周波数Ｆvari）が
入力される。この水平同期再生信号Ｂ１は第１の被比較
信号である。位相比較器１１は、入力された水平同期信
号Ａ１と入力された水平同期再生信号Ｂ１とを位相比較
し、位相差に応じた検出電圧Ｃ１を混合器１３に入力す
る。また、位相比較器１２の一方の入力端子には、基準
信号である上記の水平同期信号Ａ２（Ａ１と同一）が入
力され、他方の入力端子には後述のようにして得られる
水平同期再生信号Ｂ２（周波数Ｆvari）が入力される。
この水平同期再生信号Ｂ２は第２の被比較信号である。
位相比較器１２は、入力された水平同期信号Ａ２と入力
された水平同期再生信号Ｂ２とを位相比較し、位相差に
応じた検出電圧Ｃ２を混合器１３に入力する。

【００１８】混合器１３は位相比較器１１，１２の出力
Ｃ１，Ｃ２を混合して信号Ｄを生成し、ローパスフィル
タ（ＬＰＦ）２に入力する。混合器１３による位相比較
器１１，１２の出力Ｃ１，Ｃ２の混合比は、外部の位相
制御手段６によって制御される。この位相制御手段６
は、図３と同様、一例としてマイコン及びＤ／Ａコンバ
ータによって構成することができる。ＬＰＦ２は混合器
１３の出力信号Ｄを平滑し、制御電圧Ｅを電圧制御発振
器（ＶＣＯ）３に入力する。

【００１９】ＶＣＯ３は制御電圧入力端子を備えてお
り、ＬＰＦ２からの制御電圧Ｅはこの制御電圧入力端子
に入力される。ＶＣＯ３は入力された制御電圧Ｅに応じ
て発振し、クロックを出力する。このクロックは分周器
４に入力され、分周器４は入力されたクロックを分周
（即ち、カウント）する。なお、分周器４のカウント値
をＮとすると、クロック周波数Ｆckは、 Ｆck＝Ｎ×Ｆref で与えられる。

【００２０】そして、分周器４の分周出力は、位相比較
器１１に被比較信号Ｂ１として入力されると共に、デー
タフリップフロップ（ＤＦＦ）１４に入力される。ＤＦ
Ｆ１４には、ＶＣＯ３より出力されるクロックが入力さ
れ、ＤＦＦ１４はこのクロックによって駆動される。Ｄ
ＦＦ１４の出力は、位相比較器１２に被比較信号Ｂ２と
して入力される。

【００２１】さらに、本発明のＰＬＬ回路の動作を図２
に示すタイミング図を用いて説明する。図２において、
（Ａ）はＶＣＯ３より出力されるクロック、（Ｂ）は位
相比較器１１，１２に入力される水平同期信号Ａ１，Ａ
２、（Ｃ）は位相比較器１１に入力される水平同期再生
信号Ｂ１、（Ｄ）は位相比較器１２入力される水平同期
再生信号Ｂ２、（Ｅ）は位相比較器１１の出力信号Ｃ
１、（Ｆ）は位相比較器１２の出力信号Ｃ２、（Ｇ）は
混合器１３の出力信号Ｄ、（Ｈ）はＬＰＦ２の出力であ
る制御電圧Ｅを示している。

【００２２】図２（Ｃ），（Ｄ）より分かるように、水
平同期再生信号Ｂ１，Ｂ２は、ＤＦＦ１４によってタイ
ミングが互いに１クロックだけずれており、水平同期再
生信号Ｂ２が水平同期再生信号Ｂ１に対して遅れてい
る。図２（Ｇ）に示す混合器１３の出力信号Ｄは、中心
値Ｖｏに対して点対称であるので、図２（Ｈ）に示すＬ
ＰＦ２からの制御電圧Ｅは、電圧値Ｖｏの直流となる。
この結果、水平同期信号Ａ１，Ａ２とクロックとの位相
関係は保たれていることになる。

【００２３】そして、混合器１３の混合比を１：０から
０：１まで変化させると、混合器１３の出力波形は、図
２（Ｅ）に示す出力信号Ｃ１の波形から、図２（Ｇ）に
示す出力信号Ｄを経て、図２（Ｆ）に示す出力信号Ｃ２
の波形まで変化する。この結果、水平同期信号Ａ１，Ａ
２にロックしたクロックの位相は、図２（Ａ）に示す状
態に対して±１８０°変化する。即ち、混合器１３の混
合比を任意に設定することによって、０°から３６０°
までの任意にクロックの位相を制御することができる。

【００２４】以上の本発明のＰＬＬ回路の動作は、分周
器４の分周比が変化してクロック周波数が変化したり、
ＰＬＬ回路のループゲインが周波数によって変化しても
安定である。さらに、温度変化によって動作条件が変化
しても、常に正確に±１８０°の範囲でクロックの位相
を制御することができる。従って、従来のように、動作
条件に対応したプリセット値を求めて予め記憶させてお
く必要がなく、極めて使い勝手がよい。

【００２５】なお、クロックの位相を±１８０°の範囲
で制御する必要はなく、０°〜１８０°までの範囲でよ
いのであれば、混合器１３の混合比は、０：１から１：
１までとすればよい。

【００２６】

【発明の効果】以上詳細に説明したように、本発明のク
ロック生成用ＰＬＬ回路は、基準信号と第１の被比較信
号との位相を比較する第１の位相比較器と、基準信号と
第２の被比較信号との位相を比較する第２の位相比較器
と、第１及び第２の位相比較器の出力を任意の混合比で
混合して出力する混合器と、この混合器の出力を平滑し
て制御電圧を得るローパスフィルタと、制御電圧が入力
され、制御電圧に応じたクロックを生成して出力する電
圧制御発振器と、クロックを分周し、分周出力を第１の
被比較信号として第１の位相比較器に入力する分周器
と、分周器の出力が入力されると共にクロックによって
駆動され、出力を第２の被比較信号として第２の位相比
較器に入力するデータフリップフロップとを備えて構成
したので、ＰＬＬ回路のループゲインやクロックの周波
数、さらには温度等の動作条件が変化しても、位相制御
の範囲を調整する必要がなく、クロックの位相を精度よ
く制御することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】本発明の動作を説明するためのタイミング図で
ある。

【図３】従来例を示すブロック図である。

【符号の説明】

２ ローパスフィルタ ３ 電圧制御発振器 ４ 分周器 ６ 位相制御手段 １１，１２ 位相比較器 １３ 混合器 １４ データフリップフロップ

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力された基準信号にロックしたクロック
   を生成するクロック生成用ＰＬＬ回路において、 前記基準信号と第１の被比較信号との位相を比較する第
   １の位相比較器と、 前記基準信号と第２の被比較信号との位相を比較する第
   ２の位相比較器と、 前記第１及び第２の位相比較器の出力を任意の混合比で
   混合して出力する混合器と、 前記混合器の出力を平滑して制御電圧を得るローパスフ
   ィルタと、 前記制御電圧が入力され、前記制御電圧に応じたクロッ
   クを生成して出力する電圧制御発振器と、 前記クロックを分周し、分周出力を前記第１の被比較信
   号として前記第１の位相比較器に入力する分周器と、 前記分周器の出力が入力されると共に前記クロックによ
   って駆動され、出力を前記第２の被比較信号として前記
   第２の位相比較器に入力するデータフリップフロップと
   を備えて構成したことを特徴とするクロック生成用ＰＬ
   Ｌ回路。