JPH1042568A - 電流形変換器の制御装置 - Google Patents
電流形変換器の制御装置Info
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- JPH1042568A JPH1042568A JP8195907A JP19590796A JPH1042568A JP H1042568 A JPH1042568 A JP H1042568A JP 8195907 A JP8195907 A JP 8195907A JP 19590796 A JP19590796 A JP 19590796A JP H1042568 A JPH1042568 A JP H1042568A
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Abstract
(57)【要約】
【課題】 電流形変換器をＰＷＭ制御することによって
高調波を低減することができるが、スイッチング回数が
増えると、素子の損失も増える。 【解決手段】 電流形変換器の制御装置を自己消弧素子
に該素子に対する 120°パルスと該素子と同一アームで
対の関係にある素子の 120°パルスの０°〜60°期間中
のバイパスパルスとを合成して、ゲートパルスパターン
を与えるように構成する。
高調波を低減することができるが、スイッチング回数が
増えると、素子の損失も増える。 【解決手段】 電流形変換器の制御装置を自己消弧素子
に該素子に対する 120°パルスと該素子と同一アームで
対の関係にある素子の 120°パルスの０°〜60°期間中
のバイパスパルスとを合成して、ゲートパルスパターン
を与えるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、自己消弧素子を用
いた電流形変換器の制御装置に関する。
いた電流形変換器の制御装置に関する。
【０００２】
【従来の技術】電流形変換器は一般的にその出力電流が
方形波となるが、電流波形が方形となると、高調波が発
生する等の問題が生じる。そのため、パルス幅変調（以
下ＰＷＭと称す）制御を行なう等してその改善を行なっ
ている。
方形波となるが、電流波形が方形となると、高調波が発
生する等の問題が生じる。そのため、パルス幅変調（以
下ＰＷＭと称す）制御を行なう等してその改善を行なっ
ている。
【０００３】図15は電流形変換器の主回路構成図であ
り、交流回路１と、フィルタコンデンサ２と、自己消弧
素子ＳU 乃至ＳZ からなる電流形変換器３と、直流リア
クトル４と、直流電源５と、電流形変換器３の制御を行
なうＰＷＭ制御回路６とからなる。
り、交流回路１と、フィルタコンデンサ２と、自己消弧
素子ＳU 乃至ＳZ からなる電流形変換器３と、直流リア
クトル４と、直流電源５と、電流形変換器３の制御を行
なうＰＷＭ制御回路６とからなる。
【０００４】図16に従来のＰＷＭ制御のパルスパターン
を示す。ここでは、三角波比較により生成する方法で説
明する。三角波Ｔr は、 120°周期の三角波（正確には
三角台形波）で、Ｑ1 はこの三角波Ｔr に同期した 120
°パルスである。Ｑ2 は三角波Ｔr と電流指令値Ｉref
とを比較して、三角形Ｔr より電流指令値Ｉref が大き
いときに“１”となる信号で、Ｑ3 は三角波Ｔr と電流
指令値Ｉref とを比較して、三角波Ｔr より電流指令値
Ｉref が小さいときに“１”となる信号である。
を示す。ここでは、三角波比較により生成する方法で説
明する。三角波Ｔr は、 120°周期の三角波（正確には
三角台形波）で、Ｑ1 はこの三角波Ｔr に同期した 120
°パルスである。Ｑ2 は三角波Ｔr と電流指令値Ｉref
とを比較して、三角形Ｔr より電流指令値Ｉref が大き
いときに“１”となる信号で、Ｑ3 は三角波Ｔr と電流
指令値Ｉref とを比較して、三角波Ｔr より電流指令値
Ｉref が小さいときに“１”となる信号である。
【０００５】これらＱ1 乃至Ｑ3 は図17のロジックに入
力することでゲートパルスＱ4 が得られる。このような
制御方法については半導体電力変換回路第６章自励式イ
ンバータ：電気学会に記載されており、図16のように３
パルスのＰＷＭ制御を行なうには、各相のゲートパルス
信号も１周期に３パルス必要となり、同様に５パルスの
ＰＷＭ制御時にはゲートパルス信号も５パルス、Ｎパル
スのＰＷＭ制御時にはゲートパルス信号もＮパルス必要
となる。
力することでゲートパルスＱ4 が得られる。このような
制御方法については半導体電力変換回路第６章自励式イ
ンバータ：電気学会に記載されており、図16のように３
パルスのＰＷＭ制御を行なうには、各相のゲートパルス
信号も１周期に３パルス必要となり、同様に５パルスの
ＰＷＭ制御時にはゲートパルス信号も５パルス、Ｎパル
スのＰＷＭ制御時にはゲートパルス信号もＮパルス必要
となる。
【０００６】
【発明が解決しようとする課題】電流形変換器において
は、ＰＷＭ制御を行うことにより、高調波は低減できる
がパルス波が多くなるに従い、スイッチング回数が多く
なりこれにより素子のスイッチング損失やスナバ損失が
増えるという問題が発生する。
は、ＰＷＭ制御を行うことにより、高調波は低減できる
がパルス波が多くなるに従い、スイッチング回数が多く
なりこれにより素子のスイッチング損失やスナバ損失が
増えるという問題が発生する。
【０００７】また、半導体素子には、最小ターンオン時
間、最小ターンオフ時間が存在するが、ＰＷＭ制御を用
いるとパルス数に比例してスイッチング回数が増加する
ため、最小ターンオン時間、最小ターンオフ時間を確保
する回数が多くなり可制御範囲が狭くなる。これは低速
の半導体素子を用いたときに顕著となる。
間、最小ターンオフ時間が存在するが、ＰＷＭ制御を用
いるとパルス数に比例してスイッチング回数が増加する
ため、最小ターンオン時間、最小ターンオフ時間を確保
する回数が多くなり可制御範囲が狭くなる。これは低速
の半導体素子を用いたときに顕著となる。
【０００８】更に従来のＰＷＭ制御では、各相間に流れ
る電流を個別に制御することは困難であった。よって本
発明は、ＰＷＭ制御を用いて高調波成分の含有率が小さ
い正弦波状の出力電圧、出力電流が得られ、かつ損失が
小さく、可制御範囲が広く、相間電流の制御が容易な電
流形変換器の制御装置を提供することを目的とする。
る電流を個別に制御することは困難であった。よって本
発明は、ＰＷＭ制御を用いて高調波成分の含有率が小さ
い正弦波状の出力電圧、出力電流が得られ、かつ損失が
小さく、可制御範囲が広く、相間電流の制御が容易な電
流形変換器の制御装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の請求項１に係る
電流形変換器の制御装置では、電流形変換器を構成する
自己消弧素子のゲート信号を生成するために、該素子に
対する 120°のパルス幅を持った 120°パルスパターン
と該素子と同一アーム上で対の関係にある自己消弧素子
に対する 120°パルスパターンの所定期間中の搬送波と
電流指令との比較により求められるバイパスパルスパタ
ーンとを合成してゲートパルスパターンを得る。このよ
うにして得られたゲートパルスパターンによりスイッチ
ングを行なうと、２ｎ−１パルスのＰＷＭ制御を行なう
ときには、自己消弧素子のスイッチング回数はｎ回とす
ることができる。
電流形変換器の制御装置では、電流形変換器を構成する
自己消弧素子のゲート信号を生成するために、該素子に
対する 120°のパルス幅を持った 120°パルスパターン
と該素子と同一アーム上で対の関係にある自己消弧素子
に対する 120°パルスパターンの所定期間中の搬送波と
電流指令との比較により求められるバイパスパルスパタ
ーンとを合成してゲートパルスパターンを得る。このよ
うにして得られたゲートパルスパターンによりスイッチ
ングを行なうと、２ｎ−１パルスのＰＷＭ制御を行なう
ときには、自己消弧素子のスイッチング回数はｎ回とす
ることができる。
【００１０】本発明の請求項２に係る電流形変換器の制
御装置では、電流形変換器を構成する自己消弧素子のゲ
ート信号を生成するために、各自己消弧素子に対して 1
20°のパルス幅を持った 120°パルスパターンと、搬送
波とそれぞれ異なる電流指令とを比較して各アームの自
己消弧素子に対するバイパスパルスパターンとを生成
し、該素子に対する 120°パルスパターンと該素子と同
一アーム上で対の関係にある自己消弧素子に対する 120
°パルスパターンの所定期間中の該素子に対するバイパ
スパルスパターンとを合成してゲートパルスパターンを
得る。このようにして得られたゲートパルスパターンに
よりスイッチングを行なうと、相間電流の大きさを個別
に制御することができる。
御装置では、電流形変換器を構成する自己消弧素子のゲ
ート信号を生成するために、各自己消弧素子に対して 1
20°のパルス幅を持った 120°パルスパターンと、搬送
波とそれぞれ異なる電流指令とを比較して各アームの自
己消弧素子に対するバイパスパルスパターンとを生成
し、該素子に対する 120°パルスパターンと該素子と同
一アーム上で対の関係にある自己消弧素子に対する 120
°パルスパターンの所定期間中の該素子に対するバイパ
スパルスパターンとを合成してゲートパルスパターンを
得る。このようにして得られたゲートパルスパターンに
よりスイッチングを行なうと、相間電流の大きさを個別
に制御することができる。
【００１１】本発明の請求項３に係る電流形変換器の制
御装置では、素子に対するゲート信号を生成する際、バ
イパスパルスを合成する期間は該素子と同一アーム上で
対の関係にある自己消弧素子に対する 120°パルスパタ
ーンの０°乃至60°期間とすることで請求項１または請
求項２と同様の効果を得ることができる。
御装置では、素子に対するゲート信号を生成する際、バ
イパスパルスを合成する期間は該素子と同一アーム上で
対の関係にある自己消弧素子に対する 120°パルスパタ
ーンの０°乃至60°期間とすることで請求項１または請
求項２と同様の効果を得ることができる。
【００１２】本発明の請求項４に係る電流形変換器の制
御装置では、素子に対するゲート信号を生成する際、バ
イパスパルスを合成する期間を該素子と同一アーム上で
対の関係にある自己消弧素子に対する 120°パルスパタ
ーンの60°乃至 120°期間とすることで請求項１または
請求項２と同様の効果を得ることができる。
御装置では、素子に対するゲート信号を生成する際、バ
イパスパルスを合成する期間を該素子と同一アーム上で
対の関係にある自己消弧素子に対する 120°パルスパタ
ーンの60°乃至 120°期間とすることで請求項１または
請求項２と同様の効果を得ることができる。
【００１３】本発明の請求項５に係る電流形変換器の制
御装置では、バイパスパルスパターンのパルス幅に制限
を加えることで、自己消弧素子の最小ターンオン時間、
最小ターンオフ時間を確実に確保することができる。
御装置では、バイパスパルスパターンのパルス幅に制限
を加えることで、自己消弧素子の最小ターンオン時間、
最小ターンオフ時間を確実に確保することができる。
【００１４】本発明の請求項６に係る電流形変換器の制
御装置では、 120°パルスパターンの立下がりに遅延を
加えることで変換器が転流する際に直流側回路が開放す
るのを防止できる。
御装置では、 120°パルスパターンの立下がりに遅延を
加えることで変換器が転流する際に直流側回路が開放す
るのを防止できる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第１の実施
の形態の制御装置のブロック図である。図１において、
三角波発生回路11には三角波を生成するために必要なク
ロック信号ＣＬが入力されパルス幅変調を行なうための
三角波Ｑ1 が生成される。三角波の周期を変えることで
ＰＷＭのパルス数を変えることができ、三角波の周期を
60°にすると３パルスＰＷＭとなり、30°にすると５パ
ルスＰＷＭとなる。
て図面を参照して説明する。図１は本発明の第１の実施
の形態の制御装置のブロック図である。図１において、
三角波発生回路11には三角波を生成するために必要なク
ロック信号ＣＬが入力されパルス幅変調を行なうための
三角波Ｑ1 が生成される。三角波の周期を変えることで
ＰＷＭのパルス数を変えることができ、三角波の周期を
60°にすると３パルスＰＷＭとなり、30°にすると５パ
ルスＰＷＭとなる。
【００１６】電流指令値演算回路12には電流指令値ＥC
が入力され電流指令値ＥC に比例した信号Ｑ2 が出力さ
れる。 120°パルス発生回路13は三角波Ｑ1 を入力とし
120°のパルスパターンＱ3 を出力する。コンパレータ
14は三角波Ｑ1 と電流指令信号Ｑ2 とを入力として比較
を行ないバイパスパルスパターンＱ4 を生成する。パル
スパターン合成回路15はパルスパターンＱ3 とバイパス
パルスパターンＱ4 とを入力とし合成して各素子のゲー
トに印加するゲートパルスパターンを生成する。
が入力され電流指令値ＥC に比例した信号Ｑ2 が出力さ
れる。 120°パルス発生回路13は三角波Ｑ1 を入力とし
120°のパルスパターンＱ3 を出力する。コンパレータ
14は三角波Ｑ1 と電流指令信号Ｑ2 とを入力として比較
を行ないバイパスパルスパターンＱ4 を生成する。パル
スパターン合成回路15はパルスパターンＱ3 とバイパス
パルスパターンＱ4 とを入力とし合成して各素子のゲー
トに印加するゲートパルスパターンを生成する。
【００１７】次に図２のタイムチャートを参照してゲー
トパルスパターンの生成について説明する。120°パル
ス発生回路13により生成されたパルスパターンＱ3U乃至
Ｑ3Zとコンパレータ14により生成されたバイパスパルス
Ｑ4U乃至Ｑ4Zは図３に示すパルスパターン合成回路15の
ロジックで合成されゲートパルスパターンＰU 乃至ＰZ
が生成される。
トパルスパターンの生成について説明する。120°パル
ス発生回路13により生成されたパルスパターンＱ3U乃至
Ｑ3Zとコンパレータ14により生成されたバイパスパルス
Ｑ4U乃至Ｑ4Zは図３に示すパルスパターン合成回路15の
ロジックで合成されゲートパルスパターンＰU 乃至ＰZ
が生成される。
【００１８】Ｕ相のゲートパルスパターンの場合、Ｕ相
の 120°パルスパターンＱ3Uが１のとき１となり、また
Ｘ相の 120°パルスパターンＱ3XとＶ相の 120°パルス
パターンＱ3VとバイパスパルスパターンＱ4Uが共に１の
とき１となる。このＵ相のゲートパルスパターンＰU は
図２のＰU のようになっている。
の 120°パルスパターンＱ3Uが１のとき１となり、また
Ｘ相の 120°パルスパターンＱ3XとＶ相の 120°パルス
パターンＱ3VとバイパスパルスパターンＱ4Uが共に１の
とき１となる。このＵ相のゲートパルスパターンＰU は
図２のＰU のようになっている。
【００１９】同様にして各相のゲートパルスパターンが
生成され、これらのゲートパルスパターンを自己消弧素
子ＳU 乃至ＳZ に印加することによって、図２に示す各
相電流ｉa 乃至ｉc を得ることができる。
生成され、これらのゲートパルスパターンを自己消弧素
子ＳU 乃至ＳZ に印加することによって、図２に示す各
相電流ｉa 乃至ｉc を得ることができる。
【００２０】ここで図２の相電流ｉa の生成を例にして
各相電流の生成を説明する。相電流ｉa の期間ｄ1 は自
己消弧素子ＳU とＳY が点弧しているため、ｉa は正の
電流が流れる。期間ｄ2 になると自己消弧素子ＳU と対
の関係にある自己消弧素子ＳX が点弧するため、直流電
流は自己消弧素子ＳU から自己消弧素子ＳUへバイパス
してしまい出力電流は零となる。
各相電流の生成を説明する。相電流ｉa の期間ｄ1 は自
己消弧素子ＳU とＳY が点弧しているため、ｉa は正の
電流が流れる。期間ｄ2 になると自己消弧素子ＳU と対
の関係にある自己消弧素子ＳX が点弧するため、直流電
流は自己消弧素子ＳU から自己消弧素子ＳUへバイパス
してしまい出力電流は零となる。
【００２１】期間ｄ3 においては自己消弧素子ＳU とＳ
Y 、その後自己消弧素子ＳU とＳZが順次点弧するため
ｉa に正の電流が流れる。期間ｄ4 では自己消弧素子Ｓ
U とＳZ が点弧しているが、自己消弧素子ＳZ と対の関
係にある自己消弧素子ＳW も点弧するため、直流電流は
自己消弧素子ＳZ から自己消弧素子ＳW へバイパスし、
ｉa は零となる。期間ｄ5 では自己消弧素子ＳU とＳZ
が点弧しているため、ｉa に正の電流が流れる。
Y 、その後自己消弧素子ＳU とＳZが順次点弧するため
ｉa に正の電流が流れる。期間ｄ4 では自己消弧素子Ｓ
U とＳZ が点弧しているが、自己消弧素子ＳZ と対の関
係にある自己消弧素子ＳW も点弧するため、直流電流は
自己消弧素子ＳZ から自己消弧素子ＳW へバイパスし、
ｉa は零となる。期間ｄ5 では自己消弧素子ＳU とＳZ
が点弧しているため、ｉa に正の電流が流れる。
【００２２】このように相電流を３パルスで生成するた
めには、各自己消弧素子の１周期間におけるスイッチン
グ回路が２回となる。これにより、スイッチング損失、
スナバ損失は従来と比べて２／３に減少し、更にスイッ
チング回数が減少したことにより、半導体素子の特性に
よる最小オン時間、最小オフ時間を確保する回数も減少
し、電流の可制御範囲を拡大することができる。
めには、各自己消弧素子の１周期間におけるスイッチン
グ回路が２回となる。これにより、スイッチング損失、
スナバ損失は従来と比べて２／３に減少し、更にスイッ
チング回数が減少したことにより、半導体素子の特性に
よる最小オン時間、最小オフ時間を確保する回数も減少
し、電流の可制御範囲を拡大することができる。
【００２３】図４は三角波の周期を30°にした５パルス
ＰＷＭのタイムチャートであり、詳細な説明は省略する
が、相電流を５パルスとするには各自己消弧素子の１周
期間のスイッチング回数は３回となる。
ＰＷＭのタイムチャートであり、詳細な説明は省略する
が、相電流を５パルスとするには各自己消弧素子の１周
期間のスイッチング回数は３回となる。
【００２４】次に本発明の第２の実施の形態の制御装置
について説明する。構成は第１の実施の形態とほぼ同一
で、パルスパターン合成回路15の内容がバイパスパルス
パターンＱ4 を 120°パルスパターンの60°〜 120°の
期間に配置するように構成している点が異なっている。
について説明する。構成は第１の実施の形態とほぼ同一
で、パルスパターン合成回路15の内容がバイパスパルス
パターンＱ4 を 120°パルスパターンの60°〜 120°の
期間に配置するように構成している点が異なっている。
【００２５】図５のタイムチャートを参照してゲートパ
ルスパターンの生成について説明する。120°パルス発
生回路13により生成されたパルスパターンＱ3U乃至Ｑ3Z
とコンパレータ14により生成されたバイパスパルスＱ4U
乃至Ｑ4Zは図６に示すパルスパターン合成回路15のロジ
ックで合成されゲートパターンＰU 乃至ＰZ が生成され
る。
ルスパターンの生成について説明する。120°パルス発
生回路13により生成されたパルスパターンＱ3U乃至Ｑ3Z
とコンパレータ14により生成されたバイパスパルスＱ4U
乃至Ｑ4Zは図６に示すパルスパターン合成回路15のロジ
ックで合成されゲートパターンＰU 乃至ＰZ が生成され
る。
【００２６】Ｕ相のゲートパルスパターンの場合、Ｕ相
の 120°パルスパターンＱ3Uが１のとき１となり、ま
た、Ｘ相の 120°パルスパターンＱ3XとＷ相の 120°パ
ルスパターンＱ3WとバイパスパルスパターンＱ4Uが共に
１のとき１となる。このＵ相のゲートパルスパターンＰ
U は図５のＰU のようになっている。
の 120°パルスパターンＱ3Uが１のとき１となり、ま
た、Ｘ相の 120°パルスパターンＱ3XとＷ相の 120°パ
ルスパターンＱ3WとバイパスパルスパターンＱ4Uが共に
１のとき１となる。このＵ相のゲートパルスパターンＰ
U は図５のＰU のようになっている。
【００２７】同様にして各相のゲートパルスパターンが
生成され、これらのゲートパルスパターンを自己消弧素
子ＳU 乃至ＳZ に印加することによって、図５に示す各
相電流ｉa 乃至ｉc を得ることができる。
生成され、これらのゲートパルスパターンを自己消弧素
子ＳU 乃至ＳZ に印加することによって、図５に示す各
相電流ｉa 乃至ｉc を得ることができる。
【００２８】ここで図５の相電流ｉa の生成を例にして
各相電流の生成について説明する。相電流ｉa の期間ｄ
1 は自己消弧素子ＳU とＳY が点弧しているため、ｉa
は正の電流が流れる。期間ｄ2 になると自己消弧素子Ｓ
Y と対の関係にある自己消弧素子ＳV が点弧するため、
直流電流は自己消弧素子ＳY から自己消弧素子ＳVへバ
イパスしてしまい出力電流は零となる。
各相電流の生成について説明する。相電流ｉa の期間ｄ
1 は自己消弧素子ＳU とＳY が点弧しているため、ｉa
は正の電流が流れる。期間ｄ2 になると自己消弧素子Ｓ
Y と対の関係にある自己消弧素子ＳV が点弧するため、
直流電流は自己消弧素子ＳY から自己消弧素子ＳVへバ
イパスしてしまい出力電流は零となる。
【００２９】期間ｄ3 においては自己消弧素子ＳU とＳ
Y 、その後自己消弧素子ＳU とＳZが順次点弧するた
め、ｉa に正の電流が流れる。期間ｄ4 では自己消弧素
子ＳUとＳZ が点弧しているが、自己消弧素子ＳU と対
の関係にある自己消弧素子ＳXも点弧するため、直流電
流は自己消弧素子ＳU から自己消弧素子ＳX へバイパス
し、ｉa は零となる。期間ｄ5 では自己消弧素子ＳU と
ＳZ が点弧しているため、ｉa に正の電流が流れる。
Y 、その後自己消弧素子ＳU とＳZが順次点弧するた
め、ｉa に正の電流が流れる。期間ｄ4 では自己消弧素
子ＳUとＳZ が点弧しているが、自己消弧素子ＳU と対
の関係にある自己消弧素子ＳXも点弧するため、直流電
流は自己消弧素子ＳU から自己消弧素子ＳX へバイパス
し、ｉa は零となる。期間ｄ5 では自己消弧素子ＳU と
ＳZ が点弧しているため、ｉa に正の電流が流れる。
【００３０】このように相電流を３パルスで生成するた
めには、各自己消弧素子の１周期間におけるスイッチン
グ回数は２回となる。これにより、スイッチング損失、
スナバ損失は従来と比べて２／３に減少し、更にスイッ
チング回数が減少したことにより、半導体素子の特性に
よる最小オン時間、最小オフ時間を確保する回数も減少
し、電流の可制御範囲を拡大することができる。
めには、各自己消弧素子の１周期間におけるスイッチン
グ回数は２回となる。これにより、スイッチング損失、
スナバ損失は従来と比べて２／３に減少し、更にスイッ
チング回数が減少したことにより、半導体素子の特性に
よる最小オン時間、最小オフ時間を確保する回数も減少
し、電流の可制御範囲を拡大することができる。
【００３１】次に本発明の第３の実施の形態の制御装置
について説明する。図７は第３の実施の形態の制御装置
のブロック図であり、クロック信号ＣＬを入力とし三角
波Ｑ1 を生成する三角波発生回路11と、電流指令値ＥCA
を入力とし電流指令値ＥCAに比例した電流指令信号Ｑ2A
を生成する電流指令値演算回路12Ａと、電流指令値ＥCB
を入力とし電流指令値ＥCBに比例した電流指令信号Ｑ2B
を生成する電流指令値演算回路12Ｂと、電流指令値ＥCC
を入力とし電流指令値ＥCCに比例した電流指令信号を生
成する電流指令値演算回路12Ｃとを有している。
について説明する。図７は第３の実施の形態の制御装置
のブロック図であり、クロック信号ＣＬを入力とし三角
波Ｑ1 を生成する三角波発生回路11と、電流指令値ＥCA
を入力とし電流指令値ＥCAに比例した電流指令信号Ｑ2A
を生成する電流指令値演算回路12Ａと、電流指令値ＥCB
を入力とし電流指令値ＥCBに比例した電流指令信号Ｑ2B
を生成する電流指令値演算回路12Ｂと、電流指令値ＥCC
を入力とし電流指令値ＥCCに比例した電流指令信号を生
成する電流指令値演算回路12Ｃとを有している。
【００３２】更に、三角波Ｑ1 を入力とし 120°のパル
スパターンＱ3 を生成する 120°パルス発生回路13と、
三角波Ｑ1 と電流指令信号Ｑ2Aとを入力とし、比較を行
ないバイパスパルスパターンＱ4Aを生成するコンパレー
タ14Ａと、三角波Ｑ1 と電流指令信号Ｑ2Bとを入力とし
比較を行ないバイパスパルスパターンＱ4Bを生成するコ
ンパレータ14Ｂと、三角波Ｑ1 と電流指令信号Ｑ2Cとを
入力とし比較を行ないバイパスパルスパターンＱ4Cを生
成するコンパレータ14Ｃと、 120°パルスパターンＱ3
とバイパスパルスパターンＱ4A乃至Ｑ4Cとを入力とし合
成して各素子のゲートに印加するゲートパルスパターン
ＰU 乃至ＰZ を生成するパルスパターン合成回路15とを
有している。
スパターンＱ3 を生成する 120°パルス発生回路13と、
三角波Ｑ1 と電流指令信号Ｑ2Aとを入力とし、比較を行
ないバイパスパルスパターンＱ4Aを生成するコンパレー
タ14Ａと、三角波Ｑ1 と電流指令信号Ｑ2Bとを入力とし
比較を行ないバイパスパルスパターンＱ4Bを生成するコ
ンパレータ14Ｂと、三角波Ｑ1 と電流指令信号Ｑ2Cとを
入力とし比較を行ないバイパスパルスパターンＱ4Cを生
成するコンパレータ14Ｃと、 120°パルスパターンＱ3
とバイパスパルスパターンＱ4A乃至Ｑ4Cとを入力とし合
成して各素子のゲートに印加するゲートパルスパターン
ＰU 乃至ＰZ を生成するパルスパターン合成回路15とを
有している。
【００３３】図８のタイムチャートを参照してゲートパ
ルスパターンの生成について説明する。第３の実施の形
態では電流指令値が３つ存在している。電流指令値ＥCA
乃至ＥCCはそれぞれ電流指令値回路12Ａ乃至12Ｃに入力
され、電流指令値Ｑ2A乃至Ｑ2Cとして出力される。
ルスパターンの生成について説明する。第３の実施の形
態では電流指令値が３つ存在している。電流指令値ＥCA
乃至ＥCCはそれぞれ電流指令値回路12Ａ乃至12Ｃに入力
され、電流指令値Ｑ2A乃至Ｑ2Cとして出力される。
【００３４】この電圧指令信号Ｑ2A乃至Ｑ2Cと三角波Ｑ
1 とはコンパレータ14Ａ乃至14Ｃで比較され、異なるパ
ルス幅のバイパスパルスパターンＱ4A乃至Ｑ4Cが生成さ
れる。図８ではＱ4Aに対応するのがＱ4U、Ｑ4Xで、Ｑ4B
に対応するのがＱ4V、Ｑ4Yで、Ｑ4Cに対応するのが
Ｑ4W、Ｑ4Zである。
1 とはコンパレータ14Ａ乃至14Ｃで比較され、異なるパ
ルス幅のバイパスパルスパターンＱ4A乃至Ｑ4Cが生成さ
れる。図８ではＱ4Aに対応するのがＱ4U、Ｑ4Xで、Ｑ4B
に対応するのがＱ4V、Ｑ4Yで、Ｑ4Cに対応するのが
Ｑ4W、Ｑ4Zである。
【００３５】そして、 120°パルス発生回路13により生
成された 120°パルスパターンＱ3U乃至Ｑ3Zとコンパレ
ータ14Ａ乃至14Ｃにより生成されたバイパスパルスパタ
ーンＱ4U乃至Ｑ4Zは図９に示すパルスパターン合成回路
15のロジックで合成されゲートパルスパターンＰU 乃至
ＰZ が生成される。
成された 120°パルスパターンＱ3U乃至Ｑ3Zとコンパレ
ータ14Ａ乃至14Ｃにより生成されたバイパスパルスパタ
ーンＱ4U乃至Ｑ4Zは図９に示すパルスパターン合成回路
15のロジックで合成されゲートパルスパターンＰU 乃至
ＰZ が生成される。
【００３６】Ｕ相のゲートパルスパターンの場合、Ｕ相
の 120°パルスパターンＱ3Uが１のとき１となり、ま
た、Ｘ相の 120°パルスパターンＱ3XとＶ相の 120°パ
ルスパターンＱ3VとバイパスパルスパターンＱ4Uが共に
１のとき１となる。このＵ相のゲートパルスパターンＰ
U は図８のＰU のようになっている。
の 120°パルスパターンＱ3Uが１のとき１となり、ま
た、Ｘ相の 120°パルスパターンＱ3XとＶ相の 120°パ
ルスパターンＱ3VとバイパスパルスパターンＱ4Uが共に
１のとき１となる。このＵ相のゲートパルスパターンＰ
U は図８のＰU のようになっている。
【００３７】同様にして各相のゲートパルスパターンが
生成され、これらのゲートパルスパターンを自己消弧素
子ＳU 乃至ＳZ に印加することによって、図８に示す各
相電流ｉa 乃至ｉc を得ることができる。
生成され、これらのゲートパルスパターンを自己消弧素
子ＳU 乃至ＳZ に印加することによって、図８に示す各
相電流ｉa 乃至ｉc を得ることができる。
【００３８】このとき、各相電流ｉa 乃至ｉc の波形は
正弦波状にはならないが、例えば図15に示した交流回路
１がΔ結線されたトランスと考えた場合、相間電流ｉ
a-b 乃至ｉc-a は図８に示したように対象波形となる。
正弦波状にはならないが、例えば図15に示した交流回路
１がΔ結線されたトランスと考えた場合、相間電流ｉ
a-b 乃至ｉc-a は図８に示したように対象波形となる。
【００３９】ここでは１例しか示さなかったが、電流指
令値ＥCA乃至ＥCCを変えることにより、相間電流ｉa-b
乃至ｉc-a の大きさも電流指令値ＥCA乃至ＥCCに比例し
て変えることができる。
令値ＥCA乃至ＥCCを変えることにより、相間電流ｉa-b
乃至ｉc-a の大きさも電流指令値ＥCA乃至ＥCCに比例し
て変えることができる。
【００４０】以上のように構成することにより、出力電
流の相間電流を個別かつ容易に制御することができる。
次に本発明の第４の実施の形態の制御装置について説明
する。
流の相間電流を個別かつ容易に制御することができる。
次に本発明の第４の実施の形態の制御装置について説明
する。
【００４１】図10は第４の実施の形態のブロック図であ
り、図１に示した第１の実施の形態と異なる点は電流指
令値演算回路の出力に上限、下限を設定するリミッタ16
を設けた点である。
り、図１に示した第１の実施の形態と異なる点は電流指
令値演算回路の出力に上限、下限を設定するリミッタ16
を設けた点である。
【００４２】リミッタ16により電流指令に上限、下限を
設定することにより、自己消弧素子の最小ターンオン時
間、最小ターンオフを確実に確保することができる。次
に本発明の第５の実施の形態の制御装置について説明す
る。
設定することにより、自己消弧素子の最小ターンオン時
間、最小ターンオフを確実に確保することができる。次
に本発明の第５の実施の形態の制御装置について説明す
る。
【００４３】図11は第５の実施の形態のブロック図であ
り、図１に示した第１の実施の形態と異なる点はコンパ
レータ14に入力される三角波を変形させる三角波変形回
路17を設けた点である。
り、図１に示した第１の実施の形態と異なる点はコンパ
レータ14に入力される三角波を変形させる三角波変形回
路17を設けた点である。
【００４４】三角波変形回路17は図12に示すように三角
波の頂点付近を自己消弧素子の最小ターンオン時間、最
小ターンオフ時間を確保するように変形している。これ
により、自己消弧素子の最小ターンオン時間、最小ター
ンオフ時間を確実に確保することができる。
波の頂点付近を自己消弧素子の最小ターンオン時間、最
小ターンオフ時間を確保するように変形している。これ
により、自己消弧素子の最小ターンオン時間、最小ター
ンオフ時間を確実に確保することができる。
【００４５】次に本発明の第６の実施の形態の制御装置
について説明する。図13は第６の実施の形態のブロック
図であり、図１に示した第１の実施の形態と異なる点は
120°パルス発生回路13の出力に遅延を加えるオフディ
レー回路18を設けた点である。
について説明する。図13は第６の実施の形態のブロック
図であり、図１に示した第１の実施の形態と異なる点は
120°パルス発生回路13の出力に遅延を加えるオフディ
レー回路18を設けた点である。
【００４６】オフディレー回路18により 120°パルスパ
ターンに遅延を加えることにより、ゲートパルスパター
ンＰU 乃至ＰZ は図14に示すようになり、変換器が転流
する際に直流回路が開放することを防止できる。
ターンに遅延を加えることにより、ゲートパルスパター
ンＰU 乃至ＰZ は図14に示すようになり、変換器が転流
する際に直流回路が開放することを防止できる。
【００４７】
【発明の効果】本発明の請求項１に係る電流形変換器の
制御装置では、電流形変換器を構成する自己消弧素子の
ゲート信号を生成するために、該素子に対する 120°の
パルス幅を持った 120°パルスパターンと該素子と同一
アーム上で対の関係にある自己消弧素子に対する 120°
パルスパターンの所定期間中の搬送波と電流指令との比
較により求められるバイパスパルスパターンとを合成し
てゲートパルスパターンを得る。このようにして得られ
たゲートパルスパターンによりスイッチングを行なう
と、２ｎ−１パルスのＰＷＭ制御を行なうときには、自
己消弧素子のスイッチング回数はｎ回とすることができ
る。
制御装置では、電流形変換器を構成する自己消弧素子の
ゲート信号を生成するために、該素子に対する 120°の
パルス幅を持った 120°パルスパターンと該素子と同一
アーム上で対の関係にある自己消弧素子に対する 120°
パルスパターンの所定期間中の搬送波と電流指令との比
較により求められるバイパスパルスパターンとを合成し
てゲートパルスパターンを得る。このようにして得られ
たゲートパルスパターンによりスイッチングを行なう
と、２ｎ−１パルスのＰＷＭ制御を行なうときには、自
己消弧素子のスイッチング回数はｎ回とすることができ
る。
【００４８】本発明の請求項２に係る電流形変換器の制
御装置では、電流形変換器を構成する自己消弧素子のゲ
ート信号を生成するために、各自己消弧素子に対して 1
20°のパルス幅を持った 120°パルスパターンと、搬送
波とそれぞれ異なる電流指令とを比較して各アームの自
己消弧素子に対するバイパスパルスパターンとを生成
し、該素子に対する 120°パルスパターンと該素子と同
一アーム上で対の関係にある自己消弧素子に対する 120
°パルスパターンの所定期間中の該素子に対するバイパ
スパルスパターンとを合成してゲートパルスパターンを
得る。このようにして得られたゲートパルスパターンに
よりスイッチングを行なうと、相間電流の大きさを個別
に制御することができる。
御装置では、電流形変換器を構成する自己消弧素子のゲ
ート信号を生成するために、各自己消弧素子に対して 1
20°のパルス幅を持った 120°パルスパターンと、搬送
波とそれぞれ異なる電流指令とを比較して各アームの自
己消弧素子に対するバイパスパルスパターンとを生成
し、該素子に対する 120°パルスパターンと該素子と同
一アーム上で対の関係にある自己消弧素子に対する 120
°パルスパターンの所定期間中の該素子に対するバイパ
スパルスパターンとを合成してゲートパルスパターンを
得る。このようにして得られたゲートパルスパターンに
よりスイッチングを行なうと、相間電流の大きさを個別
に制御することができる。
【００４９】本発明の請求項３に係る電流形変換器の制
御装置では、素子に対するゲート信号を生成する際、バ
イパスパルスを合成する期間は該素子と同一アーム上で
対の関係にある自己消弧素子に対する 120°パルスパタ
ーンの０°乃至60°期間とすることで請求項１または請
求項２と同様の効果を得ることができる。
御装置では、素子に対するゲート信号を生成する際、バ
イパスパルスを合成する期間は該素子と同一アーム上で
対の関係にある自己消弧素子に対する 120°パルスパタ
ーンの０°乃至60°期間とすることで請求項１または請
求項２と同様の効果を得ることができる。
【００５０】本発明の請求項４に係る電流形変換器の制
御装置では、素子に対するゲート信号を生成する際、バ
イパスパルスを合成する期間を該素子と同一アーム上で
対の関係にある自己消弧素子に対する 120°パルスパタ
ーンの60°乃至 120°期間とすることで請求項１または
請求項２と同様の効果を得ることができる。
御装置では、素子に対するゲート信号を生成する際、バ
イパスパルスを合成する期間を該素子と同一アーム上で
対の関係にある自己消弧素子に対する 120°パルスパタ
ーンの60°乃至 120°期間とすることで請求項１または
請求項２と同様の効果を得ることができる。
【００５１】本発明の請求項５に係る電流形変換器の制
御装置では、バイパスパルスパターンのパルス幅に制限
を加えることで、自己消弧素子の最小ターンオン時間、
最小ターンオフ時間を確実に確保することができる。
御装置では、バイパスパルスパターンのパルス幅に制限
を加えることで、自己消弧素子の最小ターンオン時間、
最小ターンオフ時間を確実に確保することができる。
【００５２】本発明の請求項６に係る電流形変換器の制
御装置では、 120°パルスパターンの立下がりに遅延を
加えることで変換器が転流する際に直流側回路が開放す
るのを防止できる。
御装置では、 120°パルスパターンの立下がりに遅延を
加えることで変換器が転流する際に直流側回路が開放す
るのを防止できる。
【図１】本発明の第１の実施の形態の制御装置のブロッ
ク図。
ク図。
【図２】本発明の第１の実施の形態のタイムチャート。
【図３】本発明の第１の実施の形態のパルスパターン合
成回路のロジック図。
成回路のロジック図。
【図４】本発明の第１の実施の形態の５パルスＰＷＭ制
御のタイムチャート。
御のタイムチャート。
【図５】本発明の第２の実施の形態のタイムチャート。
【図６】本発明の第２の実施の形態のパルスパターン合
成回路のロジック図。
成回路のロジック図。
【図７】本発明の第３の実施の形態の制御装置のブロッ
ク図。
ク図。
【図８】本発明の第３の実施の形態のタイムチャート。
【図９】本発明の第３の実施の形態のパルスパターン合
成回路のロジック図。
成回路のロジック図。
【図１０】本発明の第４の実施の形態の制御装置のブロ
ック図。
ック図。
【図１１】本発明の第５の実施の形態の制御装置のブロ
ック図。
ック図。
【図１２】本発明の第５の実施の形態のタイムチャー
ト。
ト。
【図１３】本発明の第６の実施の形態の制御装置のブロ
ック図。
ック図。
【図１４】本発明の第６の実施の形態のタイムチャー
ト。
ト。
【図１５】電流形変換器の主回路構成図。
【図１６】従来の制御装置のタイムチャート。
【図１７】従来のゲートパルス生成のためのロジック
図。
図。
１…交流回路 ２…フィルタコンデンサ ３…変換器 ４…直流リアクトル ５…直流電源 ６…ＰＷＭ制御回路 11…三角波発生回路 12…電流指令値演算回路 13… 120°パルス発生回路 14…コンパレータ 15…パルスパターン合成回路 16…リミッタ 17…三角波変形回路 18…オフディレー回路
Claims (6)
- 【請求項１】 自己消弧素子をブリッジ結線した電流形
変換器をＰＷＭ制御する電流形変換器の制御装置におい
て、 周期が 120°の約数の搬送波を生成する搬送波発生手段
と、 前記搬送波に同期した 120°期間のパルスパターンを電
流形変換器を構成する自己消弧素子分だけ生成する 120
°パルス発生手段と、 前記搬送波と電流指令とを比較してバイパスパルスパタ
ーンを生成するバイパスパルス発生手段と、 前記 120°パルス発生手段の出力と前記バイパスパルス
発生手段の出力とを基に、各自己消弧素子にその自己消
弧素子に対する 120°パルス発生手段の出力と、該自己
消弧素子と同一アーム上にあり対の関係にある自己消弧
素子に対する 120°パルス発生手段の出力パルスの所定
期間中にバイパスパルス発生手段より出力されるバイパ
スパルスパターンとを合成してゲートパルスパターンを
与えるパルスパターン合成手段とを具備したことを特徴
とする電流形変換器の制御装置。 - 【請求項２】 自己消弧素子をブリッジ結線した電流形
変換器をＰＷＭ制御する電流形変換器の制御装置におい
て、 周期が 120°の約数の搬送波を生成する搬送波発生手段
と、 前記搬送波に同期した 120°期間のパルスパターンを電
流形変換器を構成する自己消弧素子分だけ生成する 120
°パルス発生手段と、 前記搬送波と電流指令とを比較してバイパスパルスパタ
ーンを生成する複数のバイパスパルス発生手段と、 前記 120°パルス発生手段の出力と前記バイパスパルス
発生手段の出力とを基に、各自己消弧素子にその自己消
弧素子に対する 120°パルス発生手段の出力と、該自己
消弧素子と同一アーム上にあり対の関係にある自己消弧
素子に対する 120°パルス発生手段の出力パルスの所定
期間中に該自己消弧素子に対するバイパスパルス発生手
段より出力されるバイパスパルスパターンとを合成して
ゲートパルスパターンを与えるパルスパターン合成手段
とを具備したことを特徴とする電流形変換器の制御装
置。 - 【請求項３】 請求項１または請求項２記載の電流形変
換器の制御装置において、 前記所定期間を 120°パルス発生手段の出力パルスの０
°乃至60°期間としたことを特徴とする電流形変換器の
制御装置。 - 【請求項４】 請求項１または請求項２記載の電流形変
換器の制御装置において、 前記所定期間を 120°パルス発生手段の出力パルスの60
°乃至 120°期間としたことを特徴とする電流形変換器
の制御装置。 - 【請求項５】 前記バイパスパルスパターンのパルス幅
を制限するリミッタ手段を具備し、自己消弧素子の最小
ターンオン時間、最小ターンオフ時間を確保することを
特徴とする請求項１乃至請求項４のいずれかに記載の電
流形変換器の制御装置。 - 【請求項６】 前記 120°パルスパターンに所定期間の
遅延を加えるオフディレー手段を具備し、転流時の直流
側回路の開放を防止することを特徴とする請求項１乃至
請求項４のいずれかに記載の電流形変換器の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8195907A JPH1042568A (ja) | 1996-07-25 | 1996-07-25 | 電流形変換器の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8195907A JPH1042568A (ja) | 1996-07-25 | 1996-07-25 | 電流形変換器の制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1042568A true JPH1042568A (ja) | 1998-02-13 |
Family
ID=16348977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8195907A Pending JPH1042568A (ja) | 1996-07-25 | 1996-07-25 | 電流形変換器の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1042568A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011199956A (ja) * | 2010-03-17 | 2011-10-06 | Fuji Electric Co Ltd | 電流形電力変換器の制御装置 |
-
1996
- 1996-07-25 JP JP8195907A patent/JPH1042568A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011199956A (ja) * | 2010-03-17 | 2011-10-06 | Fuji Electric Co Ltd | 電流形電力変換器の制御装置 |
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