JPH104322A - 高周波増幅器 - Google Patents
高周波増幅器Info
- Publication number
- JPH104322A JPH104322A JP8153620A JP15362096A JPH104322A JP H104322 A JPH104322 A JP H104322A JP 8153620 A JP8153620 A JP 8153620A JP 15362096 A JP15362096 A JP 15362096A JP H104322 A JPH104322 A JP H104322A
- Authority
- JP
- Japan
- Prior art keywords
- frequency amplifier
- multilayer substrate
- inner layers
- matching circuit
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
- H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 多層基板を用いて、基板占有面積の削減ひい
ては小形化に寄与する高周波増幅器を構成する。 【解決手段】 多層基板の表面側と裏面側に少なくとも
１個ずつトランジスタ１０，１９が配置され、多層基板
の複数の内層３，４，５が抵抗素子、インダクタンス素
子、またはキャパシタンス素子を構成する薄膜材料の層
としてパターン形成され、表面側のトランジスタ１０と
裏面側のトランジスタ１９との間に介装される段間整合
回路が前記多層基板の複数の内層３，４，５と、各内層
および表面側導体層１、裏面側導体層２、および各内層
を接続するビアホール１５〜１９８によって構成されて
いる。
ては小形化に寄与する高周波増幅器を構成する。 【解決手段】 多層基板の表面側と裏面側に少なくとも
１個ずつトランジスタ１０，１９が配置され、多層基板
の複数の内層３，４，５が抵抗素子、インダクタンス素
子、またはキャパシタンス素子を構成する薄膜材料の層
としてパターン形成され、表面側のトランジスタ１０と
裏面側のトランジスタ１９との間に介装される段間整合
回路が前記多層基板の複数の内層３，４，５と、各内層
および表面側導体層１、裏面側導体層２、および各内層
を接続するビアホール１５〜１９８によって構成されて
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、無線通信装置に用
いられる高周波増幅器の小形化のための改良に関する。
いられる高周波増幅器の小形化のための改良に関する。
【０００２】
【従来の技術】図２に、電界効果型トランジスタ（以
下、「ＦＥＴ」という）を２個用いた２段の高周波電力
増幅器の回路構成を示す。前段ＦＥＴ２１ａおよび後段
ＦＥＴ２１ｂは、回路基板の同一面内（例えば、表面
側）に設けられている。高周波信号は入力整合回路２２
ａを通って前段ＦＥＴ２１ａへ入力される。前段ＦＥＴ
２１ａで増幅された高周波信号は段間整合回路２２ｂを
通って後段ＦＥＴ２１ｂに入力される。後段ＦＥＴ２１
ｂでさらに増幅された高周波信号は出力側整合回路２２
ｃを通って出力される。
下、「ＦＥＴ」という）を２個用いた２段の高周波電力
増幅器の回路構成を示す。前段ＦＥＴ２１ａおよび後段
ＦＥＴ２１ｂは、回路基板の同一面内（例えば、表面
側）に設けられている。高周波信号は入力整合回路２２
ａを通って前段ＦＥＴ２１ａへ入力される。前段ＦＥＴ
２１ａで増幅された高周波信号は段間整合回路２２ｂを
通って後段ＦＥＴ２１ｂに入力される。後段ＦＥＴ２１
ｂでさらに増幅された高周波信号は出力側整合回路２２
ｃを通って出力される。
【０００３】入力整合回路２２ａ、段間整合回路２２
ｂ、および出力整合回路２２ｃは、コイル、コンデンサ
ー、抵抗等の集中定数素子２６ａ，２６ｂ，２６ｃと信
号伝送線路２５ａ，２５ｂ，２５ｃで構成されている。
また、前段ＦＥＴ２１ａおよび後段ＦＥＴ２１ｂに対し
てバイアス電圧を供給する供給するバイアス供給回路２
３ａ，２３ｂ、および、ドレイン電圧を供給するドレイ
ン電圧供給回路２４ａ，２４ｂが備えられている。これ
らの回路は、コイル、コンデンサー、抵抗などの集中定
数素子と電圧供給線路とで構成されている。
ｂ、および出力整合回路２２ｃは、コイル、コンデンサ
ー、抵抗等の集中定数素子２６ａ，２６ｂ，２６ｃと信
号伝送線路２５ａ，２５ｂ，２５ｃで構成されている。
また、前段ＦＥＴ２１ａおよび後段ＦＥＴ２１ｂに対し
てバイアス電圧を供給する供給するバイアス供給回路２
３ａ，２３ｂ、および、ドレイン電圧を供給するドレイ
ン電圧供給回路２４ａ，２４ｂが備えられている。これ
らの回路は、コイル、コンデンサー、抵抗などの集中定
数素子と電圧供給線路とで構成されている。
【０００４】
【発明が解決しようとする課題】前述のように、従来の
高周波増幅器では、複数のＦＥＴおよびその周辺回路が
基板の同一面内に集中配置されていたので、基板の面積
が大きくなりやすく、小形化が困難であった。ちなみ
に、増幅対象の基本波長がλのとき、整合回路の線路長
は、通常λ／４を確保する必要がある。また、電力増幅
器の場合、線路幅が細いと伝送線路による電気的損失が
大きくなり、高周波の特性が悪化するので、ある程度の
線路幅を確保する必要もある。
高周波増幅器では、複数のＦＥＴおよびその周辺回路が
基板の同一面内に集中配置されていたので、基板の面積
が大きくなりやすく、小形化が困難であった。ちなみ
に、増幅対象の基本波長がλのとき、整合回路の線路長
は、通常λ／４を確保する必要がある。また、電力増幅
器の場合、線路幅が細いと伝送線路による電気的損失が
大きくなり、高周波の特性が悪化するので、ある程度の
線路幅を確保する必要もある。
【０００５】本発明はこのような従来の問題点を解決し
て、占有面積の削減ひいては小形化に寄与する高周波増
幅器を提供することを目的とする。
て、占有面積の削減ひいては小形化に寄与する高周波増
幅器を提供することを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
の本発明の高周波増幅器は、多層基板の表面側と裏面側
に少なくとも１個ずつトランジスタが配置され、前記多
層基板の複数の内層が抵抗素子、インダクタンス素子、
またはキャパシタンス素子を構成する薄膜材料の層とし
てパターン形成され、表面側のトランジスタと裏面側の
トランジスタとの間に介装される段間整合回路が前記多
層基板の複数の内層によって構成されていることを特徴
とする。
の本発明の高周波増幅器は、多層基板の表面側と裏面側
に少なくとも１個ずつトランジスタが配置され、前記多
層基板の複数の内層が抵抗素子、インダクタンス素子、
またはキャパシタンス素子を構成する薄膜材料の層とし
てパターン形成され、表面側のトランジスタと裏面側の
トランジスタとの間に介装される段間整合回路が前記多
層基板の複数の内層によって構成されていることを特徴
とする。
【０００７】さらに、信号入力端子と初段トランジスタ
との間に介装される入力整合回路や、最終段トランジス
タと信号出力端子との間に介装される出力整合回路も前
記多層基板の複数の内層によって構成されていることが
好ましい。
との間に介装される入力整合回路や、最終段トランジス
タと信号出力端子との間に介装される出力整合回路も前
記多層基板の複数の内層によって構成されていることが
好ましい。
【０００８】また、前記多層基板の表面側と裏面側とを
接続する線路が、前記複数の内層を順番に１回ずつ通過
するように形成されていてもよいし、前記複数の内層を
少なくとも部分的に複数回通過するように形成されてい
てもよい。前記整合回路の構成に不必要な抵抗素子、イ
ンダクタンス素子、またはキャパシタンス素子がある場
合は、それを構成する薄膜材料の層に、表面側と裏面側
とを接続する線路が接触せずに通過するように形成され
ていることも好ましい。
接続する線路が、前記複数の内層を順番に１回ずつ通過
するように形成されていてもよいし、前記複数の内層を
少なくとも部分的に複数回通過するように形成されてい
てもよい。前記整合回路の構成に不必要な抵抗素子、イ
ンダクタンス素子、またはキャパシタンス素子がある場
合は、それを構成する薄膜材料の層に、表面側と裏面側
とを接続する線路が接触せずに通過するように形成され
ていることも好ましい。
【０００９】
【発明の実施の形態】以下、本発明の実施形態を図１に
基づいて説明する。図１は多層基板を用いて構成した２
段の高周波増幅器を模式的に示している。図１（ａ）は
基板の表面側の回路ブロック図であり、図１（ｃ）は基
板の裏面側の回路ブロック図である。図１（ｂ）は基板
の厚み方向に誇張して描いた断面模式図である。
基づいて説明する。図１は多層基板を用いて構成した２
段の高周波増幅器を模式的に示している。図１（ａ）は
基板の表面側の回路ブロック図であり、図１（ｃ）は基
板の裏面側の回路ブロック図である。図１（ｂ）は基板
の厚み方向に誇張して描いた断面模式図である。
【００１０】基板の表面側および裏面側には回路パター
ンを形成するための導体層１，２が設けられ、内層には
インダクタンス素子、キャパシタンス素子、そして抵抗
素子を構成する薄膜材料の層３，４，５が絶縁層６〜９
を介して設けられている。
ンを形成するための導体層１，２が設けられ、内層には
インダクタンス素子、キャパシタンス素子、そして抵抗
素子を構成する薄膜材料の層３，４，５が絶縁層６〜９
を介して設けられている。
【００１１】基板の表面側導体層１には、初段ＦＥＴ１
０、入力整合回路１１、バイアス供給回路１２、および
ドレイン電圧供給回路１３が設けられている。信号入力
端子１４から入力された高周波信号は入力整合回路１１
を通って初段ＦＥＴ１０で増幅され、その出力はバイア
ホール１５を通って、内層３にパターン形成されたイン
ダクタンス素子３ａの一端側に接続する。インダクタン
ス素子３ａの他端側から出た信号はバイアホール１６を
通って内層４に形成されたキャパシタンス素子４ａの電
極に接続し、さらにバイアホール１７を通って内層５に
パターン形成された抵抗素子５ａの一端側に接続する。
そして抵抗素子５ａの他端側から出た信号はバイアホー
ル１８を通って裏面側導体層２に設けられた後段ＦＥＴ
１９のゲートに入力される。
０、入力整合回路１１、バイアス供給回路１２、および
ドレイン電圧供給回路１３が設けられている。信号入力
端子１４から入力された高周波信号は入力整合回路１１
を通って初段ＦＥＴ１０で増幅され、その出力はバイア
ホール１５を通って、内層３にパターン形成されたイン
ダクタンス素子３ａの一端側に接続する。インダクタン
ス素子３ａの他端側から出た信号はバイアホール１６を
通って内層４に形成されたキャパシタンス素子４ａの電
極に接続し、さらにバイアホール１７を通って内層５に
パターン形成された抵抗素子５ａの一端側に接続する。
そして抵抗素子５ａの他端側から出た信号はバイアホー
ル１８を通って裏面側導体層２に設けられた後段ＦＥＴ
１９のゲートに入力される。
【００１２】上記のように、薄膜材料の内層３，４，５
に形成されたインダクタンス素子３ａ、キャパシタンス
素子４ａ、抵抗素子５ａ、そして各素子間および表裏面
を接続するバイアホール１５〜１８によって初段ＦＥＴ
１０と後段ＦＥＴ１９との段間整合回路が構成されてい
る。
に形成されたインダクタンス素子３ａ、キャパシタンス
素子４ａ、抵抗素子５ａ、そして各素子間および表裏面
を接続するバイアホール１５〜１８によって初段ＦＥＴ
１０と後段ＦＥＴ１９との段間整合回路が構成されてい
る。
【００１３】基板の裏面側には後段ＦＥＴ１９のバイア
ス供給回路２０やドレイン電圧供給回路２１も設けられ
ている。後段ＦＥＴ１９でさらに増幅された信号は上述
の段間整合回路とは逆の順番で、内層に形成された各素
子を経由して基板表面側の導電層１に達し、信号出力端
子２５から外部回路へ出力される。
ス供給回路２０やドレイン電圧供給回路２１も設けられ
ている。後段ＦＥＴ１９でさらに増幅された信号は上述
の段間整合回路とは逆の順番で、内層に形成された各素
子を経由して基板表面側の導電層１に達し、信号出力端
子２５から外部回路へ出力される。
【００１４】つまり、薄膜材料の内層４，５に形成され
たキャパシタンス素子４ｂ、抵抗素子５ｂ、そして各素
子間および表裏面を接続するバイアホール２２〜２４に
よって、後段ＦＥＴ１９（最終段）と信号出力端子２５
との間の出力整合回路が構成されている。ただし、図１
の例では、出力整合回路がインダクタンス素子を必要と
しないので、内層４（キャパシタンス素子４ｂ）と基板
表面側の導電層１とが直接バイアホール２４で接続され
ている。即ち、接続線路（バイアホール２４）は、イン
ダクタンス素子を構成する内層３には接触せずに通過し
ている。
たキャパシタンス素子４ｂ、抵抗素子５ｂ、そして各素
子間および表裏面を接続するバイアホール２２〜２４に
よって、後段ＦＥＴ１９（最終段）と信号出力端子２５
との間の出力整合回路が構成されている。ただし、図１
の例では、出力整合回路がインダクタンス素子を必要と
しないので、内層４（キャパシタンス素子４ｂ）と基板
表面側の導電層１とが直接バイアホール２４で接続され
ている。即ち、接続線路（バイアホール２４）は、イン
ダクタンス素子を構成する内層３には接触せずに通過し
ている。
【００１５】なお、各内層３，４，５にパターン形成さ
れるインダクタンス素子、キャパシタンス素子、および
抵抗素子は、同一材料であっても、線路幅、線路長を変
えることによりインダクタンス値、容量値、または抵抗
値を変えることができる。また、各内層の厚さを変える
ことによっても各値を調整することができる。この場
合、同一層内で層厚の分布を変えることも考えられる。
れるインダクタンス素子、キャパシタンス素子、および
抵抗素子は、同一材料であっても、線路幅、線路長を変
えることによりインダクタンス値、容量値、または抵抗
値を変えることができる。また、各内層の厚さを変える
ことによっても各値を調整することができる。この場
合、同一層内で層厚の分布を変えることも考えられる。
【００１６】また、上記の実施形態では、各内層に形成
された各素子を一つずつ通って、つまり各内層を順番に
１回ずつ通過するようにして表側導体層と裏側導体層と
が接続されているが、本発明はかかる構成に限定される
わけではない。つまり、各層に形成される素子の必要個
数は任意であり、いずれか又は全部の内層を複数回通過
するように整合回路を構成してもよい。例えば、内層４
と他の層のＧＮＤパターンとの間に別のキャパシタ素子
を形成して、これを段間整合回路全体に並列接続するこ
ともできる。
された各素子を一つずつ通って、つまり各内層を順番に
１回ずつ通過するようにして表側導体層と裏側導体層と
が接続されているが、本発明はかかる構成に限定される
わけではない。つまり、各層に形成される素子の必要個
数は任意であり、いずれか又は全部の内層を複数回通過
するように整合回路を構成してもよい。例えば、内層４
と他の層のＧＮＤパターンとの間に別のキャパシタ素子
を形成して、これを段間整合回路全体に並列接続するこ
ともできる。
【００１７】また、上記実施例では入力整合回路は表側
導体層のみを用いて形成したが、出力整合回路と同様に
入力整合回路も基板内層を用いて構成することも可能で
ある。３段以上の増幅器において、複数の段間整合器を
基板内層で構成できることはいうまでもない。
導体層のみを用いて形成したが、出力整合回路と同様に
入力整合回路も基板内層を用いて構成することも可能で
ある。３段以上の増幅器において、複数の段間整合器を
基板内層で構成できることはいうまでもない。
【００１８】
【発明の効果】以上のように、本発明の高周波増幅器に
よれば、多段増幅器の段間整合回路、さらには入力整合
回路や出力整合回路をも多層基板の内層を用いて構成す
ることができるので、基板面積の削減と装置の小型化を
図ることができる。また、伝送線路幅を太くすることが
可能になるので、信号損失の低減、ひいては高周波特性
の向上を期待することができる。さらに、整合回路が信
号伝送線路から受ける影響の緩和にも貢献する。
よれば、多段増幅器の段間整合回路、さらには入力整合
回路や出力整合回路をも多層基板の内層を用いて構成す
ることができるので、基板面積の削減と装置の小型化を
図ることができる。また、伝送線路幅を太くすることが
可能になるので、信号損失の低減、ひいては高周波特性
の向上を期待することができる。さらに、整合回路が信
号伝送線路から受ける影響の緩和にも貢献する。
【図１】本発明の実施形態に係る２段高周波増幅器の構
成を示す模式図
成を示す模式図
【図２】従来の２段高周波増幅器の回路ブロック図
１ 表面側導体層 ２ 裏面側導体層 ３ インダクタンス素子用薄膜内層 ３ａ インダクタンス素子 ４ キャパシタンス素子用薄膜内層 ４ａ キャパシタンス素子 ５ 抵抗素子用薄膜内層 ５ａ 抵抗素子 ６，７，８，９ 絶縁層 １０ 初段ＦＥＴ １１ 入力整合回路 １２，２０ バイアス供給回路 １３，２１ ドレイン電圧供給回路 １４ 信号入力端子 １５〜１８，２２〜２４ バイアホール １９ 後段ＦＥＴ ２５ 信号出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/11
Claims (6)
- 【請求項１】 多段接続された２個以上のトランジスタ
と周辺回路素子とが基板上に配置されてなる高周波増幅
器であって、 多層基板の表面側と裏面側に少なくとも１個ずつトラン
ジスタが配置され、 前記多層基板の複数の内層が抵抗素子、インダクタンス
素子、またはキャパシタンス素子を構成する薄膜材料の
層としてパターン形成され、 表面側のトランジスタと裏面側のトランジスタとの間に
介装される段間整合回路が前記多層基板の複数の内層に
よって構成されていることを特徴とする高周波増幅器。 - 【請求項２】 信号入力端子と初段トランジスタとの間
に介装される入力整合回路が前記多層基板の複数の内層
によって構成されていることを特徴とする請求項１記載
の高周波増幅器。 - 【請求項３】 最終段トランジスタと信号出力端子との
間に介装される出力整合回路が前記多層基板の複数の内
層によって構成されていることを特徴とする請求項１記
載の高周波増幅器。 - 【請求項４】 前記多層基板の表面側と裏面側とを接続
する線路が、前記複数の内層を順番に１回ずつ通過する
ように形成されている請求項１記載の高周波増幅器。 - 【請求項５】 前記多層基板の表面側と裏面側とを接続
する線路が、前記複数の内層を少なくとも部分的に複数
回通過するように形成されている請求項１記載の高周波
増幅器。 - 【請求項６】 前記多層基板の表面側と裏面側とを接続
する線路が、前記整合回路の構成に不必要な抵抗素子、
インダクタンス素子、またはキャパシタンス素子を構成
する薄膜材料の層と接触せずに通過するように形成され
ている請求項１記載の高周波増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8153620A JPH104322A (ja) | 1996-06-14 | 1996-06-14 | 高周波増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8153620A JPH104322A (ja) | 1996-06-14 | 1996-06-14 | 高周波増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH104322A true JPH104322A (ja) | 1998-01-06 |
Family
ID=15566479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8153620A Pending JPH104322A (ja) | 1996-06-14 | 1996-06-14 | 高周波増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH104322A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4710550A (en) * | 1985-05-01 | 1987-12-01 | Kranbuehl David E | Method of using a dielectric probe to monitor the characteristics of a medium |
| US6538273B2 (en) | 1998-11-04 | 2003-03-25 | Infineon Technologies Ag | Ferroelectric transistor and method for fabricating it |
| WO2011024281A1 (ja) * | 2009-08-27 | 2011-03-03 | 株式会社 東芝 | ドハティアンプシステム及びこれを用いた送信機 |
| JP2012165314A (ja) * | 2011-02-09 | 2012-08-30 | Renesas Electronics Corp | 発振器及び半導体集積回路装置 |
-
1996
- 1996-06-14 JP JP8153620A patent/JPH104322A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4710550A (en) * | 1985-05-01 | 1987-12-01 | Kranbuehl David E | Method of using a dielectric probe to monitor the characteristics of a medium |
| US6538273B2 (en) | 1998-11-04 | 2003-03-25 | Infineon Technologies Ag | Ferroelectric transistor and method for fabricating it |
| WO2011024281A1 (ja) * | 2009-08-27 | 2011-03-03 | 株式会社 東芝 | ドハティアンプシステム及びこれを用いた送信機 |
| US8237498B2 (en) | 2009-08-27 | 2012-08-07 | Kabushiki Kaisha Toshiba | Doherty amplifier system and transmitter using the same |
| JPWO2011024281A1 (ja) * | 2009-08-27 | 2013-01-24 | 株式会社東芝 | ドハティアンプシステム及びこれを用いた送信機 |
| JP2012165314A (ja) * | 2011-02-09 | 2012-08-30 | Renesas Electronics Corp | 発振器及び半導体集積回路装置 |
| US9344034B2 (en) | 2011-02-09 | 2016-05-17 | Renesas Electronics Corporation | Oscillator and semiconductor integrated circuit device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002043813A (ja) | 方向性結合器及び高周波回路モジュール並びに無線通信機 | |
| EP1840913A1 (en) | Capacitor and electronic circuit | |
| JPH0888523A (ja) | 分布定数線路型電力増幅器 | |
| US9419580B2 (en) | Output matching network having a single combined series and shunt capacitor component | |
| JPH104322A (ja) | 高周波増幅器 | |
| KR970024027A (ko) | 고주파 증폭 집적-회로 장치(High-Frequency Amplifier Integrated-Circuit Device) | |
| US6768153B2 (en) | Semiconductor device | |
| JPH03104408A (ja) | 電力増幅器 | |
| KR960009392A (ko) | 이득가변회로와 그의 집적회로 | |
| JPH10322141A (ja) | 高周波電力増幅器およびそれを用いた無線通信装置 | |
| US20050007842A1 (en) | Amplifying circuit, amplifying apparatus, and memory apparatus | |
| CN217388653U (zh) | 级联放大器、射频芯片及电子装置 | |
| JPH07240645A (ja) | マイクロ波集積回路 | |
| TW200411975A (en) | Attenuator | |
| JP2001016053A (ja) | 高周波用電力増幅器 | |
| JPH11112249A (ja) | 高周波電力増幅器モジュール | |
| JPH08204472A (ja) | 高周波増幅回路 | |
| JPH03218102A (ja) | インターデジタルフィルタ | |
| JPH1013163A (ja) | 高周波電力増幅器 | |
| JP2006148268A (ja) | 電力増幅モジュール | |
| JPH0766609A (ja) | インピーダンス整合回路 | |
| JPH0219002A (ja) | マイクロ波増幅回路 | |
| JPH06252669A (ja) | 出力整合回路およびマイクロ波増幅器 | |
| JPH0366205A (ja) | 高周波トランジスタの整合回路 | |
| JPH09162658A (ja) | 分布増幅器 |