JPH104340A

JPH104340A - 電圧比較器

Info

Publication number: JPH104340A
Application number: JP8156583A
Authority: JP
Inventors: Hisashi Okazawa; 恒岡澤; Shigeki Imaizumi; 栄亀今泉; Koichi Ono; 孝一尾野; Tatsuji Matsuura; 達治松浦; Masumi Kasahara; 真澄笠原
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1996-06-18
Filing date: 1996-06-18
Publication date: 1998-01-06

Abstract

(57)【要約】【課題】高速で高精度な電圧比較回路を提供する。【解決手段】一対のトランジスタQ1、Q2と負荷抵抗R
1、R2からなる第１の差動増幅器と、エミッタフォロワ
のトランジスタQ3、Q4および定電流源３、４と、正帰還
動作のトランジスタQ9、Q10からなるラッチ回路と、制
御信号CK1、CK2により第１の差動増幅器とラッチ回路の
いずれに電流を流すかを選択するトランジスタQ5、Q6を
含む制御回路と、エミッタフォロワのトランジスタQ3、
Q4のエミッタ出力を入力とする一対のバイポーラトラン
ジスタQ7、Q8と定電流源６からなり電圧比較出力O1,O2
を生成する第２の差動増幅器により電圧比較器構成され
る。【効果】第２の差動増幅器により、複数の電圧比較器
の出力が相互に接続された場合でも、入力電圧と参照電
圧を精度良く比較でき、また、低電圧での駆動も可能と
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電圧比較器に関し、
特にＡ／Ｄ変換回路などに用いられる電圧比較器に関す
る。

【０００２】

【従来の技術】電圧比較器の主な用途はＡ／Ｄ変換回路
であり、なかでも高速化に適したＡ／Ｄ変換方式に並列
型と呼ばれるものがある。この並列型Ａ／Ｄ変換回路の
問題点はビット数に比例して回路規模・消費電力が大き
くなることである。

【０００３】これに対し、木村博氏らによる、「10b 30
0MHz 補間並列型ＡＤ変換器」（電子情報通信学会技術
研究会報告ＩＣＤ９２−１９、１９９２）のなかで、小
規模・低電力かつ高速なＡ／Ｄ変換技術として差動重畳
型論理（Folded Differential Logic、ＦＤＬ）回路が
発表されている。

【０００４】図３にＦＤＬ回路を３ビットの並列型Ａ／
Ｄ変換器に適用した回路例を示す。本回路で電圧比較器
は、入力電圧Vinが各々の参照電圧よりも大きい場合に
正相出力が電流I0を引き込み、入力電圧Vinが各々の参
照電圧よりも小さい場合に逆相出力が電流I0を引き込む
ものとする。

【０００５】このＦＤＬ回路により、図４に示すよう
に、アナログの入力電圧Vinに応じてラッチ出力端（D
0、D1、D2）ではデジタルコード出力（グレイコード）
を得ることができる。

【０００６】図５に上記のＡ／Ｄ変換器に用いられてい
る従来の電圧比較器の回路構成を示す。従来の電圧比較
器では、差動アンプの負荷抵抗R1,R2の一端からカスコ
ードトランジスタQ7,Q8を介して、ＦＤＬ回路のデコー
ド用信号線で重畳するための電流を出力する構成となっ
ている。制御信号CK1=Highかつ制御信号CK2=Lowのと
き、Q1,Q2がアクティブとなり、I1,I2の差電圧に応じた
電圧出力がQ1,Q2のコレクタに得られる（アンプ動作モ
ード）。次に制御信号CK1=Lowかつ制御信号CK2=Highの
とき、Q9,Q10がアクティブとなり、アンプ動作時に得ら
れた電圧出力はQ9,Q10の正帰還動作によって、増大され
る（ラッチ動作モード）。このとき、アンプ動作時にI1
>I2であった場合は、出力端子O1からトランジスタQ1を
介して電流Ioが流れ、逆にアンプ動作時にI2>I1であっ
た場合は、出力端子O2からトランジスタQ2を介して電流
Ioが流れる。

【０００７】

【発明が解決しようとする課題】図３に示すＦＤＬ回路
では、最上位ビットをのぞく各ビットでは２個以上の電
圧比較器の出力端子が相互に接続されている。このた
め、図５に示す従来の電圧比較器では、一方の電圧比較
器の出力が他方の電圧比較器のアンプ動作に影響を及ぼ
し、電圧比較器の出力が不所望に固定されるなどの誤動
作が生じると言う問題が本願発明者等の検討により明か
とされた。

【０００８】また、差動アンプの負荷抵抗端からカスコ
ードトランジスタを介して電流を出力する従来の構成で
は、縦積みされる素子の段数が多いため低電圧での動作
が困難であると言う問題も本願発明者等の検討により明
かとされた。

【０００９】本発明の目的は、従来の回路技術における
上記のような問題を解決し、高速で高精度、かつ低電圧
駆動の電圧比較器を提供することにある。

【００１０】

【課題を解決するための手段】本発明では電圧比較器の
出力の負荷抵抗の一端を動作電圧に接続して、負荷抵抗
の一端の電位を固定する。また電圧比較器のアンプ動作
とラッチ動作とを実行する第１の差動増幅器とは別個
に、一対のバイポーラトランジスタと定電流源からなる
第２の差動増幅器を第１の差動増幅器の後段に設け、こ
の第２の差動増幅器のバイポーラトランジスタのコレク
タ端子を新たに電圧比較器の出力とする。

【００１１】従って、電圧比較器のアンプ動作とラッチ
動作とを実行する前段の第１の差動増幅器が電圧比較器
の直接の出力となっていないため、複数の電圧比較器の
出力を同一の信号線に接続しても、相互に影響して誤動
作の原因となることがない。また、縦積みされる素子の
段数を低減できるため、低電圧での動作が可能である。

【００１２】本願で開示される発明のうち、代表的実施
形態による電圧比較器は、エミッタが互いに接続された
第１と第２のバイポーラトランジスタ(Q1,Q2)と、該第
１と該第２のバイポーラトランジスタのコレクタにそれ
ぞれ接続された第１と第２の負荷抵抗(R1,R2)とからな
る第１の差動増幅器と、上記第１の差動増幅器の上記第
１のバイポーラトランジスタ(Q1)のコレクタ信号を入力
とする第１のエミッタフォロワ・バイポーラトランジス
タ(Q3)と、上記第１の差動増幅器の上記第２のバイポー
ラトランジスタ(Q2)のコレクタ信号を入力とする第２の
エミッタフォロワ・バイポーラトランジスタ(Q4)とから
なるエミッタフォロワ回路と、ベースとコレクタとがそ
れぞれ上記第１のエミッタフォロワ・バイポーラトラン
ジスタ(Q3)のエミッタと上記第１の差動増幅器の上記第
２のバイポーラトランジスタ(Q2)のコレクタに接続され
た第３のバイポーラトランジスタ(Q9)と、ベースとコレ
クタとがそれぞれ上記第２のエミッタフォロワ・バイポ
ーラトランジスタ(Q4)のエミッタと上記第１の差動増幅
器の上記第１のバイポーラトランジスタ(Q1)のコレクタ
に接続された第４のバイポーラトランジスタ(Q10)とか
らなるラッチ回路と、ベースに第１の制御信号(CK1)が
供給され、コレクタが上記第１の差動増幅器の上記第１
と上記第２のバイポーラトランジスタ(Q1,Q2)の共通エ
ミッタに接続された第５のバイポーラトランジスタ(Q5)
と、ベースに第２の制御信号(CK2)が供給され、コレク
タが上記ラッチ回路の上記第３と上記第４のバイポーラ
トランジスタ(Q9,Q10)の共通エミッタに接続された第６
のバイポーラトランジスタ（Ｑ６）と、上記第５と上記
第６のバイポーラトランジスタ（Ｑ５，Ｑ６）の共通エ
ミッタに接続された第１の定電流源(5)とからなる制御
回路と、ベースに上記エミッタフォロワ回路の上記第１
のエミッタフォロワ・バイポーラトランジスタ(Q3)のエ
ミッタ出力信号が供給される第８のバイポーラトランジ
スタ(Q7)と、ベースに上記エミッタフォロワ回路の上記
第２のエミッタフォロワ・バイポーラトランジスタ(Q5)
のエミッタ出力信号が供給される第９のバイポーラトラ
ンジスタ(Q8)と、上記第８と上記第９のバイポーラトラ
ンジスタ(Q7,Q8)の共通エミッタに接続された第２の定
電流源(6)とからなる第２の差動増幅器とを具備してな
り、上記第２の差動増幅器の上記第８と上記第９のバイ
ポーラトランジスタ(Q7,Q8)のコレクタより電圧比較出
力(O1,O2)を生成することを特徴とする(図１参照)。

【００１３】本願のより具体的な実施形態による電圧比
較器は、上記制御回路に供給される上記第１の制御信号
(CK1)と上記第２の制御信号(CK2)がそれぞれハイレベル
とローレベルである際に、上記制御回路の上記第５のバ
イポーラトランジスタ(Q5)は上記第１の定電流源(5)の
電流を流し、上記第１の差動増幅器の上記第１と上記第
２のバイポーラトランジスタ(Q1,Q2)とは上記第１の差
動増幅器の入力信号を増幅するアンプ動作モードとな
り、その後、上記制御回路に供給される上記第１の制御
信号(CK1)と上記第２の制御信号(CK2)がそれぞれローレ
ベルとハイレベルとなることによって、上記制御回路の
上記第６のバイポーラトランジスタ(Q6)は上記第１の定
電流源(5)の電流を流し、上記ラッチ回路の上記第３と
上記第４のバイポーラトランジスタ(Q9,Q10)とは上記第
１の差動増幅器の直前の上記アンプ動作モードの情報を
保持するラッチ動作モードとなることを特徴とする(図
１参照)。

【００１４】本願で開示される発明のうち、他の代表的
実施形態による電圧比較器は、エミッタが互いに接続さ
れた第１と第２のバイポーラトランジスタ(Q1,Q2)と、
該第１と該第２のバイポーラトランジスタのコレクタに
それぞれ接続された第１と第２の負荷抵抗(R1,R2)とか
らなる第１の差動増幅器と、上記第１の差動増幅器の上
記第１のバイポーラトランジスタ(Q1)のコレクタ信号を
入力とする第１のエミッタフォロワ・バイポーラトラン
ジスタ(Q3)と、上記第１の差動増幅器の上記第２のバイ
ポーラトランジスタ(Q2)のコレクタ信号を入力とする第
２のエミッタフォロワ・バイポーラトランジスタ(Q4)と
からなるエミッタフォロワ回路と、ゲートとドレインと
がそれぞれ上記第１のエミッタフォロワ・バイポーラト
ランジスタ(Q3)のエミッタと上記第１の差動増幅器の上
記第２のバイポーラトランジスタ(Q2)のコレクタに接続
された第１のＭＯＳトランジスタ(M1)と、ゲートとドレ
インとがそれぞれ上記第２のエミッタフォロワ・バイポ
ーラトランジスタ(Q4)のエミッタと上記第１の差動増幅
器の上記第１のバイポーラトランジスタ(Q1)のコレクタ
に接続された第２のＭＯＳトランジスタ(M2)とからなる
ラッチ回路と、ベースに第１の制御信号(CK1)が供給さ
れ、コレクタが上記第１の差動増幅器の上記第１と上記
第２のバイポーラトランジスタ(Q1,Q2)の共通エミッタ
に接続された第３のバイポーラトランジスタ(Q5)と、ベ
ースに第２の制御信号(CK2)が供給され、コレクタが上
記ラッチ回路の上記第１と上記第２のＭＯＳトランジス
タ(M1,M2)の共通ソースに接続された第４のバイポーラ
トランジスタ(Q6)と、上記第３と上記第４のバイポーラ
トランジスタ(Q5,Q6)の共通エミッタに接続された第１
の定電流源(5)とからなる制御回路と、ベースに上記エ
ミッタフォロワ回路の上記第１のエミッタフォロワ・バ
イポーラトランジスタ(Q3)のエミッタ出力信号が供給さ
れる第５のバイポーラトランジスタ(Q7)と、ベースに上
記エミッタフォロワ回路の上記第２のエミッタフォロワ
・バイポーラトランジスタ(Q4)のエミッタ出力信号が供
給される第６のバイポーラトランジスタ(Q8)と、上記第
５と上記第６のバイポーラトランジスタ(Q7,Q8)の共通
エミッタに接続された第２の定電流源(6)とからなる第
２の差動増幅器とを具備してなり、上記第２の差動増幅
器の上記第５と上記第６のバイポーラトランジスタ(Q7,
Q8)のコレクタより電圧比較出力(O1,O2)を生成すること
を特徴とする(図2参照)。

【００１５】本願のより具体的な他の実施形態による電
圧比較器は、上記制御回路に供給される上記第１の制御
信号(CK1)と上記第２の制御信号(CK2)がそれぞれハイレ
ベルとローレベルである際に、上記制御回路の上記第３
のバイポーラトランジスタ(Q5)は上記第１の定電流源の
電流(5)を流し、上記第１の差動増幅器の上記第１と上
記第２のバイポーラトランジスタ(Q1,Q2)とは上記第１
の差動増幅器の入力信号を増幅するアンプ動作モードと
なり、その後、上記制御回路に供給される上記第１の制
御信号(CK1)と上記第２の制御信号(CK2)がそれぞれロー
レベルとハイレベルとなることによって、上記制御回路
の上記第４のバイポーラトランジスタ(Q6)は上記第１の
定電流源(5)の電流を流し、上記ラッチ回路の上記第１
と上記第２のＭＯＳトランジスタ(M1,M2)とは上記第１
の差動増幅器の直前の上記アンプ動作モードの情報を保
持するラッチ動作モードとなることを特徴とする(図2参
照)。

【００１６】本願のより具体的な実施形態によるＡ／Ｄ
変換回路は、上記のいずれかに記載の電圧比較器を複数
個含んでなり、該複数個の電圧比較器の上記第２の差動
増幅器の上記電圧比較出力が相互に接続されてなること
を特徴とする。

【００１７】

【発明の実施の形態】本発明の実施例を図１と、図２と
に示す。

【００１８】図１に示した本発明の電圧比較器は、一対
のバイポーラトランジスタQ1、Q2と負荷抵抗R1、R2から
なる第１の差動増幅器と、この第１の差動増幅器の出力
を入力とするエミッタフォロワのバイポーラトランジス
タQ3、Q4および定電流源３、４と、ベースがバイポーラ
トランジスタQ3のエミッタに接続されコレクタが第１の
差動増幅器の逆相出力に接続されたバイポーラトランジ
スタQ9とベースがバイポーラトランジスタQ4のエミッタ
に接続されコレクタが第１の差動増幅器の正相出力に接
続されたバイポーラトランジスタQ10からなるラッチ回
路と、制御信号CK1、CK2により第１の差動増幅器とラッ
チ回路のいずれに電流を流すかを選択する一対のバイポ
ーラトランジスタQ5、Q6と、定電流源５と、バイポーラ
トランジスタQ3、Q4のエミッタ出力を入力とする一対の
バイポーラトランジスタQ7、Q8と定電流源６から成る第
二の差動アンプにより構成されている。

【００１９】制御信号CK1=Highかつ制御信号CK2=Lowの
とき、Q1,Q2がアクティブとなり、I1,I2の差電圧に応じ
た電圧出力がQ1,Q2のコレクタおよびQ3,Q4のエミッタに
得られる（アンプ動作モード）。次に制御信号CK1=Low
かつ制御信号CK2=Highとなると、Q9,Q10がアクティブと
なって、アンプ動作時に得られた電圧出力はQ9,Q10の正
帰還動作によって、増大される（ラッチ動作モード）。
このとき、Q3,Q4のエミッタ出力を入力とする差動アン
プQ7,Q8を介して、アンプ動作時にI1>I2であった場合
は、出力端子O1から電流Ioが流れる。逆にアンプ動作時
にI2>I1であった場合は、出力端子O2から電流Ioが流れ
る。

【００２０】この図１の実施例によれば、電圧比較器の
アンプ動作とラッチ動作とを実行する前段の第１の差動
増幅器のトランジスタQ1,Q2のコレクタが電圧比較器の
直接の出力となっていない。電圧比較器の出力は後段の
第２の差動増幅器のトランジスタQ7,Q8のコレクタから
得られるため、複数の電圧比較器の出力を同一の信号線
に接続しても、相互に影響して誤動作の原因となること
がない。また、縦積みされるトランジスタ素子の段数を
低減できるため、低電圧での動作が可能である。

【００２１】図２に示した本発明の電圧比較器は、図１
に示した実施例におけるラッチ回路を、バイポーラトラ
ンジスタQ9、Q10に代えて、ＭＯＳトランジスタM1、M2
を用いた実施例である。本実施例も、図１の実施例と同
様に動作することができる。

【００２２】

【発明の効果】本発明によれば、複数の電圧比較器の出
力が相互に接続された場合でも、入力電圧と参照電圧を
精度良く比較することができ、また、低電圧での駆動も
可能とする。これにより高速で高精度、かつ低電圧駆動
の電圧比較器を実現することができる。

【図面の簡単な説明】

【図１】本発明の実施例による電圧比較器を示す図。

【図２】ラッチ回路にＭＯＳトランジスタを用いた本発
明の他の実施例による電圧比較器を示す図。

【図３】従来のＦＤＬを用いた３ビットのＡ／Ｄ変換回
路の構成図。

【図４】従来のＦＤＬを用いた３ビットのＡ／Ｄ変換回
路の出力結果を示す図。

【図５】従来の電圧比較器の構成図を示す図。

【符号の説明】

１：負荷抵抗２：バイポーラトランジスタ３、
４、５、６：定電流源７：ＭＯＳトランジスタ８：電圧比較器９：プ
リアンプ１０：分圧抵抗１１：負荷抵抗１
２：定電流源１３：スレーブラッチ。

フロントページの続き (72)発明者今泉栄亀東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者尾野孝一東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者松浦達治東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者笠原真澄東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】エミッタが互いに接続された第１と第２の
バイポーラトランジスタと、該第１と該第２のバイポー
ラトランジスタのコレクタにそれぞれ接続された第１と
第２の負荷抵抗とからなる第１の差動増幅器と、上記第１の差動増幅器の上記第１のバイポーラトランジ
スタのコレクタ信号を入力とする第１のエミッタフォロ
ワ・バイポーラトランジスタと、上記第１の差動増幅器
の上記第２のバイポーラトランジスタのコレクタ信号を
入力とする第２のエミッタフォロワ・バイポーラトラン
ジスタとからなるエミッタフォロワ回路と、ベースとコレクタとがそれぞれ上記第１のエミッタフォ
ロワ・バイポーラトランジスタのエミッタと上記第１の
差動増幅器の上記第２のバイポーラトランジスタのコレ
クタに接続された第３のバイポーラトランジスタと、ベ
ースとコレクタとがそれぞれ上記第２のエミッタフォロ
ワ・バイポーラトランジスタのエミッタと上記第１の差
動増幅器の上記第１のバイポーラトランジスタのコレク
タに接続された第４のバイポーラトランジスタとからな
るラッチ回路と、ベースに第１の制御信号が供給され、コレクタが上記第
１の差動増幅器の上記第１と上記第２のバイポーラトラ
ンジスタの共通エミッタに接続された第５のバイポーラ
トランジスタと、ベースに第２の制御信号が供給され、
コレクタが上記ラッチ回路の上記第３と上記第４のバイ
ポーラトランジスタの共通エミッタに接続された第６の
バイポーラトランジスタと、上記第５と上記第６のバイ
ポーラトランジスタの共通エミッタに接続された第１の
定電流源とからなる制御回路と、ベースに上記エミッタフォロワ回路の上記第１のエミッ
タフォロワ・バイポーラトランジスタのエミッタ出力信
号が供給される第８のバイポーラトランジスタと、ベー
スに上記エミッタフォロワ回路の上記第２のエミッタフ
ォロワ・バイポーラトランジスタのエミッタ出力信号が
供給される第９のバイポーラトランジスタと、上記第８
と上記第９のバイポーラトランジスタの共通エミッタに
接続された第２の定電流源とからなる第２の差動増幅器
とを具備してなり、上記第２の差動増幅器の上記第８と上記第９のバイポー
ラトランジスタのコレクタより電圧比較出力を生成する
ことを特徴とする電圧比較器。
【請求項２】上記制御回路に供給される上記第１の制御
信号と上記第２の制御信号がそれぞれハイレベルとロー
レベルである際に、上記制御回路の上記第５のバイポー
ラトランジスタは上記第１の定電流源の電流を流し、上
記第１の差動増幅器の上記第１と上記第２のバイポーラ
トランジスタとは上記第１の差動増幅器の入力信号を増
幅するアンプ動作モードとなり、その後、上記制御回路に供給される上記第１の制御信号
と上記第２の制御信号がそれぞれローレベルとハイレベ
ルとなることによって、上記制御回路の上記第６のバイ
ポーラトランジスタは上記第１の定電流源の電流を流
し、上記ラッチ回路の上記第３と上記第４のバイポーラ
トランジスタとは上記第１の差動増幅器の直前の上記ア
ンプ動作モードの情報を保持するラッチ動作モードとな
ることを特徴とする請求項１に記載の電圧比較器。
【請求項３】エミッタが互いに接続された第１と第２の
バイポーラトランジスタと、該第１と該第２のバイポー
ラトランジスタのコレクタにそれぞれ接続された第１と
第２の負荷抵抗とからなる第１の差動増幅器と、上記第１の差動増幅器の上記第１のバイポーラトランジ
スタのコレクタ信号を入力とする第１のエミッタフォロ
ワ・バイポーラトランジスタと、上記第１の差動増幅器
の上記第２のバイポーラトランジスタのコレクタ信号を
入力とする第２のエミッタフォロワ・バイポーラトラン
ジスタとからなるエミッタフォロワ回路と、ゲートとドレインとがそれぞれ上記第１のエミッタフォ
ロワ・バイポーラトランジスタのエミッタと上記第１の
差動増幅器の上記第２のバイポーラトランジスタのコレ
クタに接続された第１のＭＯＳトランジスタと、ゲート
とドレインとがそれぞれ上記第２のエミッタフォロワ・
バイポーラトランジスタのエミッタと上記第１の差動増
幅器の上記第１のバイポーラトランジスタのコレクタに
接続された第２のＭＯＳトランジスタとからなるラッチ
回路と、ベースに第１の制御信号が供給され、コレクタが上記第
１の差動増幅器の上記第１と上記第２のバイポーラトラ
ンジスタの共通エミッタに接続された第３のバイポーラ
トランジスタと、ベースに第２の制御信号が供給され、
コレクタが上記ラッチ回路の上記第１と上記第２のＭＯ
Ｓトランジスタの共通ソースに接続された第４のバイポ
ーラトランジスタと、上記第３と上記第４のバイポーラ
トランジスタの共通エミッタに接続された第１の定電流
源とからなる制御回路と、ベースに上記エミッタフォロワ回路の上記第１のエミッ
タフォロワ・バイポーラトランジスタのエミッタ出力信
号が供給される第５のバイポーラトランジスタと、ベー
スに上記エミッタフォロワ回路の上記第２のエミッタフ
ォロワ・バイポーラトランジスタのエミッタ出力信号が
供給される第６のバイポーラトランジスタと、上記第５
と上記第６のバイポーラトランジスタの共通エミッタに
接続された第２の定電流源とからなる第２の差動増幅器
とを具備してなり、上記第２の差動増幅器の上記第５と上記第６のバイポー
ラトランジスタのコレクタより電圧比較出力を生成する
ことを特徴とする電圧比較器。
【請求項４】上記制御回路に供給される上記第１の制御
信号と上記第２の制御信号がそれぞれハイレベルとロー
レベルである際に、上記制御回路の上記第３のバイポー
ラトランジスタは上記第１の定電流源の電流を流し、上
記第１の差動増幅器の上記第１と上記第２のバイポーラ
トランジスタとは上記第１の差動増幅器の入力信号を増
幅するアンプ動作モードとなり、その後、上記制御回路に供給される上記第１の制御信号
と上記第２の制御信号がそれぞれローレベルとハイレベ
ルとなることによって、上記制御回路の上記第４のバイ
ポーラトランジスタは上記第１の定電流源の電流を流
し、上記ラッチ回路の上記第１と上記第２のＭＯＳトラ
ンジスタとは上記第１の差動増幅器の直前の上記アンプ
動作モードの情報を保持するラッチ動作モードとなるこ
とを特徴とする請求項１に記載の電圧比較器。
【請求項５】請求項１から請求項４までのいずれかに記
載の電圧比較器を複数個含んでなり、該複数個の電圧比
較器の上記第２の差動増幅器の上記電圧比較出力が相互
に接続されてなることを特徴とするＡ／Ｄ変換回路。