JPH1079656A - 電流切り換え型スイッチ回路 - Google Patents
電流切り換え型スイッチ回路Info
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- 238000010586 diagram Methods 0.000 description 13
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 4
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K5/2436—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using a combination of bipolar and field-effect transistors
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Abstract
(57)【要約】
【課題】 低電源電圧下において電流を切り換えるべき
回路の動作電圧を大きくすることを可能にする。 【解決手段】 電流切り換え型スイッチ回路４は，電源
Ｖｃｃ１に接続された定電流源１と，ゲートにそれぞれ
制御クロックＣＬＫＢ，ＣＬＫが与えられ，ソースが定
電流源１の他端に共通接続されたＰ型ＭＯＳトランジス
タＭ１，Ｍ２により形成された一対のスイッチ回路２
と，第１，第２の電流入力端子がそれぞれＭ１，Ｍ２の
ドレインに接続され，第１，第２の電流出力端子が電流
を供給する第１，第２の負荷回路５，６に接続された一
対のカレント・ミラー３とから構成される。
回路の動作電圧を大きくすることを可能にする。 【解決手段】 電流切り換え型スイッチ回路４は，電源
Ｖｃｃ１に接続された定電流源１と，ゲートにそれぞれ
制御クロックＣＬＫＢ，ＣＬＫが与えられ，ソースが定
電流源１の他端に共通接続されたＰ型ＭＯＳトランジス
タＭ１，Ｍ２により形成された一対のスイッチ回路２
と，第１，第２の電流入力端子がそれぞれＭ１，Ｍ２の
ドレインに接続され，第１，第２の電流出力端子が電流
を供給する第１，第２の負荷回路５，６に接続された一
対のカレント・ミラー３とから構成される。
Description
【０００１】
【発明の属する技術分野】本発明は，電流切り換え型ス
イッチ回路に関し，特に，低電源電圧において高速電流
切り換えに用いられる電流切り換え型スイッチ回路に関
する。
イッチ回路に関し，特に，低電源電圧において高速電流
切り換えに用いられる電流切り換え型スイッチ回路に関
する。
【０００２】
【従来の技術】従来，バイポーラ・トランジスタにより
構成されるフリップ・フロッップやサンプル・ホールド
回路における電流切り換え型スイッチ回路には，クロッ
ク制御された一対のトランジスタと定電流源とを用いる
ことにより構成されていた。
構成されるフリップ・フロッップやサンプル・ホールド
回路における電流切り換え型スイッチ回路には，クロッ
ク制御された一対のトランジスタと定電流源とを用いる
ことにより構成されていた。
【０００３】図４は従来の電流切り換え型スイッチ回路
の構成を示す回路図である。図４において，従来の電流
切り換え型スイッチ回路５４は，第１及び第２の負荷回
路５，６に接続された第１及び第２のｎｐｎバイポーラ
・トランジスタＱ１，Ｑ２（以下，バイポーラ・トラン
ジスタＱ１，Ｑ２と呼び，Ｑ３〜Ｑ１０のｎｐｎバイポ
ーラ・トランジスタも同様にバイポーラ・トランジスタ
Ｑ３〜Ｑ１０と呼ぶ）と，前記第１及び第２のバイポー
ラ・トランジスタＱ１，Ｑ２の共通エミッタと第２電源
Ｖｃｃ２間に接続された定電流源５１とから構成されて
いる。
の構成を示す回路図である。図４において，従来の電流
切り換え型スイッチ回路５４は，第１及び第２の負荷回
路５，６に接続された第１及び第２のｎｐｎバイポーラ
・トランジスタＱ１，Ｑ２（以下，バイポーラ・トラン
ジスタＱ１，Ｑ２と呼び，Ｑ３〜Ｑ１０のｎｐｎバイポ
ーラ・トランジスタも同様にバイポーラ・トランジスタ
Ｑ３〜Ｑ１０と呼ぶ）と，前記第１及び第２のバイポー
ラ・トランジスタＱ１，Ｑ２の共通エミッタと第２電源
Ｖｃｃ２間に接続された定電流源５１とから構成されて
いる。
【０００４】第１及び第２のバイポーラ・トランジスタ
Ｑ１，Ｑ２は，ベースに，正転ＣＬＫ２，反転クロック
ＣＬＫ２Ｂが印加され，エミッタが共通接続され，コレ
クタに電流が供給される。
Ｑ１，Ｑ２は，ベースに，正転ＣＬＫ２，反転クロック
ＣＬＫ２Ｂが印加され，エミッタが共通接続され，コレ
クタに電流が供給される。
【０００５】図４における従来の電流切り換え型スイッ
チ回路は，次のように動作する。互いに相補的なクロッ
ク信号（ＣＬＫ２，ＣＬＫ２Ｂ）によって，第１及び第
２のバイポーラ・トランジスタＱ１，Ｑ２のどちらか一
方が，オン状態（他方がオフ状態）になり，第１の負荷
回路５あるいは第２の負荷回路６に定電流源２１の電流
Ｉが流れ，クロックの切り換えにより定電流源の電流の
供給先を切り換える。
チ回路は，次のように動作する。互いに相補的なクロッ
ク信号（ＣＬＫ２，ＣＬＫ２Ｂ）によって，第１及び第
２のバイポーラ・トランジスタＱ１，Ｑ２のどちらか一
方が，オン状態（他方がオフ状態）になり，第１の負荷
回路５あるいは第２の負荷回路６に定電流源２１の電流
Ｉが流れ，クロックの切り換えにより定電流源の電流の
供給先を切り換える。
【０００６】
【発明が解決しようとする課題】しかしながら，従来の
電流切り換え型スイッチ回路では，低電源電圧下では負
荷回路にかかる動作電圧が小さくなる。このことを図４
の回路図を参照して，詳しく説明する。図４の従来の電
流切り換え型スイッチ回路においては，縦積み構成によ
り，第１及び第２の負荷回路５，６にかかる動作電圧
は，次の数１式によって示される。
電流切り換え型スイッチ回路では，低電源電圧下では負
荷回路にかかる動作電圧が小さくなる。このことを図４
の回路図を参照して，詳しく説明する。図４の従来の電
流切り換え型スイッチ回路においては，縦積み構成によ
り，第１及び第２の負荷回路５，６にかかる動作電圧
は，次の数１式によって示される。
【０００７】
【数１】 ここで，上記数１式において，Ｖｃｅはバイポーラ・ト
ランジスタのコレクタ・エミッタ間電圧であり，ＶＩは
定電流源に要する電圧である。上記数１式において，電
源電圧（Ｖｃｃ１−Ｖｃｃ２）が低くなると，負荷回路
にかかる動作電圧は小さくなり，例えば，負荷回路の動
作周波数が低くなったり，ダイナミック・レンジが小さ
くなるという問題点がある。
ランジスタのコレクタ・エミッタ間電圧であり，ＶＩは
定電流源に要する電圧である。上記数１式において，電
源電圧（Ｖｃｃ１−Ｖｃｃ２）が低くなると，負荷回路
にかかる動作電圧は小さくなり，例えば，負荷回路の動
作周波数が低くなったり，ダイナミック・レンジが小さ
くなるという問題点がある。
【０００８】この問題点に関して，図５の回路図および
図６の動作波形図を参照して，その１例を説明する。
図６の動作波形図を参照して，その１例を説明する。
【０００９】図５は高速Ａ／Ｄ変換器等に使用される従
来の電流切り換え型スイッチ回路を用いた比較器であ
る。図５における比較器は，ＣＬＫ２がハイの時，第７
及び第８のバイポーラ・トランジスタＱ７，Ｑ８等から
構成される差動増幅器に電流Ｉが流れ，微少な入力電圧
差（Ｖｉｎ１−Ｖｉｎ２）を増幅する。続いて，ＣＬＫ
２Ｂがハイの時，第９及び第１０のバイポーラ・トラン
ジスタＱ９，Ｑ１０から構成されるラッチ回路によりデ
ィジタル・レベルまで再増幅される。
来の電流切り換え型スイッチ回路を用いた比較器であ
る。図５における比較器は，ＣＬＫ２がハイの時，第７
及び第８のバイポーラ・トランジスタＱ７，Ｑ８等から
構成される差動増幅器に電流Ｉが流れ，微少な入力電圧
差（Ｖｉｎ１−Ｖｉｎ２）を増幅する。続いて，ＣＬＫ
２Ｂがハイの時，第９及び第１０のバイポーラ・トラン
ジスタＱ９，Ｑ１０から構成されるラッチ回路によりデ
ィジタル・レベルまで再増幅される。
【００１０】図５において，アナログ入力のダイナミッ
ク・レンジをＶｆｃとすると，入力電圧の下限は，次の
数２式に示される。
ク・レンジをＶｆｃとすると，入力電圧の下限は，次の
数２式に示される。
【００１１】
【数２】 また，上限は，以下数３式で表され，これを電源電圧Ｖ
ｃｃ１とすると，次の数３式が成り立つ。
ｃｃ１とすると，次の数３式が成り立つ。
【００１２】
【数３】 上記数２式及び数３式において，Ｖｂｅ，Ｖｃｅ，及び
ＶＩは，夫々数４式，数５式，及び数６式で示され，入
力レンジＶｆｃの下限は２．７Ｖ以上となる。
ＶＩは，夫々数４式，数５式，及び数６式で示され，入
力レンジＶｆｃの下限は２．７Ｖ以上となる。
【００１３】
【数４】
【００１４】
【数５】
【００１５】
【数６】 このため，電源電圧５．０Ｖでは，入力レンジを２．３
Ｖにとれるが，電源電圧３．０Ｖの時は，入力レンジは
０．３Ｖしかとれない。
Ｖにとれるが，電源電圧３．０Ｖの時は，入力レンジは
０．３Ｖしかとれない。
【００１６】図６は電源電圧３．０Ｖでの出力波形であ
り，アナログ入力電圧が３．０Ｖ付近では入力電圧に対
応したディジタル出力を有するが，入力電圧が２．５Ｖ
付近では正常なディジタル・レベルの比較結果を出力し
ない。
り，アナログ入力電圧が３．０Ｖ付近では入力電圧に対
応したディジタル出力を有するが，入力電圧が２．５Ｖ
付近では正常なディジタル・レベルの比較結果を出力し
ない。
【００１７】そこで，本発明の技術的課題は，低電源電
圧下においても電流負荷回路の動作電圧を大きく出来る
電流切り換え型スイッチ回路を提供することにある。
圧下においても電流負荷回路の動作電圧を大きく出来る
電流切り換え型スイッチ回路を提供することにある。
【００１８】
【課題を解決するための手段】本発明の電流切り換え型
スイッチ回路は，定電流源と，クロック制御された一対
のスイッチ回路と，一対のカレン卜・ミラーとから構成
される電流切り換え型スイッチ回路において，前記定電
流源は，一端が第１電源に接続され，前記一対のスイッ
チ回路は，第１及び第２のクロック信号が夫々印加され
るゲートと前記定電流源の他端に共通接続されたソース
とを夫々備えた第１及び第２のＰ型ＭＯＳトランジスタ
からなり，前記一対のカレントミラーは，前記第１及び
第２のＰ型ＭＯＳトランジスタの夫々のドレインに接続
された第１及び第２の電流入力端子と，第１及び第２の
負荷回路に夫々接続される第１及び第２電流出力端子と
を備えていることを特徴としている。
スイッチ回路は，定電流源と，クロック制御された一対
のスイッチ回路と，一対のカレン卜・ミラーとから構成
される電流切り換え型スイッチ回路において，前記定電
流源は，一端が第１電源に接続され，前記一対のスイッ
チ回路は，第１及び第２のクロック信号が夫々印加され
るゲートと前記定電流源の他端に共通接続されたソース
とを夫々備えた第１及び第２のＰ型ＭＯＳトランジスタ
からなり，前記一対のカレントミラーは，前記第１及び
第２のＰ型ＭＯＳトランジスタの夫々のドレインに接続
された第１及び第２の電流入力端子と，第１及び第２の
負荷回路に夫々接続される第１及び第２電流出力端子と
を備えていることを特徴としている。
【００１９】
【発明の実施の形態】次に，本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２０】図１は，本発明の実施の形態による電流切
り換え型スイッチ回路の構成を示す図である。図１にお
いて，電流切り換え型スイッチ回路４は，第１電源Ｖｃ
ｃ１に接続された定電流源１と，一対のスイッチ回路２
と，一対のカレント・ミラー３とから構成されている。
り換え型スイッチ回路の構成を示す図である。図１にお
いて，電流切り換え型スイッチ回路４は，第１電源Ｖｃ
ｃ１に接続された定電流源１と，一対のスイッチ回路２
と，一対のカレント・ミラー３とから構成されている。
【００２１】一対のスイッチ回路２は，ゲートにそれぞ
れ制御クロック信号であるクロック信号ＣＬＫＢ，ＣＬ
Ｋが与えられ，ソースが，定電流源１の他端に共通接続
された第１及び第２のＰ型ＭＯＳトランジスタＭ１，Ｍ
２により形成されている。
れ制御クロック信号であるクロック信号ＣＬＫＢ，ＣＬ
Ｋが与えられ，ソースが，定電流源１の他端に共通接続
された第１及び第２のＰ型ＭＯＳトランジスタＭ１，Ｍ
２により形成されている。
【００２２】一対のカレント・ミラー３は，第１及び第
２のｎｐｎバイポーラ・トランジスタＱ１，Ｑ２（以
下，ｎｐｎバイポーラ・トランジスタＱ１〜Ｑ１０を全
てバイポーラ・トランジスタと呼ぶ）と，第１及び第２
の負荷回路５，６に夫々接続された第３及び第４のバイ
ポーラトランジスタＱ３，Ｑ４とから構成されている。
２のｎｐｎバイポーラ・トランジスタＱ１，Ｑ２（以
下，ｎｐｎバイポーラ・トランジスタＱ１〜Ｑ１０を全
てバイポーラ・トランジスタと呼ぶ）と，第１及び第２
の負荷回路５，６に夫々接続された第３及び第４のバイ
ポーラトランジスタＱ３，Ｑ４とから構成されている。
【００２３】また，第１及び第２のバイポーラ・トラン
ジスタＱ１，Ｑ２は，コレクタ，ベースがそれぞれ第１
及び第２のＰ型ＭＯＳトランジスタＭ１，Ｍ２のドレイ
ンに接続され，エミッタが，第２電源Ｖｃｃ２に接続さ
れている。
ジスタＱ１，Ｑ２は，コレクタ，ベースがそれぞれ第１
及び第２のＰ型ＭＯＳトランジスタＭ１，Ｍ２のドレイ
ンに接続され，エミッタが，第２電源Ｖｃｃ２に接続さ
れている。
【００２４】第３及び第４のバイポーラ・トランジスタ
Ｑ３，Ｑ４は，ベースがそれぞれ第１及び第２のバイポ
ーラ・トランジスタＱ１，Ｑ２のベースに接続され，エ
ミッタが第２電源Ｖｃｃ２に接続され，コレクタが電流
を供給する第１及び第２の負荷回路５，６に接続されて
いる。
Ｑ３，Ｑ４は，ベースがそれぞれ第１及び第２のバイポ
ーラ・トランジスタＱ１，Ｑ２のベースに接続され，エ
ミッタが第２電源Ｖｃｃ２に接続され，コレクタが電流
を供給する第１及び第２の負荷回路５，６に接続されて
いる。
【００２５】図１に示した本発明の実施の形態による電
流切り換え型スイッチ回路４の動作は次の通りである。
流切り換え型スイッチ回路４の動作は次の通りである。
【００２６】互いに相補的なクロック信号ＣＬＫ，ＣＬ
ＫＢにより，第１及び第２のＰ型ＭＯＳトランジスタＭ
１，Ｍ２の内のどちらか一方がオン状態（他方がオフ状
態）になる。ここでは，第１のＰ型ＭＯＳトランジスタ
Ｍ１がオンとなる場合を説明する。このとき，第１のバ
イポーラ・トランジスタＱ１に動作電流Ｉが流れる。第
１及び第３のバイポーラ・トランジスタＱ１，Ｑ３と第
２及び第３のバイポーラ・トランジスタＱ２，Ｑ４と
で，一対のカレント・ミラーが構成されており，第３の
バイポーラ・トランジスタＱ３を通して，第１の負荷回
路５に動作電流Ｉが流れる。
ＫＢにより，第１及び第２のＰ型ＭＯＳトランジスタＭ
１，Ｍ２の内のどちらか一方がオン状態（他方がオフ状
態）になる。ここでは，第１のＰ型ＭＯＳトランジスタ
Ｍ１がオンとなる場合を説明する。このとき，第１のバ
イポーラ・トランジスタＱ１に動作電流Ｉが流れる。第
１及び第３のバイポーラ・トランジスタＱ１，Ｑ３と第
２及び第３のバイポーラ・トランジスタＱ２，Ｑ４と
で，一対のカレント・ミラーが構成されており，第３の
バイポーラ・トランジスタＱ３を通して，第１の負荷回
路５に動作電流Ｉが流れる。
【００２７】また，制御クロックにより，第１及び第３
のバイポーラ・トランジスタＱ１，Ｑ３，あるいは第２
及び第３のバイポーラ・トランジスタＱ２及びＱ４のど
ちらかに電流Ｉを流し，第１及び第２の負荷回路５，６
に電流供給を切り換えることが可能である。
のバイポーラ・トランジスタＱ１，Ｑ３，あるいは第２
及び第３のバイポーラ・トランジスタＱ２及びＱ４のど
ちらかに電流Ｉを流し，第１及び第２の負荷回路５，６
に電流供給を切り換えることが可能である。
【００２８】ここで，図１の本発明の実施の形態による
電流切り換え型スイッチ回路４においては，第１及び第
２の負荷回路５，６にかかる動作電圧は，下記数７式で
示される。
電流切り換え型スイッチ回路４においては，第１及び第
２の負荷回路５，６にかかる動作電圧は，下記数７式で
示される。
【００２９】
【数７】 この数７式の値は，従来の電流切り換え型スイッチ回路
５４（図４参照）と比較して，定電流源に要する電圧Ｖ
Ｉ大きくとれるので，これにより，従来回路と比較して
例えば，負荷回路の動作周波数を高く出来たり，ダイナ
ミック・レンジを大きくとることが出来る。
５４（図４参照）と比較して，定電流源に要する電圧Ｖ
Ｉ大きくとれるので，これにより，従来回路と比較して
例えば，負荷回路の動作周波数を高く出来たり，ダイナ
ミック・レンジを大きくとることが出来る。
【００３０】また，従来回路と比較して，本発明の実施
の形態による電流切り換え型スイッチ回路を用いた比較
器を１例に，図２の回路図および図３の動作波形図を参
照して説明する。
の形態による電流切り換え型スイッチ回路を用いた比較
器を１例に，図２の回路図および図３の動作波形図を参
照して説明する。
【００３１】図２における比較器は，電流切り換え型ス
イッチ回路４に，定電流源２２，２３，第５〜第１０の
バイポーラ・トランジスタＱ５，抵抗Ｒ１，Ｒ２を接続
した構成である。具体的には，第５及び第６のバイポー
ラ・トランジスタＱ５，Ｑ６のコレクタが第１電源Ｖｃ
ｃ１に接続され，エミッタは夫々定電流源５２，５３に
接続されている。ベースには，アナログ入力電圧Ｖｉｎ
１，Ｖｉｎ２が入力される。
イッチ回路４に，定電流源２２，２３，第５〜第１０の
バイポーラ・トランジスタＱ５，抵抗Ｒ１，Ｒ２を接続
した構成である。具体的には，第５及び第６のバイポー
ラ・トランジスタＱ５，Ｑ６のコレクタが第１電源Ｖｃ
ｃ１に接続され，エミッタは夫々定電流源５２，５３に
接続されている。ベースには，アナログ入力電圧Ｖｉｎ
１，Ｖｉｎ２が入力される。
【００３２】また，第５及び第６のバイポーラ・トラン
ジスタＱ５，Ｑ６のエミッタは，第８及び第７のバイポ
ーラ・トランジスタＱ８，Ｑ７のベースに接続されてい
る。第８及び第７のバイポーラ・トランジスタＱ８，Ｑ
７のコレクタは，第１電源Ｖｃｃ１に一端が夫々接続さ
れた抵抗Ｒ１，Ｒ２の他端が接続されている。この抵抗
Ｒ１の他端は，第９及び第１０のバイポーラ・トランジ
スタＱ９，Ｑ１０のコレクタとベースに夫々接続される
とともに，デジタル出力電圧Ｖｏｕｔ１として出力され
る。また，抵抗Ｒ２の他端は，第９及び第１０のバイポ
ーラ・トランジスタＱ９，Ｑ１０のベースとコレクタに
接続されるとともに，デジタル出力電圧Ｖｏｕｔ２とし
て出力される。
ジスタＱ５，Ｑ６のエミッタは，第８及び第７のバイポ
ーラ・トランジスタＱ８，Ｑ７のベースに接続されてい
る。第８及び第７のバイポーラ・トランジスタＱ８，Ｑ
７のコレクタは，第１電源Ｖｃｃ１に一端が夫々接続さ
れた抵抗Ｒ１，Ｒ２の他端が接続されている。この抵抗
Ｒ１の他端は，第９及び第１０のバイポーラ・トランジ
スタＱ９，Ｑ１０のコレクタとベースに夫々接続される
とともに，デジタル出力電圧Ｖｏｕｔ１として出力され
る。また，抵抗Ｒ２の他端は，第９及び第１０のバイポ
ーラ・トランジスタＱ９，Ｑ１０のベースとコレクタに
接続されるとともに，デジタル出力電圧Ｖｏｕｔ２とし
て出力される。
【００３３】ここで，図２に示す回路において，ＣＬＫ
Ｂがロー（ＣＬＫがハイ）の時，第１のＰ型ＭＯＳトラ
ンジスタＭ１がオンし，第１のバイポーラ・トランジス
タＱ１に電流Ｉが流れ，また，カレント・ミラーを構成
している第３のバイポーラ・トランジスタＱ３に，電流
Ｉが流れ，従来の電流切り換え型スイッチ回路５４を用
いた比較器と同様に，差動増幅器により微少入力差電圧
を増幅する。続いて，ＣＬＫがロー（ＣＬＫＢがハイ）
の時，第２のＰ型ＭＯＳトランジスタＭ２がオンし，第
２及び第４のバイポーラ・トランジスタＱ２，Ｑ４に電
流Ｉが流れ，ラッチ回路によりディジタル・レベルまで
再増幅される。
Ｂがロー（ＣＬＫがハイ）の時，第１のＰ型ＭＯＳトラ
ンジスタＭ１がオンし，第１のバイポーラ・トランジス
タＱ１に電流Ｉが流れ，また，カレント・ミラーを構成
している第３のバイポーラ・トランジスタＱ３に，電流
Ｉが流れ，従来の電流切り換え型スイッチ回路５４を用
いた比較器と同様に，差動増幅器により微少入力差電圧
を増幅する。続いて，ＣＬＫがロー（ＣＬＫＢがハイ）
の時，第２のＰ型ＭＯＳトランジスタＭ２がオンし，第
２及び第４のバイポーラ・トランジスタＱ２，Ｑ４に電
流Ｉが流れ，ラッチ回路によりディジタル・レベルまで
再増幅される。
【００３４】図２において，アナログ入力のダイナミッ
ク・レンジをＶｆｃとすると，入力電圧の下限は，下記
数８式で示され，入力レンジの下限は２．１Ｖ以上とな
る。
ク・レンジをＶｆｃとすると，入力電圧の下限は，下記
数８式で示され，入力レンジの下限は２．１Ｖ以上とな
る。
【００３５】
【数８】 このため，従来の電流切り換え型スイッチ回路を用いた
比較器においては，３．０Ｖの低電源電圧時には，０．
３Ｖしかとれなかった入力レンジが，本発明の実施の形
態による電流切り換え型スイッチ回路を用いることで，
入力レンジを０．９Ｖまでとることが出来る。
比較器においては，３．０Ｖの低電源電圧時には，０．
３Ｖしかとれなかった入力レンジが，本発明の実施の形
態による電流切り換え型スイッチ回路を用いることで，
入力レンジを０．９Ｖまでとることが出来る。
【００３６】尚，図３は電源電圧３．０Ｖでの出力波形
であり，アナログ入力電圧が２．２Ｖ付近でも入力電圧
に対応したディジタル・レベルの比較出力を出力する。
であり，アナログ入力電圧が２．２Ｖ付近でも入力電圧
に対応したディジタル・レベルの比較出力を出力する。
【００３７】
【発明の効果】以上説明したように，本発明による電流
切り換え型スイッチ回路では，定電流源とクロック制御
された一対のスイッチ回路と一対のカレント・ミラーに
て構成することで，低電源電圧下において電流負荷回路
の動作電圧を大きく出来るという効果を有している。
切り換え型スイッチ回路では，定電流源とクロック制御
された一対のスイッチ回路と一対のカレント・ミラーに
て構成することで，低電源電圧下において電流負荷回路
の動作電圧を大きく出来るという効果を有している。
【図１】本発明の実施の形態による電流切り換え型スイ
ッチ回路の構成を示す図である。
ッチ回路の構成を示す図である。
【図２】図１の電流切り換え型スイッチ回路を用いた比
較器の回路図である。
較器の回路図である。
【図３】図２の比較器の動作波形を示す図である。
【図４】従来技術による電流切り換え型スイッチ回路を
示す回路図である。
示す回路図である。
【図５】図４の電流切り換え型スイッチ回路を用いた比
較器の回路図である。
較器の回路図である。
【図６】図５の比較器の動作波形を示す図である。
Ｑ１〜Ｑ１０ 第１〜第１０の（ｎｐｎ）バイポーラ・
トランジスタ Ｒ１，Ｒ２ 抵抗 Ｍ１，Ｍ２ 第１，第２のＰ型ＭＯＳトランジスタ Ｖｃｃｌ，Ｖｃｃ２ 電源電圧端子 Ｖｉｎｌ，Ｖｉｎ２ アナログ入力電圧 Ｖｏｕｔｌ，Ｖｏｕｔ２ デイジタル出力電圧 ＣＬＫ，ＣＬＫＢ，ＣＬＫ２，ＣＬＫ２Ｂ クロック信
号 Ｉ 電流 １，５１，５２，５３ 定電流源 ２ 一対のスイッチ回路 ３ 一対のカレント・ミラー ４，５４ 電流切り換え型スイッチ回路 ５ 第１の負荷回路 ６ 第２の負荷回路 Ｖｂｅ ベース・エミッタ問電圧 Ｖｃｅ コレクタ・エミッタ間電圧 ＶＩ 定電流源に要する電圧 Ｖｆｃ アナログ入力フル・スケール電圧
トランジスタ Ｒ１，Ｒ２ 抵抗 Ｍ１，Ｍ２ 第１，第２のＰ型ＭＯＳトランジスタ Ｖｃｃｌ，Ｖｃｃ２ 電源電圧端子 Ｖｉｎｌ，Ｖｉｎ２ アナログ入力電圧 Ｖｏｕｔｌ，Ｖｏｕｔ２ デイジタル出力電圧 ＣＬＫ，ＣＬＫＢ，ＣＬＫ２，ＣＬＫ２Ｂ クロック信
号 Ｉ 電流 １，５１，５２，５３ 定電流源 ２ 一対のスイッチ回路 ３ 一対のカレント・ミラー ４，５４ 電流切り換え型スイッチ回路 ５ 第１の負荷回路 ６ 第２の負荷回路 Ｖｂｅ ベース・エミッタ問電圧 Ｖｃｅ コレクタ・エミッタ間電圧 ＶＩ 定電流源に要する電圧 Ｖｆｃ アナログ入力フル・スケール電圧
Claims (7)
- 【請求項１】 定電流源と，クロック制御された一対の
スイッチ回路と，一対のカレン卜・ミラーとから構成さ
れる電流切り換え型スイッチ回路において，前記定電流
源は，一端が第１電源に接続され，前記一対のスイッチ
回路は，第１及び第２のクロック信号が夫々印加される
ゲートと前記定電流源の他端に共通接続されたソースと
を夫々備えた第１及び第２のＰ型ＭＯＳトランジスタか
らなり，前記一対のカレントミラーは，前記第１及び第
２のＰ型ＭＯＳトランジスタの夫々のドレインに接続さ
れた第１及び第２の電流入力端子と，第１及び第２の負
荷回路に夫々接続される第１及び第２電流出力端子とを
備えていることを特徴とする電流切り換え型スイッチ回
路。 - 【請求項２】 請求項１記載の電流切り換え型スイッチ
回路において，前記一対のカレント・ミラーは，第１及
び第２のＮＰＮトランジスタと，第３及び第４のＮＰＮ
トランジスタとからなり，前記第１及び第２のＮＰＮト
ランジスタは，前記第１及び第２のＰ型ＭＯＳトランジ
スタのドレインに夫々接続されたコレクタ及びベース
と，第２の電源に接続されたエミッタとを夫々備え，前
記第３及び第４のＮＰＮトランジスタは，前記第１及び
第２のＮＰＮトランジスタのベースに夫々接続されたベ
ースと，前記第２電源に接続されたエミッタと，前記第
１及び第２の負荷回路に接続されたコレクタとを夫々備
えていることを特徴とする電流切り換え型スイッチ回
路。 - 【請求項３】 請求項２記載の電流切り換え型スイッチ
回路において，前記一対のカレント・ミラーは，前記第
１及び第２のＮＰＮトランジスタのエミッタ面積が前記
第３及び第４のＮＰＮトランジスタのエミッタ面積と等
しいことを特徴とする電流切り換え型スイッチ回路。 - 【請求項４】 請求項２記載の電流切り換え型スイッチ
回路において，前記一対のカレント・ミラーは，前記第
１及び第２のＮＰＮトランジスタのエミッタ面積が前記
第３及び第４のＮＰＮトランジスタのエミッタ面積と異
なることを特徴とする電流切り換え型スイッチ回路。 - 【請求項５】 請求項１記載の電流切り換え型スイッチ
回路において，前記一対のカレント・ミラーは，第１及
び第２のＮ型ＭＯＳトランジスタと第３及び第４のＮ型
ＭＯＳトランジスタとからなり，前記第１及び第２のＮ
型ＭＯＳトランジスタは，前記第１，第２のＰ型ＭＯＳ
トランジスタのドレインに夫々接続されたドレイン及び
ゲートと，第２電源に接続されたソースとを夫々備え，
前記第３及び第４のＮ型ＭＯＳトランジスタは，前記第
１，第２のＮ型ＭＯＳトランジスタのゲートにそれぞれ
接続されたゲートと，前記第２電源に接続されたソース
と，前記第１及び第２の負荷回路に接続されたドレイン
とを備えていることを特徴とする電流切り換え型スイッ
チ回路。 - 【請求項６】 請求項５記載の電流切り換え型スイッチ
回路において，前記一対のカレン卜・ミラーは，前記第
１及び第２のＮ型ＭＯＳトランジスタの（チヤネル幅／
チヤネル長）比が前記第３及び第４のＮ型ＭＯＳトラン
ジスタの（チャネル幅／チャネル長）比と等しいことを
特徴とする電流切り換え型スイッチ回路。 - 【請求項７】 請求項５記載の電流切り換え型スイッチ
回路において，前記一対のカレント・ミラーは，前記第
１及び第２のＮ型ＭＯＳトランジスタの（チャネル幅／
チャネル長）比が前記第３及び第４のＮ型ＭＯＳトラン
ジスタの（チャネル幅／チャネル長）比と異なることを
特徴とする電流切り換え型スイッチ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8235419A JPH1079656A (ja) | 1996-09-05 | 1996-09-05 | 電流切り換え型スイッチ回路 |
| US08/923,965 US6014043A (en) | 1996-09-05 | 1997-09-05 | Current switching type switch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8235419A JPH1079656A (ja) | 1996-09-05 | 1996-09-05 | 電流切り換え型スイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079656A true JPH1079656A (ja) | 1998-03-24 |
Family
ID=16985831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8235419A Pending JPH1079656A (ja) | 1996-09-05 | 1996-09-05 | 電流切り換え型スイッチ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6014043A (ja) |
| JP (1) | JPH1079656A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299050B1 (ko) * | 1999-06-18 | 2001-11-01 | 정명식 | 상보 게이트-소스 클럭구동회로와 이를 적용한 플립플롭 |
| EP4266047A1 (en) | 2022-04-19 | 2023-10-25 | ARKRAY, Inc. | Control device, separation analysis device, separation analysis method, and non-transitory storage medium |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7368955B2 (en) * | 2006-03-28 | 2008-05-06 | Intel Corporation | Current-balanced logic circuit |
| US7881681B2 (en) * | 2006-08-28 | 2011-02-01 | Mediatek Inc. | Self-calibrating direct conversion transmitter with converting/steering device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4523105A (en) * | 1982-09-27 | 1985-06-11 | Rca Corporation | Full wave rectifier circuit for small signals |
| JPS6041805A (ja) * | 1983-08-18 | 1985-03-05 | Toshiba Corp | 電流切換回路 |
| JPH0237829A (ja) * | 1988-07-27 | 1990-02-07 | Toshiba Corp | 電流ソフトスイッチ回路 |
| US4871933A (en) * | 1988-08-10 | 1989-10-03 | Actel Corporation | High-speed static differential sense amplifier |
| EP0449311B1 (en) * | 1990-03-30 | 1997-10-15 | Fujitsu Limited | Signal amplifier circuit and semiconductor memory device using the same |
| JPH0578038A (ja) * | 1991-09-19 | 1993-03-30 | Murata Mach Ltd | 自動ワインダの糸継検査方法 |
| US5196742A (en) * | 1992-06-26 | 1993-03-23 | National Semiconductor Corporation | Low voltage differential circuit |
| US5399991A (en) * | 1993-01-28 | 1995-03-21 | National Semiconductor Corporation | High speed low power op-amp circuit |
| US5377150A (en) * | 1993-03-31 | 1994-12-27 | Sgs-Thomson Microelectronics, Inc. | Disabling sense amplifier |
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| JP2944398B2 (ja) * | 1993-07-05 | 1999-09-06 | 日本電気株式会社 | Ｍｏｓ差動電圧電流変換回路 |
| US5414392A (en) * | 1993-08-26 | 1995-05-09 | Medcom Electronics | Amplifier circuit |
| US5361040A (en) * | 1993-10-20 | 1994-11-01 | Motorola, Inc. | Self limiting and self biasing operational transconductance amplifier |
-
1996
- 1996-09-05 JP JP8235419A patent/JPH1079656A/ja active Pending
-
1997
- 1997-09-05 US US08/923,965 patent/US6014043A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299050B1 (ko) * | 1999-06-18 | 2001-11-01 | 정명식 | 상보 게이트-소스 클럭구동회로와 이를 적용한 플립플롭 |
| EP4266047A1 (en) | 2022-04-19 | 2023-10-25 | ARKRAY, Inc. | Control device, separation analysis device, separation analysis method, and non-transitory storage medium |
Also Published As
| Publication number | Publication date |
|---|---|
| US6014043A (en) | 2000-01-11 |
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Legal Events
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