JPH104344A - 制御回路 - Google Patents
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- JPH104344A JPH104344A JP8342259A JP34225996A JPH104344A JP H104344 A JPH104344 A JP H104344A JP 8342259 A JP8342259 A JP 8342259A JP 34225996 A JP34225996 A JP 34225996A JP H104344 A JPH104344 A JP H104344A
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- 230000001419 dependent effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
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- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017545—Coupling arrangements; Impedance matching circuits
- H03K19/017554—Coupling arrangements; Impedance matching circuits using a combination of bipolar and field effect transistors [BIFET]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/003—Changing the DC level
- H03K5/007—Base line stabilisation
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【目的】 所要電力が小さく簡単な構成の「パワー・オ
ン・デマンド」制御回路。 【構成】 この発明は「パワー・オン・デマンド」制御
回路及びそれをＢｉＣＭＯＳバス駆動器に用いる事に関
する。基本的な目的は、所要電力が小さく簡単な構成の
回路を提供する事である。この目的が、出力トランジス
タ（Ｑ１）のコレクタ及びベースの間に、ダイオード直
列回路装置（Ｄ１、Ｄ２）及びバイポーラ・トランジス
タ（Ｑ２）からなる制御ループを設ける事によって解決
され、その規模は、安定なＬ状態で、このＬ状態が維持
されるように出力トランジスタ（Ｑ１）のベース電流が
選ばれるようになっている。
ン・デマンド」制御回路。 【構成】 この発明は「パワー・オン・デマンド」制御
回路及びそれをＢｉＣＭＯＳバス駆動器に用いる事に関
する。基本的な目的は、所要電力が小さく簡単な構成の
回路を提供する事である。この目的が、出力トランジス
タ（Ｑ１）のコレクタ及びベースの間に、ダイオード直
列回路装置（Ｄ１、Ｄ２）及びバイポーラ・トランジス
タ（Ｑ２）からなる制御ループを設ける事によって解決
され、その規模は、安定なＬ状態で、このＬ状態が維持
されるように出力トランジスタ（Ｑ１）のベース電流が
選ばれるようになっている。
Description
【０００１】
【産業上の利用分野】この発明は制御回路、及びこの制
御回路を用いたＢｉＣＭＯＳバス駆動器に関する。
御回路を用いたＢｉＣＭＯＳバス駆動器に関する。
【０００２】
【従来の技術及び課題】従来、バス・インターフェース
集積回路は一般的に周知である。これは機能的には、大
きな出力電流を利用出来るようにすると共にそれを吸収
する事が出来なければならない。この電流の桁は典型的
には５０乃至１００ｍＡの範囲内である。こういう大き
な電流は、信号伝搬遅延時間を短くする為、並びに同時
に出力を切換える（７５オームの伝送線路を駆動する
時）為に必要である。この切換え動作を決定する物理的
事象は、バスに存在する静電容量の放電又は充電であ
る。
集積回路は一般的に周知である。これは機能的には、大
きな出力電流を利用出来るようにすると共にそれを吸収
する事が出来なければならない。この電流の桁は典型的
には５０乃至１００ｍＡの範囲内である。こういう大き
な電流は、信号伝搬遅延時間を短くする為、並びに同時
に出力を切換える（７５オームの伝送線路を駆動する
時）為に必要である。この切換え動作を決定する物理的
事象は、バスに存在する静電容量の放電又は充電であ
る。
【０００３】一旦出力が安定な平衡状態、即ち、Ｌ状態
又はＨ状態に達すると、切換える電流の小さな割合しか
必要としないか或いはそれ以上電流を全く必要としな
い。その後、出力負荷を充電し又は放電させ、信号が
（オープンエンドの伝送線路を仮定して）線路を通過し
た後、駆動器には伝送線路の抵抗を最早検出する事が出
来ない。
又はＨ状態に達すると、切換える電流の小さな割合しか
必要としないか或いはそれ以上電流を全く必要としな
い。その後、出力負荷を充電し又は放電させ、信号が
（オープンエンドの伝送線路を仮定して）線路を通過し
た後、駆動器には伝送線路の抵抗を最早検出する事が出
来ない。
【０００４】今日のコンピュータ・システムの場合、使
われるバスは、その動作時間の８０％又はそれ以上の
間、安定な不作動のＬ状態又はＨ状態にある。従って、
今日のバス・インターフェース回路は、これを考慮に入
れるように設計されている。この目的の為、こういう回
路は、出力負荷を駆動する条件を考慮に入れて、その内
部消費電力を制御する。こういう回路に関連して、「パ
ワー・オン・デマンド」のスローガンが受入れられるよ
うになった。この分野の最初の開発は１９９１年であっ
た。この発明では、切換えに関して重要なのは、Ｈ状態
からＬ状態への出力の変化だけである。
われるバスは、その動作時間の８０％又はそれ以上の
間、安定な不作動のＬ状態又はＨ状態にある。従って、
今日のバス・インターフェース回路は、これを考慮に入
れるように設計されている。この目的の為、こういう回
路は、出力負荷を駆動する条件を考慮に入れて、その内
部消費電力を制御する。こういう回路に関連して、「パ
ワー・オン・デマンド」のスローガンが受入れられるよ
うになった。この分野の最初の開発は１９９１年であっ
た。この発明では、切換えに関して重要なのは、Ｈ状態
からＬ状態への出力の変化だけである。
【０００５】公知のバス・インターフェース回路では、
出力の平衡Ｌ状態に於ける切換えの完了後、大量の出力
トランジスタのベース電流が、クランプ・ダイオードに
よってアースに通される。普通、こういうクランプ・ダ
イオードは、出力トランジスタが飽和するのを防止する
為のショットキー・ダイオードである。電流の内、アー
スに通されるこの部分が、浪費電力である事は明らかで
ある。これは問題であり、かなり制限された電源を持つ
電池駆動の装置では特にそうである。
出力の平衡Ｌ状態に於ける切換えの完了後、大量の出力
トランジスタのベース電流が、クランプ・ダイオードに
よってアースに通される。普通、こういうクランプ・ダ
イオードは、出力トランジスタが飽和するのを防止する
為のショットキー・ダイオードである。電流の内、アー
スに通されるこの部分が、浪費電力である事は明らかで
ある。これは問題であり、かなり制限された電源を持つ
電池駆動の装置では特にそうである。
【０００６】
【課題を解決するための手段及び作用】この発明の１つ
の目的は、この為、この種の制御回路であって、平衡Ｌ
状態に於ける切換え後、ＢｉＣＭＯＳバス駆動器の消費
電力を最小限に押える事が出来ると共に、製造が容易な
制御回路、並びにこのような制御回路を用いるＢｉＣＭ
ＯＳバス駆動器を提供する事である。
の目的は、この為、この種の制御回路であって、平衡Ｌ
状態に於ける切換え後、ＢｉＣＭＯＳバス駆動器の消費
電力を最小限に押える事が出来ると共に、製造が容易な
制御回路、並びにこのような制御回路を用いるＢｉＣＭ
ＯＳバス駆動器を提供する事である。
【０００７】この発明では、ベース、エミッタ及びコレ
クタを持つ第１のバイポーラ・トランジスタのベース電
流を制御する制御回路を提供する。この制御回路は、ベ
ース、第１のバイポーラ・トランジスタのベースに接続
されたエミッタ、及び第１の電源電位に接続されたコレ
クタを持つ第２のバイポーラ・トランジスタと、第１の
電源電位及び第２のバイポーラ・トランジスタのベース
の間に接続された第１の抵抗と、第２のバイポーラ・ト
ランジスタのベース及び第１のバイポーラ・トランジス
タのコレクタの間に接続されたダイオード手段とを有
し、ダイオード手段が、第２のバイポーラ・トランジス
タのベースに、第１及び第２のバイポーラ・トランジス
タのベース・エミッタ間電圧の和に少なくとも相当する
電圧降下を発生し、第１のバイポーラ・トランジスタの
エミッタが第２の電源電位に結合されている。
クタを持つ第１のバイポーラ・トランジスタのベース電
流を制御する制御回路を提供する。この制御回路は、ベ
ース、第１のバイポーラ・トランジスタのベースに接続
されたエミッタ、及び第１の電源電位に接続されたコレ
クタを持つ第２のバイポーラ・トランジスタと、第１の
電源電位及び第２のバイポーラ・トランジスタのベース
の間に接続された第１の抵抗と、第２のバイポーラ・ト
ランジスタのベース及び第１のバイポーラ・トランジス
タのコレクタの間に接続されたダイオード手段とを有
し、ダイオード手段が、第２のバイポーラ・トランジス
タのベースに、第１及び第２のバイポーラ・トランジス
タのベース・エミッタ間電圧の和に少なくとも相当する
電圧降下を発生し、第１のバイポーラ・トランジスタの
エミッタが第２の電源電位に結合されている。
【０００８】この発明の制御回路は、第１のバイポーラ
・トランジスタのエミッタと第２の電源電位の間に接続
された第２の抵抗を持つ事が好ましい。別の好ましい特
徴として、この発明の制御回路では、ダイオード手段
が、ｐｎ接合ダイオード及びショットキー・ダイオード
の直列回路装置を含む。この発明の制御回路では、ｐｎ
接合ダイオードがベースとコレクタを短絡したｎｐｎト
ランジスタである事が好ましい。
・トランジスタのエミッタと第２の電源電位の間に接続
された第２の抵抗を持つ事が好ましい。別の好ましい特
徴として、この発明の制御回路では、ダイオード手段
が、ｐｎ接合ダイオード及びショットキー・ダイオード
の直列回路装置を含む。この発明の制御回路では、ｐｎ
接合ダイオードがベースとコレクタを短絡したｎｐｎト
ランジスタである事が好ましい。
【０００９】この発明は、この発明の制御回路を用いた
ＢｉＣＭＯＳバス駆動器をも提供する。このＢｉＣＭＯ
Ｓバス駆動器は、主電流通路が第２のバイポーラ・トラ
ンジスタのエミッタ及び第１のバイポーラ・トランジス
タのベースの間に接続されていて、入力信号を受取るゲ
ートを持つ第１のＮＭＯＳトランジスタと、主電流通路
が第２のバイポーラ・トランジスタのベース及びダイオ
ード手段の間に接続されていて、入力信号を受取るゲー
トを持つ第２のＮＭＯＳトランジスタと、主電流通路
が、第１のＮＭＯＳトランジスタ及び第１のバイポーラ
・トランジスタのベースの間にある節と第２の電源電位
の間に接続されていて、反転した入力信号を受取るゲー
トを持つ第３のＮＭＯＳトランジスタと、主電流通路が
第１の抵抗と並列に接続されていて、入力信号を受取る
ゲートを持つ第１のＰＭＯＳトランジスタとを有する。
ＢｉＣＭＯＳバス駆動器をも提供する。このＢｉＣＭＯ
Ｓバス駆動器は、主電流通路が第２のバイポーラ・トラ
ンジスタのエミッタ及び第１のバイポーラ・トランジス
タのベースの間に接続されていて、入力信号を受取るゲ
ートを持つ第１のＮＭＯＳトランジスタと、主電流通路
が第２のバイポーラ・トランジスタのベース及びダイオ
ード手段の間に接続されていて、入力信号を受取るゲー
トを持つ第２のＮＭＯＳトランジスタと、主電流通路
が、第１のＮＭＯＳトランジスタ及び第１のバイポーラ
・トランジスタのベースの間にある節と第２の電源電位
の間に接続されていて、反転した入力信号を受取るゲー
トを持つ第３のＮＭＯＳトランジスタと、主電流通路が
第１の抵抗と並列に接続されていて、入力信号を受取る
ゲートを持つ第１のＰＭＯＳトランジスタとを有する。
【００１０】好ましい特徴として、この発明のＢｉＣＭ
ＯＳバス駆動器は、主電流通路が第３のＮＭＯＳトラン
ジスタと並列に接続されていて、インピーダンス切換え
信号を受取るゲートを持つ第４のＮＭＯＳトランジスタ
と、主電流通路が第１の電源電位及び第２のバイポーラ
・トランジスタのコレクタの間に接続されていて、イン
ピーダンス切換え信号を受取るゲートを持つ第２のＰＭ
ＯＳトランジスタとを有する。
ＯＳバス駆動器は、主電流通路が第３のＮＭＯＳトラン
ジスタと並列に接続されていて、インピーダンス切換え
信号を受取るゲートを持つ第４のＮＭＯＳトランジスタ
と、主電流通路が第１の電源電位及び第２のバイポーラ
・トランジスタのコレクタの間に接続されていて、イン
ピーダンス切換え信号を受取るゲートを持つ第２のＰＭ
ＯＳトランジスタとを有する。
【００１１】この制御回路の特に有利な特徴は、２つの
アームの温度依存特性が互いに打消し合い、出力トラン
ジスタのクランプ作用が出力電流に依存する事である。
更に、この回路は高い周波数に使うのにも適している。
次に、この発明を図面に示した好ましい実施例について
詳しく説明する。
アームの温度依存特性が互いに打消し合い、出力トラン
ジスタのクランプ作用が出力電流に依存する事である。
更に、この回路は高い周波数に使うのにも適している。
次に、この発明を図面に示した好ましい実施例について
詳しく説明する。
【００１２】
【実施例】この発明の制御回路が図１に示されている。
この図で、Ｑ１は第１のバイポーラ・トランジスタ、Ｑ
２は第２のバイポーラ・トランジスタを表わし、そのエ
ミッタが第１のダイオードのベースに結合されている。
バイポーラ・トランジスタＱ１、Ｑ２のベース・エミッ
タ間電圧を夫々Ｖｂｅ１、Ｖｂｅ２で表わす。第１のバ
イポーラ・トランジスタＱ１のコレクタが制御回路の出
力となり、作動しようとする負荷に接続される。従っ
て、第１のバイポーラ・トランジスタＱ１は出力トラン
ジスタとも呼ばれる。Ｖａｕｓ及びＩａｕｓは、出力ト
ランジスタＱ１の出力電圧及び出力電流を表わす。
この図で、Ｑ１は第１のバイポーラ・トランジスタ、Ｑ
２は第２のバイポーラ・トランジスタを表わし、そのエ
ミッタが第１のダイオードのベースに結合されている。
バイポーラ・トランジスタＱ１、Ｑ２のベース・エミッ
タ間電圧を夫々Ｖｂｅ１、Ｖｂｅ２で表わす。第１のバ
イポーラ・トランジスタＱ１のコレクタが制御回路の出
力となり、作動しようとする負荷に接続される。従っ
て、第１のバイポーラ・トランジスタＱ１は出力トラン
ジスタとも呼ばれる。Ｖａｕｓ及びＩａｕｓは、出力ト
ランジスタＱ１の出力電圧及び出力電流を表わす。
【００１３】第２のバイポーラ・トランジスタＱ２のコ
レクタが第１の電源電位ＶＣＣに接続される。第１のバ
イポーラ・トランジスタＱ１のエミッタが第２の電源電
位ＶＥＥに接続される。限流抵抗Ｒ１を第１のバイポー
ラ・トランジスタＱ１のエミッタと第２の電源電位ＶＥ
Ｅの間に入れる事が好ましい。第１のバイポーラ・トラ
ンジスタＱ１のコレクタと第２のバイポーラ・トランジ
スタＱ２のベースの間には、ｐｎ接合ダイオードＤ１及
びショットキー・ダイオードＤ２で構成された直列回路
装置が設けられている。ｐｎ接合ダイオードＤ１の順方
向電圧をＶｂｅ３と呼び、ショットキー・ダイオードの
それをＶｄと呼ぶ。
レクタが第１の電源電位ＶＣＣに接続される。第１のバ
イポーラ・トランジスタＱ１のエミッタが第２の電源電
位ＶＥＥに接続される。限流抵抗Ｒ１を第１のバイポー
ラ・トランジスタＱ１のエミッタと第２の電源電位ＶＥ
Ｅの間に入れる事が好ましい。第１のバイポーラ・トラ
ンジスタＱ１のコレクタと第２のバイポーラ・トランジ
スタＱ２のベースの間には、ｐｎ接合ダイオードＤ１及
びショットキー・ダイオードＤ２で構成された直列回路
装置が設けられている。ｐｎ接合ダイオードＤ１の順方
向電圧をＶｂｅ３と呼び、ショットキー・ダイオードの
それをＶｄと呼ぶ。
【００１４】更に、第２のバイポーラ・トランジスタＱ
２のベースが、抵抗Ｒ２を介して第１の電源電位ＶＣＣ
に接続されている。
２のベースが、抵抗Ｒ２を介して第１の電源電位ＶＣＣ
に接続されている。
【００１５】次にこのように設計された制御回路の動作
を説明する。この「パワー・オン・デマンド」回路の動
作は、従来設けられていた出力トランジスタＱ１のベー
スとエミッタの間のクランプ・ダイオードなしに、出力
トランジスタＱ１のベースとコレクタの間の制御ループ
だけを使って、出力トランジスタＱ１のクランプ作用が
行われるという原理に基づいている。
を説明する。この「パワー・オン・デマンド」回路の動
作は、従来設けられていた出力トランジスタＱ１のベー
スとエミッタの間のクランプ・ダイオードなしに、出力
トランジスタＱ１のベースとコレクタの間の制御ループ
だけを使って、出力トランジスタＱ１のクランプ作用が
行われるという原理に基づいている。
【００１６】この制御ループはダイオードＤ１、Ｄ２及
び第２のバイポーラ・トランジスタＱ２で構成される。
ダイオードＤ１は、ベースとコレクタを短絡したｎｐｎ
トランジスタで、その順方向電圧Ｖｂｅ１が約０．７５
Ｖになる事が好ましい。ダイオードＤ２はショットキ
ー・ダイオードで、その順方向電圧Ｖｄは典型的には
０．５５ Ｖである。
び第２のバイポーラ・トランジスタＱ２で構成される。
ダイオードＤ１は、ベースとコレクタを短絡したｎｐｎ
トランジスタで、その順方向電圧Ｖｂｅ１が約０．７５
Ｖになる事が好ましい。ダイオードＤ２はショットキ
ー・ダイオードで、その順方向電圧Ｖｄは典型的には
０．５５ Ｖである。
【００１７】このように選ばれた回路の設計により、第
２のバイポーラ・トランジスタＱ２のベースの電圧は、
ダイオード直列回路装置によるＶｂｅ３＋Ｖｄのオフセ
ットを伴って、出力トランジスタＱ１のコレクタの出力
電圧に追従する。下記の式（１）は、限流抵抗Ｒ１がゼ
ロに等しいと仮定して、出力電圧Ｖａｕｓと電圧Ｖｂｅ
１、Ｖｂｅ２、Ｖｂｅ３及びＶｄの間の関係を表わす。
２のバイポーラ・トランジスタＱ２のベースの電圧は、
ダイオード直列回路装置によるＶｂｅ３＋Ｖｄのオフセ
ットを伴って、出力トランジスタＱ１のコレクタの出力
電圧に追従する。下記の式（１）は、限流抵抗Ｒ１がゼ
ロに等しいと仮定して、出力電圧Ｖａｕｓと電圧Ｖｂｅ
１、Ｖｂｅ２、Ｖｂｅ３及びＶｄの間の関係を表わす。
【数１】 Ｖａｕｓ＝（Ｖｂｅ１＋Ｖｂｅ２）−（Ｖｂｅ３＋Ｖｄ） （１）
【００１８】出力トランジスタＱ１をターンオンする為
には、和Ｖｂｅ３＋Ｖｄが少なくとも和Ｖｂｅ１＋Ｖｂ
ｅ２と同じ大きさでなければならない事は容易に理解さ
れる。有限の限流抵抗Ｒ１では、式（１）が次の式
（２）に変わる。
には、和Ｖｂｅ３＋Ｖｄが少なくとも和Ｖｂｅ１＋Ｖｂ
ｅ２と同じ大きさでなければならない事は容易に理解さ
れる。有限の限流抵抗Ｒ１では、式（１）が次の式
（２）に変わる。
【数２】 Ｖａｕｓ＝（Ｖｂｅｌ＋Ｖｂｅ２＋Ｉａｕｓ×Ｒ１）−（Ｖｂｅ３＋Ｖｄ） （２）
【００１９】この出力電圧Ｖａｕｓが０．２ Ｖ＝２×
０．７５ Ｖ−０．７５ Ｖ−０．５５ Ｖより低くな
った場合、電流は、抵抗Ｒ２を通る電流と、出力電流Ｉ
ａｕｓを吸収するのに必要なバイポーラ・トランジスタ
Ｑ１に対するベース電流（このベース電流は、ベース電
流＝出力電流（Ｉａｕｓ）／小信号増幅率（ｈｆｅ）に
よって定められる）に制限される。この点、抵抗Ｒ２
は、バイポーラ・トランジスタＱ２のベース電流を設定
するように作用する。
０．７５ Ｖ−０．７５ Ｖ−０．５５ Ｖより低くな
った場合、電流は、抵抗Ｒ２を通る電流と、出力電流Ｉ
ａｕｓを吸収するのに必要なバイポーラ・トランジスタ
Ｑ１に対するベース電流（このベース電流は、ベース電
流＝出力電流（Ｉａｕｓ）／小信号増幅率（ｈｆｅ）に
よって定められる）に制限される。この点、抵抗Ｒ２
は、バイポーラ・トランジスタＱ２のベース電流を設定
するように作用する。
【００２０】この発明の制御回路の特定の利点は明らか
である。即ち、出力Ｌ状態が温度補償される。これは、
２つのトランジッション電圧Ｖｂｅ１＋Ｖｂｅ２に対す
るｐｎ接合の２ ｍＶ／℃の温度依存性が、２つのトラ
ンジッション電圧Ｖｂｅ３＝Ｖｄに対するそれと反対で
あって、その為に補償が行われる事から理解されよう。
この「パワー・オン・デマンド」回路には別の利点があ
る。出力トランジスタＱ１のクランプ作用は、実際に、
式（２）を一見すれば分るように、出力電流Ｉａｕｓの
大きさに関係する。この点の依存因子は、限流抵抗Ｒ１
の両端の電圧降下であり、Ｉａｕｓ×Ｒ１に相当する。
従って、出力トランジスタは、大きい出力電流Ｉａｕｓ
の時には、小さい出力電流の時よりも、受けるクランプ
作用が一層少ない。
である。即ち、出力Ｌ状態が温度補償される。これは、
２つのトランジッション電圧Ｖｂｅ１＋Ｖｂｅ２に対す
るｐｎ接合の２ ｍＶ／℃の温度依存性が、２つのトラ
ンジッション電圧Ｖｂｅ３＝Ｖｄに対するそれと反対で
あって、その為に補償が行われる事から理解されよう。
この「パワー・オン・デマンド」回路には別の利点があ
る。出力トランジスタＱ１のクランプ作用は、実際に、
式（２）を一見すれば分るように、出力電流Ｉａｕｓの
大きさに関係する。この点の依存因子は、限流抵抗Ｒ１
の両端の電圧降下であり、Ｉａｕｓ×Ｒ１に相当する。
従って、出力トランジスタは、大きい出力電流Ｉａｕｓ
の時には、小さい出力電流の時よりも、受けるクランプ
作用が一層少ない。
【００２１】図２には、その内部消費電力を制御する為
に、この発明の制御回路を用いたＢｉＣＭＯＳバス駆動
器が示されている。図２で、図１と同じ部品には、前と
同じ参照数字が使われており、従って説明を繰返さな
い。
に、この発明の制御回路を用いたＢｉＣＭＯＳバス駆動
器が示されている。図２で、図１と同じ部品には、前と
同じ参照数字が使われており、従って説明を繰返さな
い。
【００２２】参照符号Ｎ１は第１のＮＭＯＳトランジス
タであって、その主電流通路が第２のバイポーラ・トラ
ンジスタＱ２のエミッタと第１のバイポーラ・トランジ
スタＱ１のベースの間にあり、出力トランジスタＱ１を
オン及びオフに切換える為の入力信号ＩＮを受取るゲー
トを持っている。
タであって、その主電流通路が第２のバイポーラ・トラ
ンジスタＱ２のエミッタと第１のバイポーラ・トランジ
スタＱ１のベースの間にあり、出力トランジスタＱ１を
オン及びオフに切換える為の入力信号ＩＮを受取るゲー
トを持っている。
【００２３】更に、第２のＮＭＯＳトランジスタＮ２が
あり、その主電流通路が第２のバイポーラ・トランジス
タＱ２のベースとダイオード直列回路Ｄ１、Ｄ２の間に
接続されていて、やはりそのゲートに入力信号ＩＮを受
取る。
あり、その主電流通路が第２のバイポーラ・トランジス
タＱ２のベースとダイオード直列回路Ｄ１、Ｄ２の間に
接続されていて、やはりそのゲートに入力信号ＩＮを受
取る。
【００２４】更に第３のＮＭＯＳトランジスタＮ３があ
り、その主電流通路は、第１のＮＭＯＳトランジスタＮ
１と第１のバイポーラ・トランジスタＱ１のベースの間
にある節と、第２の電源電位ＶＥＥの間に接続されてい
る。このトランジスタはそのゲートに、インバータＩ１
によって反転された入力信号を受取る。
り、その主電流通路は、第１のＮＭＯＳトランジスタＮ
１と第１のバイポーラ・トランジスタＱ１のベースの間
にある節と、第２の電源電位ＶＥＥの間に接続されてい
る。このトランジスタはそのゲートに、インバータＩ１
によって反転された入力信号を受取る。
【００２５】第１の電源電位ＶＣＣ及び第２のバイポー
ラ・トランジスタＱ２の間に、第１のＰＭＯＳトランジ
スタＰ２の主電流通路があり、これはそのゲートに入力
信号ＩＮを受取る。
ラ・トランジスタＱ２の間に、第１のＰＭＯＳトランジ
スタＰ２の主電流通路があり、これはそのゲートに入力
信号ＩＮを受取る。
【００２６】入力信号ＩＮがＨレベルにある時、ＮＭＯ
ＳトランジスタＮ１、Ｎ２がターンオンになり、これに
対してトランジスタＮ３、Ｐ２がターンオフになる。
ＳトランジスタＮ１、Ｎ２がターンオンになり、これに
対してトランジスタＮ３、Ｐ２がターンオフになる。
【００２７】出力トランジスタＱ１をターンオンする
と、バイポーラ・トランジスタＱ２及びＮＭＯＳトラン
ジスタＮ１を介してバイポーラ・トランジスタＱ１のベ
ースに大きな電流が流れる。この切換え電流は、出力電
圧が低レベルになる迄保たれる。約０．２ Ｖで、制御
回路が作用し、前に図１について説明したように、ベー
ス電流を、出力電圧を維持するのに必要な値に制限す
る。
と、バイポーラ・トランジスタＱ２及びＮＭＯＳトラン
ジスタＮ１を介してバイポーラ・トランジスタＱ１のベ
ースに大きな電流が流れる。この切換え電流は、出力電
圧が低レベルになる迄保たれる。約０．２ Ｖで、制御
回路が作用し、前に図１について説明したように、ベー
ス電流を、出力電圧を維持するのに必要な値に制限す
る。
【００２８】２つのＭＯＳトランジスタＮ２、Ｐ２は
「パワー・オン・デマンド」回路の速度を高めるのに役
立つ。抵抗Ｒ１は通常は大きいはずである（出力のＬレ
ベル又はＨレベルの平衡状態に於ける消費電力を少なく
する為）から、ＭＯＳトランジスタＰ２が第２のバイポ
ーラ・トランジスタＱ２のベースを直接的に第１の電源
電位ＶＣＣと接続する。動作の際、ＭＯＳトランジスタ
Ｎ１、Ｎ３が出力トランジスタＱ１をターンオフする
時、バイポーラ・トランジスタＱ２のベースは第１の電
源電位ＶＣＣにある。
「パワー・オン・デマンド」回路の速度を高めるのに役
立つ。抵抗Ｒ１は通常は大きいはずである（出力のＬレ
ベル又はＨレベルの平衡状態に於ける消費電力を少なく
する為）から、ＭＯＳトランジスタＰ２が第２のバイポ
ーラ・トランジスタＱ２のベースを直接的に第１の電源
電位ＶＣＣと接続する。動作の際、ＭＯＳトランジスタ
Ｎ１、Ｎ３が出力トランジスタＱ１をターンオフする
時、バイポーラ・トランジスタＱ２のベースは第１の電
源電位ＶＣＣにある。
【００２９】更に、出力を高オーミック状態に切換える
為に、別のＭＯＳトランジスタＮ４及びＰ４を設ける事
が出来る。Ｎ４はＮＭＯＳトランジスタで、その主電流
通路が第１のバイポーラ・トランジスタＱ１のベースと
第２の電源電位ＶＥＥの間にあり、そのゲートにインピ
ーダンス切換え信号ＩＳを印加する事が出来る。Ｐ４は
ＰＭＯＳトランジスタで、その主電流通路が第１の電源
電位ＶＣＣと第２のバイポーラ・トランジスタのコレク
タの間にあり、そのゲートにインピーダンス信号ＩＳを
印加する事が出来る。
為に、別のＭＯＳトランジスタＮ４及びＰ４を設ける事
が出来る。Ｎ４はＮＭＯＳトランジスタで、その主電流
通路が第１のバイポーラ・トランジスタＱ１のベースと
第２の電源電位ＶＥＥの間にあり、そのゲートにインピ
ーダンス切換え信号ＩＳを印加する事が出来る。Ｐ４は
ＰＭＯＳトランジスタで、その主電流通路が第１の電源
電位ＶＣＣと第２のバイポーラ・トランジスタのコレク
タの間にあり、そのゲートにインピーダンス信号ＩＳを
印加する事が出来る。
【００３０】この発明の制御回路は、ＢｉＣＭＯＳ技術
で製造された全てのバス駆動器に用いる事が出来る。こ
の発明の重要な特徴は、出力トランジスタのベース電圧
が、出力にＬレベルがある時に制御ループを介して出力
電圧によって制御される事である。この点、ベース電流
は、出力にＬレベルを維持する事が出来るように選ばれ
る。特に、駆動器の負荷の考えられるあらゆる形式を考
慮に入れる為に、出力トランジスタＱ１からのベース電
流に過度に裕りのある値を取る必要がない。
で製造された全てのバス駆動器に用いる事が出来る。こ
の発明の重要な特徴は、出力トランジスタのベース電圧
が、出力にＬレベルがある時に制御ループを介して出力
電圧によって制御される事である。この点、ベース電流
は、出力にＬレベルを維持する事が出来るように選ばれ
る。特に、駆動器の負荷の考えられるあらゆる形式を考
慮に入れる為に、出力トランジスタＱ１からのベース電
流に過度に裕りのある値を取る必要がない。
【００３１】従って、この発明の回路は、高い周波数で
も、消費電力が小さい。これは、この回路が電池電力で
動作させる装置にとって特に魅力がある事を意味する。
も、消費電力が小さい。これは、この回路が電池電力で
動作させる装置にとって特に魅力がある事を意味する。
【００３２】以上の説明に関しさらに以下の項目を開示
する。 （１） ベース、エミッタ及びコレクタを有する第１の
バイポーラ・トランジスタ（Ｑ１）のベース電流を制御
する制御回路に於いて、ベース、前記第１のバイポーラ
・トランジスタ（Ｑ１）のベースに接続されたエミッ
タ、及び第１の電源電位（ＶＣＣ）に接続されたコレク
タを持つ第２のバイポーラ・トランジスタ（Ｑ２）と、
第１の電源電位（ＶＣＣ）及び前記第２のバイポーラ・
トランジスタ（Ｑ２）のベースの間に接続された第１の
抵抗（Ｒ２）と、該第２のバイポーラ・トランジスタ
（Ｑ２）のベース及び第１のバイポーラ・トランジスタ
（Ｑ１）のコレクタの間に接続されたダイオード手段
（Ｄ１、Ｄ２）を有し、該ダイオード手段（Ｄ１、Ｄ
２）は、前記第２のバイポーラ・トランジスタ（Ｑ２）
のベースに、前記第１及び第２のバイポーラ・トランジ
スタ（Ｑ１、Ｑ２）の少なくともベース・エミッタ間電
圧（Ｖｂｅ１、Ｖｂｅ２）に相当する電圧降下を発生
し、前記第１のバイポーラ・トランジスタ（Ｑ１）のエ
ミッタが第２の電源電位（ＶＥＥ）に接続されている制
御回路。
する。 （１） ベース、エミッタ及びコレクタを有する第１の
バイポーラ・トランジスタ（Ｑ１）のベース電流を制御
する制御回路に於いて、ベース、前記第１のバイポーラ
・トランジスタ（Ｑ１）のベースに接続されたエミッ
タ、及び第１の電源電位（ＶＣＣ）に接続されたコレク
タを持つ第２のバイポーラ・トランジスタ（Ｑ２）と、
第１の電源電位（ＶＣＣ）及び前記第２のバイポーラ・
トランジスタ（Ｑ２）のベースの間に接続された第１の
抵抗（Ｒ２）と、該第２のバイポーラ・トランジスタ
（Ｑ２）のベース及び第１のバイポーラ・トランジスタ
（Ｑ１）のコレクタの間に接続されたダイオード手段
（Ｄ１、Ｄ２）を有し、該ダイオード手段（Ｄ１、Ｄ
２）は、前記第２のバイポーラ・トランジスタ（Ｑ２）
のベースに、前記第１及び第２のバイポーラ・トランジ
スタ（Ｑ１、Ｑ２）の少なくともベース・エミッタ間電
圧（Ｖｂｅ１、Ｖｂｅ２）に相当する電圧降下を発生
し、前記第１のバイポーラ・トランジスタ（Ｑ１）のエ
ミッタが第２の電源電位（ＶＥＥ）に接続されている制
御回路。
【００３３】（２） 第１項記載の制御回路に於いて、
第１のバイポーラ・トランジスタ（Ｑ１）のエミッタ及
び第２の電源電位（ＶＥＥ）の間に接続された第２の抵
抗（Ｒ１）を有する制御回路。 （３） 第１項又は第２項記載の制御回路に於いて、ダ
イオード手段（Ｄ１、Ｄ２）が、ｐｎ接合ダイオード
（Ｄ１）及びショットキー・ダイオード（Ｄ２）で構成
された直列回路装置で構成される制御回路。 （４） 第３項記載の制御回路に於いて、前記ｐｎ接合
ダイオード（Ｄ１）がベースとコレクタを短絡したｎｐ
ｎトランジスタである制御回路。
第１のバイポーラ・トランジスタ（Ｑ１）のエミッタ及
び第２の電源電位（ＶＥＥ）の間に接続された第２の抵
抗（Ｒ１）を有する制御回路。 （３） 第１項又は第２項記載の制御回路に於いて、ダ
イオード手段（Ｄ１、Ｄ２）が、ｐｎ接合ダイオード
（Ｄ１）及びショットキー・ダイオード（Ｄ２）で構成
された直列回路装置で構成される制御回路。 （４） 第３項記載の制御回路に於いて、前記ｐｎ接合
ダイオード（Ｄ１）がベースとコレクタを短絡したｎｐ
ｎトランジスタである制御回路。
【００３４】（５） 第１項記載の制御回路を有するＢ
ｉＣＭＯＳバス駆動器に於いて、その主電流通路が前記
第２のバイポーラ・トランジスタ（Ｑ２）のエミッタ及
び前記第１のバイポーラ・トランジスタ（Ｑ１）のベー
スの間に接続されていて、入力信号（ＩＮ）を受取るゲ
ートを有する第１のＮＭＯＳトランジスタ（Ｎ１）と、
その主電流通路が第２のバイポーラ・トランジスタ（Ｑ
２）のベース及びダイオード手段（Ｄ１、Ｄ２）の間に
接続されていて、入力信号（ＩＮ）を受取るゲートを有
する第２のＮＭＯＳトランジスタ（Ｎ２）と、その主電
流通路が第１のＮＭＯＳトランジスタ（Ｎ１）及び第１
のバイポーラ・トランジスタＱ１のベースの間にある節
と第２の電源電位（ＶＥＥ）の間にあって、反転した入
力信号を受取るゲートを有する第３のＮＭＯＳトランジ
スタ（Ｎ３）と、その主電流通路が前記第１の抵抗（Ｒ
２）と並列に接続され、入力信号（ＩＮ）を受取るゲー
トを有する第１のＰＭＯＳトランジスタ（Ｐ２）とを有
するＢｉＣＭＯＳバス駆動器。 （６） 第５項記載のＢｉＣＭＯＳバス駆動器に於い
て、その主電流通路が前記第３のＮＭＯＳトランジスタ
（Ｎ３）の主電流通路と並列に接続されていて、インピ
ーダンス切換え信号（ＩＳ）を受取るゲートを持つ第４
のＮＭＯＳトランジスタ（Ｎ４）と、その主電流通路が
第１の電源電位（ＶＣＣ）及び第２のバイポーラ・トラ
ンジスタ（Ｑ２）のコレクタの間に接続されていて、イ
ンピーダンス切換え信号（ＩＳ）を受取るゲートを有す
る第２のＰＭＯＳトランジスタ（Ｐ４）とを有するＢｉ
ＣＭＯＳバス駆動器。
ｉＣＭＯＳバス駆動器に於いて、その主電流通路が前記
第２のバイポーラ・トランジスタ（Ｑ２）のエミッタ及
び前記第１のバイポーラ・トランジスタ（Ｑ１）のベー
スの間に接続されていて、入力信号（ＩＮ）を受取るゲ
ートを有する第１のＮＭＯＳトランジスタ（Ｎ１）と、
その主電流通路が第２のバイポーラ・トランジスタ（Ｑ
２）のベース及びダイオード手段（Ｄ１、Ｄ２）の間に
接続されていて、入力信号（ＩＮ）を受取るゲートを有
する第２のＮＭＯＳトランジスタ（Ｎ２）と、その主電
流通路が第１のＮＭＯＳトランジスタ（Ｎ１）及び第１
のバイポーラ・トランジスタＱ１のベースの間にある節
と第２の電源電位（ＶＥＥ）の間にあって、反転した入
力信号を受取るゲートを有する第３のＮＭＯＳトランジ
スタ（Ｎ３）と、その主電流通路が前記第１の抵抗（Ｒ
２）と並列に接続され、入力信号（ＩＮ）を受取るゲー
トを有する第１のＰＭＯＳトランジスタ（Ｐ２）とを有
するＢｉＣＭＯＳバス駆動器。 （６） 第５項記載のＢｉＣＭＯＳバス駆動器に於い
て、その主電流通路が前記第３のＮＭＯＳトランジスタ
（Ｎ３）の主電流通路と並列に接続されていて、インピ
ーダンス切換え信号（ＩＳ）を受取るゲートを持つ第４
のＮＭＯＳトランジスタ（Ｎ４）と、その主電流通路が
第１の電源電位（ＶＣＣ）及び第２のバイポーラ・トラ
ンジスタ（Ｑ２）のコレクタの間に接続されていて、イ
ンピーダンス切換え信号（ＩＳ）を受取るゲートを有す
る第２のＰＭＯＳトランジスタ（Ｐ４）とを有するＢｉ
ＣＭＯＳバス駆動器。
【００３５】（７） この発明は「パワー・オン・デマ
ンド」制御回路及びそれをＢｉＣＭＯＳバス駆動器に用
いる事に関する。基本的な目的は、所要電力が小さく簡
単な構成の回路を提供する事である。この目的が、出力
トランジスタ（Ｑ１）のコレクタ及びベースの間に、ダ
イオード直列回路装置（Ｄ１、Ｄ２）及びバイポーラ・
トランジスタ（Ｑ２）からなる制御ループを設ける事に
よって解決され、その規模は、安定なＬ状態で、このＬ
状態が維持されるように出力トランジスタ（Ｑ１）のベ
ース電流が選ばれるようになっている。
ンド」制御回路及びそれをＢｉＣＭＯＳバス駆動器に用
いる事に関する。基本的な目的は、所要電力が小さく簡
単な構成の回路を提供する事である。この目的が、出力
トランジスタ（Ｑ１）のコレクタ及びベースの間に、ダ
イオード直列回路装置（Ｄ１、Ｄ２）及びバイポーラ・
トランジスタ（Ｑ２）からなる制御ループを設ける事に
よって解決され、その規模は、安定なＬ状態で、このＬ
状態が維持されるように出力トランジスタ（Ｑ１）のベ
ース電流が選ばれるようになっている。
【図１】この発明の一実施例の制御回路を示す回路図。
【図２】この発明の制御回路を用いたＢｉＣＭＯＳバス
駆動器の回路図。
駆動器の回路図。
Ｑ１ 出力トランジスタ Ｄ１，Ｄ２ ダイオード直列回路装置 Ｑ２ バイポーラ・トランジスタ
Claims (1)
- 【請求項１】 ベース、エミッタ及びコレクタを有する
第１のバイポーラ・トランジスタ（Ｑ１）のベース電流
を制御する制御回路に於いて、 ベース、前記第１のバイポーラ・トランジスタ（Ｑ１）
のベースに接続されたエミッタ、及び第１の電源電位
（ＶＣＣ）に接続されたコレクタを持つ第２のバイポー
ラ・トランジスタ（Ｑ２）と、 第１の電源電位（ＶＣＣ）及び前記第２のバイポーラ・
トランジスタ（Ｑ２）のベースの間に接続された第１の
抵抗（Ｒ２）と、 該第２のバイポーラ・トランジスタ（Ｑ２）のベース及
び第１のバイポーラ・トランジスタ（Ｑ１）のコレクタ
の間に接続されたダイオード手段（Ｄ１、Ｄ２）を有
し、 該ダイオード手段（Ｄ１、Ｄ２）は、前記第２のバイポ
ーラ・トランジスタ（Ｑ２）のベースに、前記第１及び
第２のバイポーラ・トランジスタ（Ｑ１、Ｑ２）の少な
くともベース・エミッタ間電圧（Ｖｂｅ１、Ｖｂｅ２）
に相当する電圧降下を発生し、 前記第１のバイポーラ・トランジスタ（Ｑ１）のエミッ
タが第２の電源電位（ＶＥＥ）に接続されている制御回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE195477545 | 1995-12-20 | ||
| DE19547754A DE19547754C1 (de) | 1995-12-20 | 1995-12-20 | Steuerschaltung für BiCMOS-Bustreiber |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH104344A true JPH104344A (ja) | 1998-01-06 |
Family
ID=7780775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8342259A Pending JPH104344A (ja) | 1995-12-20 | 1996-12-20 | 制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5852383A (ja) |
| EP (1) | EP0780752B1 (ja) |
| JP (1) | JPH104344A (ja) |
| DE (2) | DE19547754C1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001257583A (ja) * | 2000-02-10 | 2001-09-21 | Fairchild Semiconductor Corp | 低電力可変ベース駆動回路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10255464A (ja) * | 1997-03-14 | 1998-09-25 | Toshiba Microelectron Corp | 半導体集積回路装置及びそのプリチャージ方法 |
| JPH10326131A (ja) * | 1997-05-26 | 1998-12-08 | Nec Corp | バスドライバ |
| US6154089A (en) * | 1997-12-05 | 2000-11-28 | Texas Instruments Incorporated | Fast bus driver with reduced standby power consumption |
| EP0921638B1 (en) * | 1997-12-05 | 2003-05-21 | Texas Instruments Deutschland Gmbh | Bus driver circuit |
| US6271707B1 (en) * | 2000-02-29 | 2001-08-07 | Motorola, Inc. | Level shifter |
| US6969235B2 (en) * | 2003-05-19 | 2005-11-29 | Honeywell International, Inc. | Air turbine starter with angular contact thrust bearing |
| EP2637304A1 (de) * | 2012-03-05 | 2013-09-11 | Siemens Aktiengesellschaft | Digitaleingabeeinheit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2445642A1 (fr) * | 1978-12-29 | 1980-07-25 | Radiotechnique Compelec | Agencement de securite en cas de chute d'une tension d'alimentation continue |
| US4600876A (en) * | 1985-09-23 | 1986-07-15 | Gte Communication Systems Corp. | Integrated bootstrap bias circuit |
| DE3835119A1 (de) * | 1988-10-14 | 1990-04-19 | Siemens Ag | Leistungsverstaerkerschaltung fuer integrierte digitalschaltungen |
| US5187386A (en) * | 1991-01-16 | 1993-02-16 | Samsung Semiconductor, Inc. | Low standby current intermediate dc voltage generator |
| DE69411312T2 (de) * | 1993-04-19 | 1999-02-11 | Philips Electronics N.V., Eindhoven | BiCMOS Ausgangstreiberschaltung |
| FR2721772B1 (fr) * | 1994-06-27 | 1996-09-06 | Sgs Thomson Microelectronics | Circuit de commande d'une source de polarisation comportant un dispositif de mise en veille. |
| FR2721773B1 (fr) * | 1994-06-27 | 1996-09-06 | Sgs Thomson Microelectronics | Dispositif de mise en veille partielle d'une source de polarisation et circuit de commande d'une telle source. |
-
1995
- 1995-12-20 DE DE19547754A patent/DE19547754C1/de not_active Expired - Lifetime
-
1996
- 1996-12-11 US US08/763,643 patent/US5852383A/en not_active Expired - Lifetime
- 1996-12-20 EP EP96120658A patent/EP0780752B1/en not_active Expired - Lifetime
- 1996-12-20 JP JP8342259A patent/JPH104344A/ja active Pending
- 1996-12-20 DE DE69610065T patent/DE69610065T2/de not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001257583A (ja) * | 2000-02-10 | 2001-09-21 | Fairchild Semiconductor Corp | 低電力可変ベース駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69610065D1 (de) | 2000-10-05 |
| EP0780752B1 (en) | 2000-08-30 |
| DE69610065T2 (de) | 2001-06-07 |
| EP0780752A1 (en) | 1997-06-25 |
| US5852383A (en) | 1998-12-22 |
| DE19547754C1 (de) | 1997-04-03 |
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Legal Events
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|---|---|---|---|
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|
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060426 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060523 |