JPH1048246A - 半導体加速度センサ - Google Patents

Abstract

(57)【要約】 【課題】小型かつ高感度の容量式が速度センサを実現す
る。 【解決手段】カンチレバーやブリッジ等の可動電極の質
量体を高密度の金属シリサイド層で形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体式の加速度セ
ンサに係り、特に、自動車用エアバッグシステムやサス
ペンジョン制御システム用の小型化，高感度の加速度セ
ンサに関する。

【０００２】

【従来の技術】近年、マイクロマシーニング技術を用い
てシリコン半導体基板の表面に小型の加速度センサを形
成し、その動作の信号を処理する回路を該基板上に一体
化集積化し装置が提案されている。

【０００３】これらでは、加速度センサのカンチレバー
（片持ち梁）やブリッジ等の可動電極用質量体はシリコ
ン単結晶層またはシリコン多結晶層等で形成している。
シリコン単結晶層の場合は、シリコン・オン・インシュ
レータ（ＳＯＩ）基板を使用している。シリコン多結晶
層の場合は、一般のシリコン半導体デバイスの製造と同
様のＣＶＤプロセスで形成している。

【０００４】この種の装置として関連するものには、例
えば特開平5−304303 号公報，特開平4−504003号公
報，特開昭62−123361号公報，米国特許第5151763号、
等が挙げられる。

【０００５】

【発明が解決しようとする課題】上記従来技術では、可
動電極用質量体の素材としてはシリコン層を用いてい
る。シリコンの密度は他の金属に比べて比較的小さい。
このため、高感度化と小型化の両立が困難である。

【０００６】容量式加速度センサでは、可動電極である
質量体の変位からキャパシタンスの変化量を測定する。
この時、キャパシタンスからの出力電圧は可動電極の質
量に比例して大きくなり、即ち高感度にすることができ
る。あるいは高感度にするためには、可動電極の質量を
大きくすること、即ち可動電極のサイズを大きくするこ
とが必要となり、小型化低コスト化との両立が困難とな
る。

【０００７】本発明の目的は、小型で高感度、かつ製造
プロセスが容易であり低コストの加速度センサを提供す
ることにある。

【０００８】

【課題を解決するための手段】上記目的は可動電極用質
量体としてのカンチレバー（片持ち梁）やブリッジ等を
密度の大きい金属シリサイド層で形成することにより達
成される。

【０００９】

【発明の実施の形態】以下、本発明の実施例を図面を用
いて詳細に説明する。

【００１０】〔第１の実施例〕図１は本発明の第１の実
施例による加速度センサの容量検出部の部分斜視図、図
２は図１におけるＡＡ′断面の製造工程毎の断面図であ
る。

【００１１】図１で、シリコン半導体基板１１の上面
に、固定電極１２及び一端が基板に固定されたカンチレ
バーの可動電極１３が形成されており、それぞれの電極
は結線されてコンデンサのブリッジを形成している。図
面では省略されているが、シリコン半導体基板１１の所
定の位置に信号処理回路が形成されており、固定電極１
２及び可動電極１３からの出力端子と接続されている。

【００１２】次に本発明の半導体加速度センサの製造方
法を説明する。

【００１３】図２（ａ）はシリコン半導体単結晶基板２
１を示す。この結晶の品位は、製法；ＣＺ（チョコラル
スキー法；引上げ法)、結晶方位；３±０.５°のオフア
ングル（オフオリエンテーション）した（１００）面、
導電型；ｎ型、抵抗率；１０Ω−cmである。オフアング
ルはエピタキシャル工程における積層欠陥の発生を防止
するためである。図面では省略してあるが、所定の領域
に通常のＣＭＯＳプロセスまたはバイポーラプロセス等
を用いて信号処理回路を形成している。

【００１４】図２（ｂ）はシリコン半導体単結晶基板２
１の主表面にシリコン酸化膜２２を形成し、所定の領域
に開口部２３を設けた状態を示す。シリコン酸化膜２２
の厚みは１〜２μｍで、形成方法は熱酸化またはＣＶＤ
法を用いることができる。なお、シリコン酸化膜２２に
代わって、シリコン窒化膜とシリコン酸化膜の積層膜を
用いることも可能である。

【００１５】図２（ｃ）は開口部に選択的にシリコン単
結晶エピタキシャル層２４ａと全面にアモルファスまた
は多結晶シリコン層２４ｂを成長させた状態を示す。シ
リコン単結晶エピタキシャル層２４ａは、基板温度７８
５℃、シランガス（ＳｉＨ₄)を原料とし、シリコン酸化
膜２２上の堆積を防ぐため雰囲気の水素ガスに0.02〜
０.１％ の塩化水素ガスを添加して成長させたものであ
る。厚みはシリコン酸化膜２２の厚みと同じ１〜２μｍ
である。成長時の基板温度は信号処理回路に害を及ぼさ
ないためであり、低温のため単結晶といえども、一般の
ＬＳＩに使用するエピタキシャル層に比べて転位や積層
欠陥が多く品位は劣っているが、本発明の使用にあたっ
ては特別な障害とはならない。さらに連続して、基板表
面の全面にアモルファスまたは多結晶シリコン層２４ｂ
を堆積させた。これはこの工程に引き続いて同一反応装
置内で、基板温度を５５０℃とし、雰囲気中に塩化水素
ガスを添加することを停止して、基板全面にＣＶＤの反
応をさせたものである。

【００１６】図２（ｄ）はアモルファスまたは多結晶シ
リコン層２４ｂ上にタンタル膜２５を堆積させパターニ
ングした状態を示す。タンタル膜２５の形成はスパッタ
法により、厚みは２.５〜３.０μｍである。パターンの
形状は可動電極及び固定電極を形成する領域である。パ
ターニングは通常のホトリソグラフィ法と塩酸・硝酸混
合液を用いたウエットエッチング法による。

【００１７】図２（ｅ）はアモルファスまたは多結晶シ
リコン層２４ｂを所定の形状にパターニングした状態を
示す。パターンの形状は図１に示したように固定電極１
２用固定端と可動電極１３用質量体を分離形成させるも
のである。アモルファスまたは多結晶シリコン層２４ｂ
のパターニングは通常のホトリソグラフィとマイクロ波
励起プラズマエッチングによる異方性加工による。

【００１８】図２（ｆ）はアニールによりタンタル膜２
５とアモルファスまたは多結晶シリコン層２４ｂを反応
させてタンタルシリサイド層２６を形成した状態を示
す。アニールの条件は、ヘリウムガス気流中またはヘリ
ウムと水素の混合ガス気流中雰囲気で、温度６００〜７
５０℃、時間３０分〜２時間である。この時、膜厚１単
位のタンタルは、膜厚約２.２単位のシリコンと反応
し、膜厚約２.４単位のタンタルシリサイド層になる。
タンタル膜が過剰に厚い場合はシイリサイド層の上に未
反応のタンタル膜が残存した２層構造、シリコン層が過
剰に厚い場合はシイリサイド層の下部に未反応のシリコ
ン層が残る２層構造となる。いずれの場合もそれぞれの
厚みを調整することにより層構造とその厚みを制御でき
る。シリサイド化の反応では体積収縮が起こり、膜中に
引っ張り応力が発生するが、シリコン層２４を一部残存
させた２層の積層膜構造とすることにより応力の緩和を
図ることができる。また、反応時の温度に起因する熱膨
張率の差異により発生する応力を低減するためには、ア
ニール温度を正確に制御することが必要であり、タンタ
ルシリサイドでは６７０℃付近が適している。

【００１９】このアニール時に、タンタル膜の下部やそ
れ以外領域のアモルファスまたは多結晶シリコン層２４
ｂも同時にアニールされて結晶化が促進され、シリコン
単結晶エピタキシャル層２４ａに接した部分から固相成
長が始まりシリコン単結晶エピタキシャル層２４ａと同
じ結晶方位に配向された高品位シリコン層２４となる。
ここで、高品位シリコン層とは、結晶粒サイズが大きく
整っており、かつ結晶方位配向性が優れているものを意
味する。これは、可動電極用質量体を固定端と接続懸垂
するビーム部２７のシリコン層の彎曲や変形を防ぎ高信
頼化に極めて有効である。

【００２０】これにより形成したタンタルシリサイドの
密度は、結晶構造と分子密度から計算すると、シリコン
のそれの約２.５３ 倍となる。

【００２１】図２（ｇ）は下地のシリコン酸化膜２２を
エッチング除去した状態を示す。シリコン酸化膜２２の
エッチングは、フッ酸とフッ化アンモニウム混合液に浸
積して表面露出部のみならず可動電極２６および固定端
と接続懸垂するビーム部２７の下部もサイドエッチング
させて除去したものである。

【００２２】これにより、シリサイド層２６が可動変位
することができるようになる。

【００２３】金属シリサイド層としてはタンタル以外に
も、次の条件満たすものを採用することができる。

【００２４】（１）高密度であること（シリコンの密度
の約２倍以上が望ましい）。

【００２５】（２）半導体プロセスに適合できること
（製造温度，耐薬品性，シリコンやシリコン酸化膜の性
質を劣化させない等）。

【００２６】（３）機械的に安定なこと（密着性，応力
等）。

【００２７】（４）経年変化がないこと。

【００２８】（５）製造が容易でコストが安価なこと。

【００２９】この様な金属材料は、元素周期表のIVｂ
（チタン，ジルコニウム，ハーフニウム），Ｖｂ（バナ
ジウム，ニオブ，タンタル），VIｂ（クロム，モリブデ
ン，タングステン）族の金属が挙げられる。特にこれら
の金属のダイシリサイドは固相反応により元のシリコン
層とほぼ同じ体積のシリサイド層が生成されるため表面
がほぼ平坦に保たれること、固相反応の温度を適切に選
定することにより内部応力を小さくまたその経時変化を
小さくすることができること等により、優れている。

【００３０】〔第２の実施例〕次に第２の実施例を第１
の実施例との相違点を主体に説明する。

【００３１】第１の実施例では、固定電極と可動電極を
ともにシリコン半導体基板上に堆積させたシリコン層か
ら形成したが、固定電極を予めシリコン半導体基板の所
定の位置に所定のパターンの拡散層を形成しておくこと
によっても可能である。

【００３２】図３は本発明の第２の実施例による加速度
センサの容量検出部の部分斜視図、図４は図３における
ＡＡ′断面の製造工程毎の断面図である。

【００３３】図３で、シリコン半導体基板３１の上面の
主表面内に固定電極、シリコン半導体基板３１の主面上
に堆積させたシリコン層で可動電極の質量体３３が形成
されている。可動電極の質量体３３は四隅から懸垂する
ビーム部３４により固定端３５と接続されている。それ
ぞれの電極は結線されてコンデンサのブリッジを形成し
ている。図面では省略されているが、シリコン半導体基
板３１の所定の位置に信号処理回路が形成されており、
固定電極及び可動電極からの出力端子と接続されてい
る。

【００３４】次に本発明の半導体加速度センサの製造方
法を説明する。

【００３５】図４（ａ）はシリコン半導体単結晶基板４
１を示す。この結晶の品位は、実施例１の場合と同様で
ある。

【００３６】図４（ｂ）はシリコン半導体単結晶基板４
１に固定電極形成する領域にボロンを拡散してｐ型層４
８を形成し、その上のシリコン酸化膜４２を形成し、更
に所定の領域に開口部４３を設けた状態を示す。ｐ型層
４８の形成は、図面では省略してあるが、信号処理回路
を形成するときに同時に形成できる。

【００３７】図４（ｃ）はシリコン単結晶エピタキシャ
ル層４４ａとアモルファスまたは多結晶シリコン層４４
ｂを成長させた状態を示す。実施例１と同様である。

【００３８】図４（ｄ）はアモルファスまたは多結晶シ
リコン層４４ｂ上にタンタル膜４５を堆積させパターニ
ングした状態を示す。パターンの形状は可動電極の質量
体となる領域の中心部である。タンタル膜４５の厚みは
３μｍで、アモルファスまたは多結晶シリコン層４４ｂ
を厚み方向に全部シリサイド化するのに充分な量であ
る。

【００３９】図４（ｅ）はアモルファスまたは多結晶シ
リコン層４４ｂを所定の形状にパターニングした状態を
示す。パターンの形状は図３に示したように平面内のＸ
方向Ｙ方向の２次元方向に伸延する櫛状の可動電極と懸
垂用のビームを分離形成させるものである。

【００４０】図４（ｆ）はアニールによりタンタル膜４
５とアモルファスまたは多結晶シリコン層４４ｂを反応
させてタンタルシリサイド層４６を形成した状態を示
す。

【００４１】アニールの条件は、第１の実施例と同様で
ある。

【００４２】第１の実施例では、可動電極の質量体は金
属シリサイド層とシリコン層が上下に積層された構造で
あるが、ここでは、可動電極の質量体は金属シリサイド
層の両側面にシリコン層を残存させた３列構造である。
シリサイド層のみではなくシリコン層も残存させて用い
るのは、第１の実施例の場合と同様に応力の緩和のため
である。

【００４３】過剰の未反応タンタル膜が残存する場合
は、硝酸等でエッチング除去する。

【００４４】図４（ｇ）は下地のシリコン酸化膜４２を
エッチング除去した状態を示す。シリコン酸化膜４２の
エッチングは、フッ酸とフッ化アンモニウム混合液に浸
積して表面露出部のみならず可動電極および固定端と接
続懸垂するビーム部の下部もサイドエッチングさせて除
去したものである。

【００４５】なお、本発明の実施例では、シリサイド層
の形成方法として金属とシリコンの直接固相反応を用い
ているが、他の方法、例えば金属とシリコンの同時スパ
ッタ又は蒸着，金属シリサイドのスパッタ，金属シリサ
イドのＣＶＤを用いることも可能である。

【００４６】

【発明の効果】本発明によれば、カンチレバーやブリッ
ジ等の可動電極の質量体を高密度の金属シリサイド層で
形成することにより、キャパシタンスからの出力電圧を
大きくできる。または、可動電極質量体の大きさを半分
以下の小型化しても従来と同等の出力電圧が得られる。
これにより加速度センサの小型化高感度化が達成でき
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例のセンサ主要部の斜視
図。

【図２】本発明の第１の実施例の製造工程を示すための
図１のＡＡ′断面図。

【図３】本発明の第２の実施例のセンサ主要部の斜視
図。

【図４】本発明の第２の実施例の製造工程を示すための
図１のＡＡ′断面図。

【符号の説明】

１１，２１，３１，４１…シリコン単結晶半導体基板、
１２…固定電極部、１３，３３…可動電極の質量体、２
２，４２…シリコン酸化膜、２４，４４…シリコン層、
２５，４５…金属膜、２６，４６…金属シリサイド層、
２７，３４…懸垂ビーム部、３５…固定端、４８…拡散
層。

Claims (2)

【特許請求の範囲】
1. 【請求項１】シリコン半導体基板上に形成された加速度
   を検出するための容量式センサにおいて、少なくとも一
   つの固定電極と、前記固定電極に対面し受けた加速度に
   応答して移動可能な可動電極とよりなるコンデンサとを
   備え、前記可動電極の質量体は金属シリサイドを主体と
   する層により形成されていることを特徴とする半導体加
   速度センサ。
2. 【請求項２】請求項１において、前記金属シリサイド層
   の金属は元素周期表のIVｂ，Ｖｂ，およびVIｂに属する
   金属のうちの一つまたは複数よりなる加速度センサ。