JPH1049241A - 多入力電源回路 - Google Patents
多入力電源回路Info
- Publication number
- JPH1049241A JPH1049241A JP8224416A JP22441696A JPH1049241A JP H1049241 A JPH1049241 A JP H1049241A JP 8224416 A JP8224416 A JP 8224416A JP 22441696 A JP22441696 A JP 22441696A JP H1049241 A JPH1049241 A JP H1049241A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- input
- output
- voltage
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000002265 prevention Effects 0.000 claims abstract description 3
- 230000010355 oscillation Effects 0.000 claims description 31
- 238000001514 detection method Methods 0.000 claims description 19
- 230000003321 amplification Effects 0.000 claims description 5
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 5
- 229920006395 saturated elastomer Polymers 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 239000000523 sample Substances 0.000 description 2
- 235000021152 breakfast Nutrition 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
Landscapes
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】
【課題】 入出力間の電圧降下を小さくすることがで
き、かつ入力間の干渉を防止することができる多入力電
源回路を提供すること。 【解決手段】 負帰還型の定電圧回路を備えた多入力電
源回路において、制御部１１が第１のブ−ストトランジ
スタＱ1 、第２のブ−ストトランジスタＱ2および発振
防止用ダイオ−ドＤ1 とで構成され、第１の入力端子５
１あるいは第２の入力端子５２と出力端子５３との間の
電圧降下を第１のブ−ストトランジスタＱ1 のエミッタ
・コレクタ間の飽和電圧あるいは第２のブ−ストトラン
ジスタＱ2 のエミッタ・コレクタ間の飽和電圧のみに抑
えることができる多入力電源回路１０。
き、かつ入力間の干渉を防止することができる多入力電
源回路を提供すること。 【解決手段】 負帰還型の定電圧回路を備えた多入力電
源回路において、制御部１１が第１のブ−ストトランジ
スタＱ1 、第２のブ−ストトランジスタＱ2および発振
防止用ダイオ−ドＤ1 とで構成され、第１の入力端子５
１あるいは第２の入力端子５２と出力端子５３との間の
電圧降下を第１のブ−ストトランジスタＱ1 のエミッタ
・コレクタ間の飽和電圧あるいは第２のブ−ストトラン
ジスタＱ2 のエミッタ・コレクタ間の飽和電圧のみに抑
えることができる多入力電源回路１０。
Description
【０００１】
【発明の属する技術分野】本発明は２つ以上の入力端子
を有し、車載用の電源回路等に用いられる多入力電源回
路に関する。
を有し、車載用の電源回路等に用いられる多入力電源回
路に関する。
【０００２】
【従来の技術】図３に基づいて従来の技術を説明する。
図３は従来の多入力電源回路の一例として車載用の多入
力電源回路６０およびその周辺を概略的に示した回路構
成図である。図３において４０はバッテリを示してお
り、バッテリ４０のマイナス側は接地され、プラス側は
イグニッションスイッチ（以下、Ｉｇスイッチと記す）
４１を介して多入力電源回路６０の第１の入力端子５１
に接続されると共に、Ａｃｃスイッチ４２を介して多入
力電源回路６０の第２の入力端子５２に接続されてい
る。
図３は従来の多入力電源回路の一例として車載用の多入
力電源回路６０およびその周辺を概略的に示した回路構
成図である。図３において４０はバッテリを示してお
り、バッテリ４０のマイナス側は接地され、プラス側は
イグニッションスイッチ（以下、Ｉｇスイッチと記す）
４１を介して多入力電源回路６０の第１の入力端子５１
に接続されると共に、Ａｃｃスイッチ４２を介して多入
力電源回路６０の第２の入力端子５２に接続されてい
る。
【０００３】次に、多入力電源回路６０の構成を説明す
る。第１の入力端子５１はダイオ−ド６１を介して制御
部７１を構成するＰＮＰ型のブ−ストトランジスタＱ1
のエミッタに接続されている。第２の入力端子５２はダ
イオ−ド６２を介してブ−ストトランジスタＱ1 のエミ
ッタに接続されている。ブ−ストトランジスタＱ1 のコ
レクタは出力端子５３に接続されると共に、検出部７４
を構成する抵抗Ｒ2 の一端に接続されている。検出部７
４は抵抗Ｒ2と抵抗Ｒ1 とで構成され、抵抗Ｒ2 の他端
は抵抗Ｒ1 を介して接地されると共に、基準・比較部７
３を構成するオペアンプ６３のプラス側入力端子６３ａ
に接続されている。オペアンプ６３のマイナス側入力端
子６３ｂには基準電圧ＶREF が接続されており、オペア
ンプ６３の出力端子６３ｃは増幅部７２を構成するＰＮ
Ｐ型のトランジスタＱ3 のベ−スに接続されている。ト
ランジスタＱ3 のコレクタは接地され、エミッタはブ−
ストトランジスタＱ1 のベ−スに接続されている。
る。第１の入力端子５１はダイオ−ド６１を介して制御
部７１を構成するＰＮＰ型のブ−ストトランジスタＱ1
のエミッタに接続されている。第２の入力端子５２はダ
イオ−ド６２を介してブ−ストトランジスタＱ1 のエミ
ッタに接続されている。ブ−ストトランジスタＱ1 のコ
レクタは出力端子５３に接続されると共に、検出部７４
を構成する抵抗Ｒ2 の一端に接続されている。検出部７
４は抵抗Ｒ2と抵抗Ｒ1 とで構成され、抵抗Ｒ2 の他端
は抵抗Ｒ1 を介して接地されると共に、基準・比較部７
３を構成するオペアンプ６３のプラス側入力端子６３ａ
に接続されている。オペアンプ６３のマイナス側入力端
子６３ｂには基準電圧ＶREF が接続されており、オペア
ンプ６３の出力端子６３ｃは増幅部７２を構成するＰＮ
Ｐ型のトランジスタＱ3 のベ−スに接続されている。ト
ランジスタＱ3 のコレクタは接地され、エミッタはブ−
ストトランジスタＱ1 のベ−スに接続されている。
【０００４】上記の如く構成された多入力電源回路６０
は負帰還型の定電圧回路であり、出力端子５３から所定
電圧値（＝ＶREF ×（Ｒ1 ＋Ｒ2 ）／Ｒ1 ）が出力され
るようにフィ−ドバック制御が行われる回路である。以
下で該フィ−ドバック制御を簡単に説明する。なお、多
入力電源回路６０におけるダイオ−ド６１およびダイオ
−ド６２は、Ｉｇ入力とＡｃｃ入力との間の干渉（電流
の回り込み等）を防止することを目的として配設されて
いるものである。
は負帰還型の定電圧回路であり、出力端子５３から所定
電圧値（＝ＶREF ×（Ｒ1 ＋Ｒ2 ）／Ｒ1 ）が出力され
るようにフィ−ドバック制御が行われる回路である。以
下で該フィ−ドバック制御を簡単に説明する。なお、多
入力電源回路６０におけるダイオ−ド６１およびダイオ
−ド６２は、Ｉｇ入力とＡｃｃ入力との間の干渉（電流
の回り込み等）を防止することを目的として配設されて
いるものである。
【０００５】〈フィ−ドバック制御〉出力電圧Ｖ0 が変
動して前記所定値よりも大きくなりＶ1 （あるいは小さ
くなりＶ2 ）になったとすると、該Ｖ1 （あるいはＶ
2 ）が抵抗Ｒ1 および抵抗Ｒ2で分割されてＶ1 ′とな
って（あるいはＶ2 ′となって）オペアンプ６３のプラ
ス側の入力端子６３ａに入力され、マイナス側の入力端
子６３ｂに入力される基準電圧ＶREF と比較される。そ
してオペアンプ６３の出力端子６３ｃから前記電圧Ｖ
1 ′（あるいは前記電圧Ｖ2 ′）と基準電圧ＶREF との
差に応じたハイレベルの電圧（あるいはロ−レベルの電
圧）が出力される。該ハイレベルの電圧（あるいは該ロ
−レベルの電圧）は増幅部７２を構成するＰＮＰ型のト
ランジスタＱ3 によりＶEBぶんレベルシフトされて制御
部を構成するブ−ストトランジスタＱ1 のベ−スに印加
される。これによりブ−ストトランジスタＱ1 のベ−ス
の電位が高くなる（あるいは低くなる）。よって、ブ−
ストトランジスタＱ1 のエミッタ・コレクタ間の電流が
小さくなり（あるいは大きくなり）、出力電圧が低下す
る（あるいは上昇する）。
動して前記所定値よりも大きくなりＶ1 （あるいは小さ
くなりＶ2 ）になったとすると、該Ｖ1 （あるいはＶ
2 ）が抵抗Ｒ1 および抵抗Ｒ2で分割されてＶ1 ′とな
って（あるいはＶ2 ′となって）オペアンプ６３のプラ
ス側の入力端子６３ａに入力され、マイナス側の入力端
子６３ｂに入力される基準電圧ＶREF と比較される。そ
してオペアンプ６３の出力端子６３ｃから前記電圧Ｖ
1 ′（あるいは前記電圧Ｖ2 ′）と基準電圧ＶREF との
差に応じたハイレベルの電圧（あるいはロ−レベルの電
圧）が出力される。該ハイレベルの電圧（あるいは該ロ
−レベルの電圧）は増幅部７２を構成するＰＮＰ型のト
ランジスタＱ3 によりＶEBぶんレベルシフトされて制御
部を構成するブ−ストトランジスタＱ1 のベ−スに印加
される。これによりブ−ストトランジスタＱ1 のベ−ス
の電位が高くなる（あるいは低くなる）。よって、ブ−
ストトランジスタＱ1 のエミッタ・コレクタ間の電流が
小さくなり（あるいは大きくなり）、出力電圧が低下す
る（あるいは上昇する）。
【０００６】
【発明が解決しようとする課題】上記したように多入力
電源回路６０の場合、ブ−ストトランジスタＱ1 と第１
の入力端子５１および第２の入力端子５２との間に入力
間における電流の回り込み等を防止することを目的とし
たダイオ−ド６１、ダイオ−ド６２がそれぞれ介装され
ている。このため出力端子５３に出力される電圧は、第
１の入力端子５１（あるいは第２の入力端子５２）に入
力される電圧に比べて少なくともダイオ−ド６１（ある
いはダイオ−ド６２）の順方向電圧とブ−ストトランジ
スタＱ1 のエミッタ・コレクタ間の飽和電圧とを合わせ
た分低下した大きさになる。ブ−ストトランジスタＱ1
としてＰＮＰ型のトランジスタを用いている多入力電源
回路６０の場合、前記低下は通常１．４Ｖ〜１．５Ｖに
なる。なお、ブ−ストトランジスタＱ1 としてＮＰＮ型
のトランジスタを用いる場合もある。しかし、ＮＰＮ型
トランジスタにおけるエミッタ・コレクタ間の飽和電圧
はＰＮＰ型トランジスタに比べて大きいので、ブ−スト
トランジスタＱ1 としてＮＰＮ型のトランジスタを用い
ると、前記低下は通常１．７Ｖ〜１．８Ｖにもなる。
電源回路６０の場合、ブ−ストトランジスタＱ1 と第１
の入力端子５１および第２の入力端子５２との間に入力
間における電流の回り込み等を防止することを目的とし
たダイオ−ド６１、ダイオ−ド６２がそれぞれ介装され
ている。このため出力端子５３に出力される電圧は、第
１の入力端子５１（あるいは第２の入力端子５２）に入
力される電圧に比べて少なくともダイオ−ド６１（ある
いはダイオ−ド６２）の順方向電圧とブ−ストトランジ
スタＱ1 のエミッタ・コレクタ間の飽和電圧とを合わせ
た分低下した大きさになる。ブ−ストトランジスタＱ1
としてＰＮＰ型のトランジスタを用いている多入力電源
回路６０の場合、前記低下は通常１．４Ｖ〜１．５Ｖに
なる。なお、ブ−ストトランジスタＱ1 としてＮＰＮ型
のトランジスタを用いる場合もある。しかし、ＮＰＮ型
トランジスタにおけるエミッタ・コレクタ間の飽和電圧
はＰＮＰ型トランジスタに比べて大きいので、ブ−スト
トランジスタＱ1 としてＮＰＮ型のトランジスタを用い
ると、前記低下は通常１．７Ｖ〜１．８Ｖにもなる。
【０００７】バッテリ４０が通常の使用状態にある場
合、すなわちバッテリ４０の出力電圧が出力端子５３か
ら出力される電圧よりも十分高い状態にある場合には、
前記低下はなんら問題とならない。しかし、バッテリ４
０からの出力電圧が低下して出力端子５３から出力され
る電圧と大差ない状態となってくると問題を生じる。例
えば、バッテリ４０の出力電圧が６Ｖ程度となっても出
力端子５３から出力される電圧を所定値の５Ｖに維持し
ておきたい場合がある。このような場合、多入力電源回
路６０では出力を前記所定値に維持することができず問
題となってくる。
合、すなわちバッテリ４０の出力電圧が出力端子５３か
ら出力される電圧よりも十分高い状態にある場合には、
前記低下はなんら問題とならない。しかし、バッテリ４
０からの出力電圧が低下して出力端子５３から出力され
る電圧と大差ない状態となってくると問題を生じる。例
えば、バッテリ４０の出力電圧が６Ｖ程度となっても出
力端子５３から出力される電圧を所定値の５Ｖに維持し
ておきたい場合がある。このような場合、多入力電源回
路６０では出力を前記所定値に維持することができず問
題となってくる。
【０００８】本発明は上記課題に鑑みなされたものであ
り、入出力間の電圧降下を小さくすることができ、かつ
電流の回り込み等による入力間の干渉を防止することが
できる多入力電源回路を提供することを目的としてい
る。
り、入出力間の電圧降下を小さくすることができ、かつ
電流の回り込み等による入力間の干渉を防止することが
できる多入力電源回路を提供することを目的としてい
る。
【０００９】
【課題を解決するための手段及びその効果】上記目的を
達成するために本発明に係る多入力電源回路（１）は、
出力電圧の一部を取り出して該出力電圧の変動を検出す
る検出部と、該検出部により検出された電圧値と基準電
圧値とを比較して両電圧間の差分に応じた電圧を制御信
号として出力する基準・比較部と、該基準・比較部から
出力される前記制御信号を増幅する増幅部と、該増幅部
からの出力に基づいて出力電圧が一定となるように制御
する制御部とからなる負帰還型定電圧回路を備えた多入
力電源回路において、第１の入力端子、第２の入力端子
および出力端子を備え、前記制御部が第１のトランジス
タと第２のトランジスタと発振防止用ダイオ−ドとで構
成され、前記第１の入力端子が第１のトランジスタの入
力側に接続され、前記第２の入力端子が前記第２のトラ
ンジスタの入力側に接続され、第１のトランジスタの出
力側と前記第２のトランジスタの出力側は共に前記出力
端子に接続され、前記第１のトランジスタのべ−スが前
記発振防止用ダイオ−ドのアノ−ド側に接続され、前記
発振防止用ダイオ−ドのカソ−ド側が前記第２のトラン
ジスタのベ−スに接続されていることを特徴としてい
る。
達成するために本発明に係る多入力電源回路（１）は、
出力電圧の一部を取り出して該出力電圧の変動を検出す
る検出部と、該検出部により検出された電圧値と基準電
圧値とを比較して両電圧間の差分に応じた電圧を制御信
号として出力する基準・比較部と、該基準・比較部から
出力される前記制御信号を増幅する増幅部と、該増幅部
からの出力に基づいて出力電圧が一定となるように制御
する制御部とからなる負帰還型定電圧回路を備えた多入
力電源回路において、第１の入力端子、第２の入力端子
および出力端子を備え、前記制御部が第１のトランジス
タと第２のトランジスタと発振防止用ダイオ−ドとで構
成され、前記第１の入力端子が第１のトランジスタの入
力側に接続され、前記第２の入力端子が前記第２のトラ
ンジスタの入力側に接続され、第１のトランジスタの出
力側と前記第２のトランジスタの出力側は共に前記出力
端子に接続され、前記第１のトランジスタのべ−スが前
記発振防止用ダイオ−ドのアノ−ド側に接続され、前記
発振防止用ダイオ−ドのカソ−ド側が前記第２のトラン
ジスタのベ−スに接続されていることを特徴としてい
る。
【００１０】上記構成に係る多入力電源回路（１）にあ
っては、前記第１の入力端子から供給される電源は前記
第１のトランジスタを介するのみで前記出力端子から出
力され、同様に前記第２の入力端子から供給される電源
は前記第２のトランジスタを介するのみで前記出力端子
から出力される。これにより、前記第１の入力端子ある
いは前記第２の入力端子と前記出力端子との間の電圧降
下は、前記第１のトランジスタあるいは前記第２のトラ
ンジスタのエミッタ・コレクタ間の飽和電圧分のみとな
る。前記第１のトランジスタおよび前記第２のトランジ
スタとしてＰＮＰ型のトランジスタを用いると、ＰＮＰ
型のトランジスタの前記飽和電圧は０．４Ｖ〜０．５Ｖ
程度であるので、前記電圧降下は０．４Ｖ〜０．５Ｖ程
度で済む。この値は図３に示した従来の多入力電源回路
６０における第１の入力端子５１あるいは第２の入力端
子５２と出力端子５３との間の電圧降下値である１．４
Ｖ〜１．５Ｖに比べてかなり小さい。つまり、上記構成
に係る多入力電源回路（１）によれば、従来の多入力電
源回路に比べて入出力間の電圧降下を大幅に小さくする
ことが可能である。
っては、前記第１の入力端子から供給される電源は前記
第１のトランジスタを介するのみで前記出力端子から出
力され、同様に前記第２の入力端子から供給される電源
は前記第２のトランジスタを介するのみで前記出力端子
から出力される。これにより、前記第１の入力端子ある
いは前記第２の入力端子と前記出力端子との間の電圧降
下は、前記第１のトランジスタあるいは前記第２のトラ
ンジスタのエミッタ・コレクタ間の飽和電圧分のみとな
る。前記第１のトランジスタおよび前記第２のトランジ
スタとしてＰＮＰ型のトランジスタを用いると、ＰＮＰ
型のトランジスタの前記飽和電圧は０．４Ｖ〜０．５Ｖ
程度であるので、前記電圧降下は０．４Ｖ〜０．５Ｖ程
度で済む。この値は図３に示した従来の多入力電源回路
６０における第１の入力端子５１あるいは第２の入力端
子５２と出力端子５３との間の電圧降下値である１．４
Ｖ〜１．５Ｖに比べてかなり小さい。つまり、上記構成
に係る多入力電源回路（１）によれば、従来の多入力電
源回路に比べて入出力間の電圧降下を大幅に小さくする
ことが可能である。
【００１１】以上詳述したように本発明に係る多入力電
源回路（１）にあっては、入力間の干渉を防止すること
ができると共に、従来の多入力電源回路に比べて入出力
間の電圧降下を大幅に小さくすることができる。
源回路（１）にあっては、入力間の干渉を防止すること
ができると共に、従来の多入力電源回路に比べて入出力
間の電圧降下を大幅に小さくすることができる。
【００１２】また本発明に係る多入力電源回路（２）
は、上記多入力電源回路（１）において、前記第１の入
力端子と前記第１のトランジスタの入力側との間に第１
のカレントミラ−回路が介装され、該第１のカレントミ
ラ−回路と接地間には前記第１のカレントミラ−回路を
構成するトランジスタとは逆極性のトランジスタで構成
された第２のカレントミラ−回路が介装され、前記第１
のトランジスタの入力側と前記第２のカレントミラ−回
路を構成する一方のトランジスタの入力側との間には前
記第１のトランジスタのオン検出用の抵抗及びトランジ
スタがこの順番で介装され、該オン検出用のトランジス
タのベ−スが前記発振防止用ダイオ−ドのカソ−ド側に
接続され、前記第１のカレントミラ−回路を構成する一
方のトランジスタの出力側が前記発振防止用ダイオ−ド
のアノ−ド側に接続され、前記発振防止用ダイオ−ドの
両端には該発振防止用ダイオ−ドとは極性を逆にしたダ
イオ−ドが並列に接続され、前記第２のトランジスタの
入力側とベ−スとの間に抵抗が介装されていることを特
徴としている。
は、上記多入力電源回路（１）において、前記第１の入
力端子と前記第１のトランジスタの入力側との間に第１
のカレントミラ−回路が介装され、該第１のカレントミ
ラ−回路と接地間には前記第１のカレントミラ−回路を
構成するトランジスタとは逆極性のトランジスタで構成
された第２のカレントミラ−回路が介装され、前記第１
のトランジスタの入力側と前記第２のカレントミラ−回
路を構成する一方のトランジスタの入力側との間には前
記第１のトランジスタのオン検出用の抵抗及びトランジ
スタがこの順番で介装され、該オン検出用のトランジス
タのベ−スが前記発振防止用ダイオ−ドのカソ−ド側に
接続され、前記第１のカレントミラ−回路を構成する一
方のトランジスタの出力側が前記発振防止用ダイオ−ド
のアノ−ド側に接続され、前記発振防止用ダイオ−ドの
両端には該発振防止用ダイオ−ドとは極性を逆にしたダ
イオ−ドが並列に接続され、前記第２のトランジスタの
入力側とベ−スとの間に抵抗が介装されていることを特
徴としている。
【００１３】また、上記構成に係る多入力電源回路
（１）にあっては、前記制御部を構成する前記第１のト
ランジスタと前記第２のトランジスタとの間に発振防止
用ダイオ−ドが介装されているので、前記第１の入力端
子と前記第２の入力端子との両方から電源が供給された
場合、前記発振防止用ダイオ−ドにより前記制御部にお
ける発振が防止されると共に、入力電源の選択が行われ
る。
（１）にあっては、前記制御部を構成する前記第１のト
ランジスタと前記第２のトランジスタとの間に発振防止
用ダイオ−ドが介装されているので、前記第１の入力端
子と前記第２の入力端子との両方から電源が供給された
場合、前記発振防止用ダイオ−ドにより前記制御部にお
ける発振が防止されると共に、入力電源の選択が行われ
る。
【００１４】ところで、通常、電源回路では微小電流時
における動作の安定化を図る目的で制御部を構成するト
ランジスタがベ−スのリ−ク電流で誤動作しないように
リ−クカットを行う措置が取られている。具体的には、
前記トランジスタのエミッタ・ベ−ス間にリ−クカット
用の抵抗が介装される。しかし、このリ−クカット措置
を上記構成に係る多入力電源回路（１）に適用すると、
以下の不具合が生ずる。
における動作の安定化を図る目的で制御部を構成するト
ランジスタがベ−スのリ−ク電流で誤動作しないように
リ−クカットを行う措置が取られている。具体的には、
前記トランジスタのエミッタ・ベ−ス間にリ−クカット
用の抵抗が介装される。しかし、このリ−クカット措置
を上記構成に係る多入力電源回路（１）に適用すると、
以下の不具合が生ずる。
【００１５】入出力間の電圧降下を可能な限り小さくす
るために前記制御部を構成する前記第１のトランジスタ
および前記第２のトランジスタとしてＰＮＰ型のトラン
ジスタが用いられる場合、前記各トランジスタのコレク
タが出力端子に接続される。その場合に前記各トランジ
スタのエミッタ・ベ−ス間にリ−クカット用の抵抗が接
続されると、該抵抗を通じて出力側から入力側に電流が
流れるという不具合が生じ、それと同時に前記各トラン
ジスタが逆トランジスタ動作をしてしまうという不具合
が生じる。
るために前記制御部を構成する前記第１のトランジスタ
および前記第２のトランジスタとしてＰＮＰ型のトラン
ジスタが用いられる場合、前記各トランジスタのコレク
タが出力端子に接続される。その場合に前記各トランジ
スタのエミッタ・ベ−ス間にリ−クカット用の抵抗が接
続されると、該抵抗を通じて出力側から入力側に電流が
流れるという不具合が生じ、それと同時に前記各トラン
ジスタが逆トランジスタ動作をしてしまうという不具合
が生じる。
【００１６】例えば、前記第１の入力端子からの電源の
供給はオフされた状態にあり、前記第２の入力端子から
のみ電源が供給されている場合、前記第２のトランジス
タがオンして該トランジスタのコレクタから所定の出力
電圧が出力される。ところで、前記第１のトランジスタ
のコレクタと前記第２のトランジスタのコレクタとは共
に前記出力端子に接続されているので、前記所定の出力
電圧が前記第１のトランジスタのコレクタにも印加され
る。これにより、ＰＮＰ型である前記第１のトランジス
タのコレクタ・ベ−ス間が順方向にバイアスされ、該コ
レクタ・ベ−ス間に電流が流れる。該電流は前記リ−ク
カット用の抵抗を介して前記第１の入力端子に逆流す
る。また、前記コレクタ・ベ−ス間に電流が流れること
によって前記第１のトランジスタのコレクタからエミッ
タに電流が流れて前記第１のトランジスタが逆トランジ
スタ動作をしてしまい、多入力電源回路の出力側から入
力側に電流が流れてしまうという不具合が生じる。
供給はオフされた状態にあり、前記第２の入力端子から
のみ電源が供給されている場合、前記第２のトランジス
タがオンして該トランジスタのコレクタから所定の出力
電圧が出力される。ところで、前記第１のトランジスタ
のコレクタと前記第２のトランジスタのコレクタとは共
に前記出力端子に接続されているので、前記所定の出力
電圧が前記第１のトランジスタのコレクタにも印加され
る。これにより、ＰＮＰ型である前記第１のトランジス
タのコレクタ・ベ−ス間が順方向にバイアスされ、該コ
レクタ・ベ−ス間に電流が流れる。該電流は前記リ−ク
カット用の抵抗を介して前記第１の入力端子に逆流す
る。また、前記コレクタ・ベ−ス間に電流が流れること
によって前記第１のトランジスタのコレクタからエミッ
タに電流が流れて前記第１のトランジスタが逆トランジ
スタ動作をしてしまい、多入力電源回路の出力側から入
力側に電流が流れてしまうという不具合が生じる。
【００１７】上記構成に係る多入力電源回路（２）にあ
っては、上記不具合を解消することができるリ−クカッ
ト回路が構成される。該リ−クカット回路は以下のよう
に動作する。前記第１の入力端子からの電源の供給はオ
フされ、前記第２の入力端子からのみ電源が供給されて
いる場合、第１のトランジスタのベ−スの電位は、第２
の入力端子の電位から第２のトランジスタのエミッタ・
ベ−ス間の電圧と前記発振防止用ダイオ−ドとは極性を
逆にしたダイオ−ドの順方向電圧とを引いた電位に設定
される。前記第１の入力端子及び前記第２の入力端子に
供給される電源が前記多入力電源回路の出力電圧よりも
十分高い状態にあれば、前記第１のトランジスタのベ−
スの電位は前記出力電圧（第１のトランジスタにおける
コレクタの電位）よりも必ず大きくなる。したがって、
前記第１のトランジスタが逆トランジスタ動作をするこ
とはない。
っては、上記不具合を解消することができるリ−クカッ
ト回路が構成される。該リ−クカット回路は以下のよう
に動作する。前記第１の入力端子からの電源の供給はオ
フされ、前記第２の入力端子からのみ電源が供給されて
いる場合、第１のトランジスタのベ−スの電位は、第２
の入力端子の電位から第２のトランジスタのエミッタ・
ベ−ス間の電圧と前記発振防止用ダイオ−ドとは極性を
逆にしたダイオ−ドの順方向電圧とを引いた電位に設定
される。前記第１の入力端子及び前記第２の入力端子に
供給される電源が前記多入力電源回路の出力電圧よりも
十分高い状態にあれば、前記第１のトランジスタのベ−
スの電位は前記出力電圧（第１のトランジスタにおける
コレクタの電位）よりも必ず大きくなる。したがって、
前記第１のトランジスタが逆トランジスタ動作をするこ
とはない。
【００１８】また、リ−クカットは次のようにして行わ
れる。前記第１の入力端子から電源が供給されて前記第
１のトランジスタがオンしていると、前記第１のトラン
ジスタのエミッタと前記発振防止用ダイオ−ドのカソ−
ド側との電位差は、前記オン検出用抵抗の両端に係る電
圧と前記オン検出用トランジスタのエミッタ・ベ−ス間
の電圧とを加えた大きさに等しくなる。このことから分
かるように、前記オン検出用抵抗の両端にはトランジス
タのエミッタ・ベ−ス間の電圧に等しい電圧が印加され
ている。該電圧と前記オン検出用の抵抗とで決定される
電流は、前記オン検出用のトランジスタ、前記第２のカ
レントミラ−回路及び前記第１のカレントミラ−回路を
介して前記増幅部に流入する。したがって、該増幅部を
流れるリ−ク電流は前記オン検出用抵抗を流れる電流と
前記第１のトランジスタのベ−ス電流とを加えた大きさ
となり、前記オン検出用の抵抗の抵抗値を適正に設定し
ておけば前記リ−ク電流のほとんどを前記オン検出用抵
抗を介して流すことができる。これにより、前記第１の
トランジスタの前記リ−ク電流による誤動作を防止する
ことが可能になる。
れる。前記第１の入力端子から電源が供給されて前記第
１のトランジスタがオンしていると、前記第１のトラン
ジスタのエミッタと前記発振防止用ダイオ−ドのカソ−
ド側との電位差は、前記オン検出用抵抗の両端に係る電
圧と前記オン検出用トランジスタのエミッタ・ベ−ス間
の電圧とを加えた大きさに等しくなる。このことから分
かるように、前記オン検出用抵抗の両端にはトランジス
タのエミッタ・ベ−ス間の電圧に等しい電圧が印加され
ている。該電圧と前記オン検出用の抵抗とで決定される
電流は、前記オン検出用のトランジスタ、前記第２のカ
レントミラ−回路及び前記第１のカレントミラ−回路を
介して前記増幅部に流入する。したがって、該増幅部を
流れるリ−ク電流は前記オン検出用抵抗を流れる電流と
前記第１のトランジスタのベ−ス電流とを加えた大きさ
となり、前記オン検出用の抵抗の抵抗値を適正に設定し
ておけば前記リ−ク電流のほとんどを前記オン検出用抵
抗を介して流すことができる。これにより、前記第１の
トランジスタの前記リ−ク電流による誤動作を防止する
ことが可能になる。
【００１９】本発明に係る多入力電源回路（２）にあっ
ては、入力間の干渉を防止することができ、入出力間の
電圧降下を大幅に小さくすることができると共に、前記
制御部を構成する前記第１のトランジスタおよび前記第
２のトランジスタに逆トランジスタ化現象を生じさせず
にリ−クカット回路を構成することができる。
ては、入力間の干渉を防止することができ、入出力間の
電圧降下を大幅に小さくすることができると共に、前記
制御部を構成する前記第１のトランジスタおよび前記第
２のトランジスタに逆トランジスタ化現象を生じさせず
にリ−クカット回路を構成することができる。
【００２０】
【発明の実施の形態】以下、本発明に係る多入力電源回
路の実施の形態を図面に基づいて説明する。
路の実施の形態を図面に基づいて説明する。
【００２１】図１は実施の形態１に係る多入力電源回路
１０とその周辺を概略的に示した回路構成図である。多
入力電源回路１０は一例として車載用の多入力電源回路
を示したものであり、「課題を解決するための手段」の
ところで示した多入力電源回路（１）を具体的に示した
ものである。
１０とその周辺を概略的に示した回路構成図である。多
入力電源回路１０は一例として車載用の多入力電源回路
を示したものであり、「課題を解決するための手段」の
ところで示した多入力電源回路（１）を具体的に示した
ものである。
【００２２】図１において５１は第１の入力端子、５２
は第２の入力端子、１１は制御部を示しており、制御部
１１はＰＮＰ型のブ−ストトランジスタＱ1 、ＰＮＰ型
のブ−ストトランジスタＱ2 および発振防止用ダイオ−
ドＤ1 等を含んで構成されている。第１の入力端子５１
は第１のブ−ストトランジスタＱ1 のエミッタに接続さ
れ、第２の入力端子５２は第２のブ−ストトランジスタ
Ｑ2 のエミッタに接続されている。第１のブ−ストトラ
ンジスタＱ1 のベ−スは発振防止用ダイオ−ドＤ1 のア
ノ−ド側に接続され、発振防止用ダイオ−ドＤ1 のカソ
−ド側は第２のブ−ストトランジスタＱ2 のベ−スに接
続され、第２のブ−ストトランジスタＱ2 のベ−スは増
幅部７２を構成するトランジスタＱ3 のコレクタに接続
されている。また、第１のブ−ストトランジスタＱ1 お
よび第２のブ−ストトランジスタＱ2 のコレクタは共に
出力端子５３に接続されている。多入力電源回路１０の
上記以外の構成は図３に示した多入力電源回路６０の構
成と同じである。
は第２の入力端子、１１は制御部を示しており、制御部
１１はＰＮＰ型のブ−ストトランジスタＱ1 、ＰＮＰ型
のブ−ストトランジスタＱ2 および発振防止用ダイオ−
ドＤ1 等を含んで構成されている。第１の入力端子５１
は第１のブ−ストトランジスタＱ1 のエミッタに接続さ
れ、第２の入力端子５２は第２のブ−ストトランジスタ
Ｑ2 のエミッタに接続されている。第１のブ−ストトラ
ンジスタＱ1 のベ−スは発振防止用ダイオ−ドＤ1 のア
ノ−ド側に接続され、発振防止用ダイオ−ドＤ1 のカソ
−ド側は第２のブ−ストトランジスタＱ2 のベ−スに接
続され、第２のブ−ストトランジスタＱ2 のベ−スは増
幅部７２を構成するトランジスタＱ3 のコレクタに接続
されている。また、第１のブ−ストトランジスタＱ1 お
よび第２のブ−ストトランジスタＱ2 のコレクタは共に
出力端子５３に接続されている。多入力電源回路１０の
上記以外の構成は図３に示した多入力電源回路６０の構
成と同じである。
【００２３】上記の如く構成された多入力電源回路１０
は以下のように動作する。 （１）Ａｃｃスイッチ４２オン、Ｉｇスイッチ４１オフ
の場合 図３に示した従来の多入力電源回路６０と同様の動作が
行われる。 （２）Ａｃｃスイッチ４２オフ、Ｉｇスイッチ４１オン
の場合 制御部１１を構成する第１のトランジスタＱ1 のベ−ス
電位が発振防止用ダイオ−ドＤ1 の順方向電圧分レベル
シフトされて制御される。その他の点は、図３に示した
従来の多入力電源回路６０と同様の動作が行われる。
は以下のように動作する。 （１）Ａｃｃスイッチ４２オン、Ｉｇスイッチ４１オフ
の場合 図３に示した従来の多入力電源回路６０と同様の動作が
行われる。 （２）Ａｃｃスイッチ４２オフ、Ｉｇスイッチ４１オン
の場合 制御部１１を構成する第１のトランジスタＱ1 のベ−ス
電位が発振防止用ダイオ−ドＤ1 の順方向電圧分レベル
シフトされて制御される。その他の点は、図３に示した
従来の多入力電源回路６０と同様の動作が行われる。
【００２４】（３）Ａｃｃスイッチ４２オン、Ｉｇスイ
ッチ４１オンの場合 第１のブ−ストトランジスタのベ−スとオペアンプ６３
の出力端子６３ｃとの電位差は、トランジスタＱ3 のエ
ミッタ・ベ−ス間の電圧ＶEB(Q3)と発振防止用ダイオ−
ドＤ1 の順方向電圧ＶD1を加えた大きさになる。一方、
第２のブ−ストトランジスタＱ2 のベ−スとオペアンプ
６３の出力端子６３ｃとの電位差は、トランジスタＱ3
のエミッタ・ベ−ス間の電圧ＶEB(Q3)の大きさになる。
したがって、Ａｃｃスイッチ４２とＩｇスイッチ４１と
が共にオンされている場合、前記電位差の小さい方が選
択され、バッテリ４０の電源はＡｃｃスイッチ４２を介
し第２の入力端子５２から供給される。このことはＡｃ
ｃスイッチ４２およびＩｇスイッチ４１が共にオンされ
た場合、発振防止用ダイオ−ドＤ1 により入力電源の選
択（２入力間における優先順位の決定）が行われ、制御
部１１における発振が防止されることを意味している。
ッチ４１オンの場合 第１のブ−ストトランジスタのベ−スとオペアンプ６３
の出力端子６３ｃとの電位差は、トランジスタＱ3 のエ
ミッタ・ベ−ス間の電圧ＶEB(Q3)と発振防止用ダイオ−
ドＤ1 の順方向電圧ＶD1を加えた大きさになる。一方、
第２のブ−ストトランジスタＱ2 のベ−スとオペアンプ
６３の出力端子６３ｃとの電位差は、トランジスタＱ3
のエミッタ・ベ−ス間の電圧ＶEB(Q3)の大きさになる。
したがって、Ａｃｃスイッチ４２とＩｇスイッチ４１と
が共にオンされている場合、前記電位差の小さい方が選
択され、バッテリ４０の電源はＡｃｃスイッチ４２を介
し第２の入力端子５２から供給される。このことはＡｃ
ｃスイッチ４２およびＩｇスイッチ４１が共にオンされ
た場合、発振防止用ダイオ−ドＤ1 により入力電源の選
択（２入力間における優先順位の決定）が行われ、制御
部１１における発振が防止されることを意味している。
【００２５】以上説明したように実施の形態１に係る多
入力電源回路１０にあっては、第１の入力端子５１およ
び第２の入力端子５２と出力端子５３との間をそれぞれ
第１のブ−ストトランジスタＱ1、第２のブ−ストトラン
ジスタＱ2 のみで済ますことができる。これにより、入
出力間の電圧降下を第１のブ−ストトランジスタＱ1あ
るいは第２のブ−ストトランジスタＱ2 のエミッタ・コ
レクタ間の飽和電圧のみとすることができ、従来の多入
力電源回路６０に比べて入出力間の電圧降下を大幅に小
さくすることができる。第１のブ−ストトランジスタＱ
1 および第２のブ−ストトランジスタＱ2 としてＰＮＰ
型のトランジスタを用いると、従来の多入力電源回路６
０の場合、前記電圧降下は１．４Ｖ〜１．５Ｖにもなる
が、実施の形態１に係る多入力電源回路１０の場合、前
記電圧降下を０．４Ｖ〜０．５Ｖ程度に抑えることがで
きる。
入力電源回路１０にあっては、第１の入力端子５１およ
び第２の入力端子５２と出力端子５３との間をそれぞれ
第１のブ−ストトランジスタＱ1、第２のブ−ストトラン
ジスタＱ2 のみで済ますことができる。これにより、入
出力間の電圧降下を第１のブ−ストトランジスタＱ1あ
るいは第２のブ−ストトランジスタＱ2 のエミッタ・コ
レクタ間の飽和電圧のみとすることができ、従来の多入
力電源回路６０に比べて入出力間の電圧降下を大幅に小
さくすることができる。第１のブ−ストトランジスタＱ
1 および第２のブ−ストトランジスタＱ2 としてＰＮＰ
型のトランジスタを用いると、従来の多入力電源回路６
０の場合、前記電圧降下は１．４Ｖ〜１．５Ｖにもなる
が、実施の形態１に係る多入力電源回路１０の場合、前
記電圧降下を０．４Ｖ〜０．５Ｖ程度に抑えることがで
きる。
【００２６】また、実施の形態１に係る多入力電源回路
１０にあっては、第１のブ−ストトランジスタＱ1 のベ
−スと第２のブ−ストトランジスタＱ2 のベ−スとの間
に発振防止用ダイオ−ドＤ1 が介装されているので、Ｉ
ｇスイッチ４１とＡｃｃスイッチ４２とが共にオンされ
た場合にＡｃｃスイッチ４２からの電源の供給が優先さ
れるように入力電源の選択をすることができる。これに
より、制御部１１における発振を防止することができ
る。
１０にあっては、第１のブ−ストトランジスタＱ1 のベ
−スと第２のブ−ストトランジスタＱ2 のベ−スとの間
に発振防止用ダイオ−ドＤ1 が介装されているので、Ｉ
ｇスイッチ４１とＡｃｃスイッチ４２とが共にオンされ
た場合にＡｃｃスイッチ４２からの電源の供給が優先さ
れるように入力電源の選択をすることができる。これに
より、制御部１１における発振を防止することができ
る。
【００２７】次に、図２に基づいて実施の形態２に係る
多入力電源回路２０を説明する。多入力電源回路２０は
多入力電源回路１０にリ−クカット回路３０が付加され
た構成となっており、「課題を解決するための手段」の
ところで説明した多入力電源回路（２）を具体的に示し
たものである。
多入力電源回路２０を説明する。多入力電源回路２０は
多入力電源回路１０にリ−クカット回路３０が付加され
た構成となっており、「課題を解決するための手段」の
ところで説明した多入力電源回路（２）を具体的に示し
たものである。
【００２８】図２において８１は制御部を示しており、
制御部８１は第１のカレントミラ−回路２１、第２のカ
レントミラ−回路２２、第２のブ−ストトランジスタＱ
2 のエミッタ・ベ−ス間に介装された抵抗ＲB 、オン検
出用抵抗ＲA 、オン検出用トランジスタＱE 等で構成さ
れるリ−クカット回路３０と第１のブ−ストトランジス
タＱ1 、第２のブ−ストトランジスタＱ2 、発振防止用
ダイオ−ドＤ1 及びダイオ−ドＤ2 等を含んで構成され
ている。第１のカレントミラ−回路２１はＰＮＰ型のト
ランジスタＱA およびＰＮＰ型のトランジスタＱB とで
構成され、第２のカレントミラ−回路２２はＮＰＮ型の
トランジスタＱC およびＮＰＮ型のトランジスタＱD と
で構成されている。
制御部８１は第１のカレントミラ−回路２１、第２のカ
レントミラ−回路２２、第２のブ−ストトランジスタＱ
2 のエミッタ・ベ−ス間に介装された抵抗ＲB 、オン検
出用抵抗ＲA 、オン検出用トランジスタＱE 等で構成さ
れるリ−クカット回路３０と第１のブ−ストトランジス
タＱ1 、第２のブ−ストトランジスタＱ2 、発振防止用
ダイオ−ドＤ1 及びダイオ−ドＤ2 等を含んで構成され
ている。第１のカレントミラ−回路２１はＰＮＰ型のト
ランジスタＱA およびＰＮＰ型のトランジスタＱB とで
構成され、第２のカレントミラ−回路２２はＮＰＮ型の
トランジスタＱC およびＮＰＮ型のトランジスタＱD と
で構成されている。
【００２９】第１のカレントミラ−回路において、トラ
ンジスタＱA のエミッタはブ−ストトランジスタＱ1 の
エミッタに接続され、トランジスタＱA のコレクタは第
２のカレントミラ−回路を構成するトランジスタＱC の
コレクタに接続され、トランジスタＱA のベ−スはトラ
ンジスタＱA のコレクタに接続されると共にトランジス
タＱB のベ−スに接続されている。トランジスタＱB の
エミッタはブ−ストトランジスタＱ1 のエミッタに接続
され、トランジスタＱB のコレクタはブ−ストトランジ
スタＱ1 のベ−ス（発振防止用ダイオ−ドＤ1 のアノ−
ド側）に接続されている。
ンジスタＱA のエミッタはブ−ストトランジスタＱ1 の
エミッタに接続され、トランジスタＱA のコレクタは第
２のカレントミラ−回路を構成するトランジスタＱC の
コレクタに接続され、トランジスタＱA のベ−スはトラ
ンジスタＱA のコレクタに接続されると共にトランジス
タＱB のベ−スに接続されている。トランジスタＱB の
エミッタはブ−ストトランジスタＱ1 のエミッタに接続
され、トランジスタＱB のコレクタはブ−ストトランジ
スタＱ1 のベ−ス（発振防止用ダイオ−ドＤ1 のアノ−
ド側）に接続されている。
【００３０】第２のカレントミラ−回路において、トラ
ンジスタＱC のエミッタは接地され、ベ−スはトランジ
スタＱD のベ−スに接続されている。トランジスタＱD
のエミッタは接地され、コレクタはベ−スに接続される
と共にブ−ストトランジスタＱ1 のオン検出用ＰＮＰ型
トランジスタＱE のコレクタに接続されている。
ンジスタＱC のエミッタは接地され、ベ−スはトランジ
スタＱD のベ−スに接続されている。トランジスタＱD
のエミッタは接地され、コレクタはベ−スに接続される
と共にブ−ストトランジスタＱ1 のオン検出用ＰＮＰ型
トランジスタＱE のコレクタに接続されている。
【００３１】トランジスタＱE のべ−スはブ−ストトラ
ンジスタＱ2 のベ−ス（発振防止用ダイオ−ドＤ1 のカ
ソ−ド側）に接続され、トランジスタＱE のエミッタは
抵抗ＲA を介してブ−ストトランジスタＱ1 のエミッタ
に接続されている。また、発振防止用ダイオ−ドＤ1 の
両端には逆極性のダイオ−ドＤ2 が接続されており、ブ
−ストトランジスタＱ2 のエミッタ・コレクタ間にはリ
−クカット用の抵抗ＲB が接続されている。上記以外の
構成は実施の形態１に係る多入力電源回路１０と同じで
ある。
ンジスタＱ2 のベ−ス（発振防止用ダイオ−ドＤ1 のカ
ソ−ド側）に接続され、トランジスタＱE のエミッタは
抵抗ＲA を介してブ−ストトランジスタＱ1 のエミッタ
に接続されている。また、発振防止用ダイオ−ドＤ1 の
両端には逆極性のダイオ−ドＤ2 が接続されており、ブ
−ストトランジスタＱ2 のエミッタ・コレクタ間にはリ
−クカット用の抵抗ＲB が接続されている。上記以外の
構成は実施の形態１に係る多入力電源回路１０と同じで
ある。
【００３２】上記の如く構成された多入力電源回路２０
におけるリ−クカット回路３０は以下のように動作す
る。ブ−ストトランジスタＱ1 のリ−ク電流が問題にな
るのはブ−ストトランジスタＱ1 が動作している時であ
るから、多入力電源回路２０の場合、リ−クカット回路
３０はブ−ストトランジスタＱ1 の動作時にのみ機能す
る。また、ブ−ストトランジスタＱ1 がオフしている時
にはブ−ストトランジスタＱ1 の逆トランジスタ動作が
防止される。
におけるリ−クカット回路３０は以下のように動作す
る。ブ−ストトランジスタＱ1 のリ−ク電流が問題にな
るのはブ−ストトランジスタＱ1 が動作している時であ
るから、多入力電源回路２０の場合、リ−クカット回路
３０はブ−ストトランジスタＱ1 の動作時にのみ機能す
る。また、ブ−ストトランジスタＱ1 がオフしている時
にはブ−ストトランジスタＱ1 の逆トランジスタ動作が
防止される。
【００３３】１）第１のブ−ストトランジスタＱ1 がオ
ンされている場合（Ｉｇスイッチ４１がオンされている
場合） トランジスタＱE のベ−ス電圧は、バッテリ４０から第
１の入力端子に印加されるＩｇ電圧からブ−ストトラン
ジスタＱ1 のエミッタ・ベ−ス間の電圧ＶEB(Q1)と発振
防止用ダイオ−ドＤ1 の順方向電圧ＶD1とを差し引いた
大きさになる。前記ＶEB(Q1)と前記ＶD1とはほぼ等しい
ので、抵抗ＲA にはダイオ−ド１個分の順方向電圧ＶEB
が印加されることになり、トランジスタＱE のエミッタ
・コレクタ間にＶEB／ＲA の電流が流れる。該電流は第
２のカレントミラ−回路２２および第１のカレントミラ
−回路２１を経由してトランジスタＱB のコレクタから
ブ−ストトランジスタＱ1 のベ−スに供給される。これ
により増幅部７２を構成するトランジスタＱ3 を流れる
エミッタ電流は（ＶEB／ＲA ＋第１のブ−ストトランジ
スタＱ1 のベ−ス電流）となる。
ンされている場合（Ｉｇスイッチ４１がオンされている
場合） トランジスタＱE のベ−ス電圧は、バッテリ４０から第
１の入力端子に印加されるＩｇ電圧からブ−ストトラン
ジスタＱ1 のエミッタ・ベ−ス間の電圧ＶEB(Q1)と発振
防止用ダイオ−ドＤ1 の順方向電圧ＶD1とを差し引いた
大きさになる。前記ＶEB(Q1)と前記ＶD1とはほぼ等しい
ので、抵抗ＲA にはダイオ−ド１個分の順方向電圧ＶEB
が印加されることになり、トランジスタＱE のエミッタ
・コレクタ間にＶEB／ＲA の電流が流れる。該電流は第
２のカレントミラ−回路２２および第１のカレントミラ
−回路２１を経由してトランジスタＱB のコレクタから
ブ−ストトランジスタＱ1 のベ−スに供給される。これ
により増幅部７２を構成するトランジスタＱ3 を流れる
エミッタ電流は（ＶEB／ＲA ＋第１のブ−ストトランジ
スタＱ1 のベ−ス電流）となる。
【００３４】このことから分かるように負荷が軽い場合
等、出力電流が微小な時にトランジスタＱ3 にリ−ク電
流が流れても、該リ−ク電流はＶEB／ＲA とブ−ストト
ランジスタＱ1 のベ−ス電流との和になるので、前記リ
−ク電流のほとんどは抵抗ＲA を通って流れる。リ−ク
電流＞ＶEB／ＲA となるように抵抗ＲA の大きさを設定
しておけば、前記リ−ク電流による第１のブ−ストトラ
ンジスタＱ1 の誤動作を防止することができる。
等、出力電流が微小な時にトランジスタＱ3 にリ−ク電
流が流れても、該リ−ク電流はＶEB／ＲA とブ−ストト
ランジスタＱ1 のベ−ス電流との和になるので、前記リ
−ク電流のほとんどは抵抗ＲA を通って流れる。リ−ク
電流＞ＶEB／ＲA となるように抵抗ＲA の大きさを設定
しておけば、前記リ−ク電流による第１のブ−ストトラ
ンジスタＱ1 の誤動作を防止することができる。
【００３５】２）第１のブ−ストトランジスタＱ1 がオ
フしている場合（Ｉｇスイッチ４１がオフされ、Ａｃｃ
スイッチ４２がオンされている場合） 第１のブ−ストトランジスタＱ1 のベ−ス電圧は、バッ
テリ４０から第２の入力端子５２に印加されるＡｃｃ電
圧から第２のブ−ストトランジスタＱ2 のエミッタ・ベ
−ス間の電圧ＶEB(Q2)とダイオ−ドＤ2 の順方向電圧を
差し引いた大きさになる。つまり第１のブ−ストトラン
ジスタＱ1 のベ−ス電圧は、（ＡＣＣ電圧−２ＶEB）の
大きさに設定される。バッテリ４０が正常な状態にあれ
ば、（ＡＣＣ電圧−２ＶEB）は必ず第２のブ−ストトラ
ンジスタＱ2 のコレクタから出力される電圧よりも大き
い。したがって、第１のブ−ストトランジスタＱ1 の逆
トランジスタ化は生じない。また、Ｉｇスイッチ４１が
オフされ、第１のカレントミラ−回路２１および第２の
カレントミラ−回路２２は共にオフしているので、第１
のブ−ストトランジスタＱ1 のベ−スから電流の流出は
ない。なお上記２）の場合において、第２のブ−ストト
ランジスタＱ2 におけるリ−ク電流のカットはエミッタ
・コレクタ間に接続された抵抗ＲB により行われる。
フしている場合（Ｉｇスイッチ４１がオフされ、Ａｃｃ
スイッチ４２がオンされている場合） 第１のブ−ストトランジスタＱ1 のベ−ス電圧は、バッ
テリ４０から第２の入力端子５２に印加されるＡｃｃ電
圧から第２のブ−ストトランジスタＱ2 のエミッタ・ベ
−ス間の電圧ＶEB(Q2)とダイオ−ドＤ2 の順方向電圧を
差し引いた大きさになる。つまり第１のブ−ストトラン
ジスタＱ1 のベ−ス電圧は、（ＡＣＣ電圧−２ＶEB）の
大きさに設定される。バッテリ４０が正常な状態にあれ
ば、（ＡＣＣ電圧−２ＶEB）は必ず第２のブ−ストトラ
ンジスタＱ2 のコレクタから出力される電圧よりも大き
い。したがって、第１のブ−ストトランジスタＱ1 の逆
トランジスタ化は生じない。また、Ｉｇスイッチ４１が
オフされ、第１のカレントミラ−回路２１および第２の
カレントミラ−回路２２は共にオフしているので、第１
のブ−ストトランジスタＱ1 のベ−スから電流の流出は
ない。なお上記２）の場合において、第２のブ−ストト
ランジスタＱ2 におけるリ−ク電流のカットはエミッタ
・コレクタ間に接続された抵抗ＲB により行われる。
【００３６】以上説明したように実施の形態２に係る多
入力電源回路２０にあっては、第１の入力端子５１およ
び第２の入力端子５２と出力端子５３との間の電圧降下
を小さくすることができると共に、逆トランジスタ化現
象を生じさせることなく第１のブ−ストトランジスタＱ
1 および第２のブ−ストトランジスタＱ2 のリ−クカッ
ト機能を実現することができる。
入力電源回路２０にあっては、第１の入力端子５１およ
び第２の入力端子５２と出力端子５３との間の電圧降下
を小さくすることができると共に、逆トランジスタ化現
象を生じさせることなく第１のブ−ストトランジスタＱ
1 および第２のブ−ストトランジスタＱ2 のリ−クカッ
ト機能を実現することができる。
【図１】本発明の実施の形態１に係る多入力電源回路と
その周辺を概略的に示した回路構成図である。
その周辺を概略的に示した回路構成図である。
【図２】本発明の実施の形態２に係る多入力電源回路と
その周辺を概略的に示した回路構成図である。
その周辺を概略的に示した回路構成図である。
【図３】従来の多入力電源回路とその周辺を概略的に示
した回路構成図である。
した回路構成図である。
１０、２０ 多入力電源回路 １１、８１ 制御部 ２１ 第１のカレントミラ−回路 ２２ 第２のカレントミラ−回路 ３０ リ−クカット回路 ５１ 第１の入力端子 ５２ 第２の入力端子 ５３ 出力端子 Ｑ1 第１のブ−ストトランジスタ（第１のトランジス
タ） Ｑ2 第２のブ−ストトランジスタ（第２のトランジス
タ） Ｄ1 発振防止用ダイオ−ド ＲA オン検出用抵抗 ＱE オン検出用トランジスタ
タ） Ｑ2 第２のブ−ストトランジスタ（第２のトランジス
タ） Ｄ1 発振防止用ダイオ−ド ＲA オン検出用抵抗 ＱE オン検出用トランジスタ
Claims (2)
- 【請求項１】 出力電圧の一部を取り出して該出力電圧
の変動を検出する検出部と、該検出部により検出された
電圧値と基準電圧値とを比較して両電圧間の差分に応じ
た電圧を制御信号として出力する基準・比較部と、該基
準・比較部から出力される前記制御信号を増幅する増幅
部と、該増幅部からの出力に基づいて出力電圧が一定と
なるように制御する制御部とからなる負帰還型定電圧回
路を備えた多入力電源回路において、 第１の入力端子、第２の入力端子および出力端子を備
え、前記制御部が第１のトランジスタと第２のトランジ
スタと発振防止用ダイオ−ドとで構成され、前記第１の
入力端子が前記第１のトランジスタの入力側に接続さ
れ、前記第２の入力端子が前記第２のトランジスタの入
力側に接続され、前記第１のトランジスタの出力側と前
記第２のトランジスタの出力側とは共に前記出力端子に
接続され、前記第１のトランジスタのベ−スが前記発振
防止用ダイオ−ドのアノ−ド側に接続され、前記発振防
止用ダイオ−ドのカソ−ド側が前記第２のトランジスタ
のベ−スに接続されていることを特徴とする多入力電源
回路。 - 【請求項２】 前記第１の入力端子と前記第１のトラン
ジスタの入力側との間に第１のカレントミラ−回路が介
装され、該第１のカレントミラ−回路と接地間には前記
第１のカレントミラ−回路を構成するトランジスタとは
逆極性のトランジスタで構成された第２のカレントミラ
−回路が介装され、前記第１のトランジスタの入力側と
前記第２のカレントミラ−回路を構成する一方のトラン
ジスタの入力側との間には前記第１のトランジスタのオ
ン検出用の抵抗及びトランジスタがこの順番で介装さ
れ、該オン検出用トランジスタのベ−スが前記発振防止
用ダイオ−ドのカソ−ド側に接続され、前記第１のカレ
ントミラ−回路を構成する一方のトランジスタの出力側
が前記発振防止用ダイオ−ドのアノ−ド側に接続され、
前記発振防止用ダイオ−ドの両端には該発振防止用ダイ
オ−ドとは極性を逆にしたダイオ−ドが並列に接続さ
れ、前記第２のトランジスタの入力側とベ−スとの間に
抵抗が介装されていることを特徴とする請求項１記載の
多入力電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8224416A JPH1049241A (ja) | 1996-08-07 | 1996-08-07 | 多入力電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8224416A JPH1049241A (ja) | 1996-08-07 | 1996-08-07 | 多入力電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1049241A true JPH1049241A (ja) | 1998-02-20 |
Family
ID=16813441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8224416A Withdrawn JPH1049241A (ja) | 1996-08-07 | 1996-08-07 | 多入力電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1049241A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100529570B1 (ko) * | 1998-03-12 | 2006-02-01 | 삼성전자주식회사 | 전압 레귤레이션 및 가변회로 |
| JP2007034506A (ja) * | 2005-07-25 | 2007-02-08 | Denso Corp | 電源回路 |
-
1996
- 1996-08-07 JP JP8224416A patent/JPH1049241A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100529570B1 (ko) * | 1998-03-12 | 2006-02-01 | 삼성전자주식회사 | 전압 레귤레이션 및 가변회로 |
| JP2007034506A (ja) * | 2005-07-25 | 2007-02-08 | Denso Corp | 電源回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5828206A (en) | Serial control type voltage regulator | |
| KR0143362B1 (ko) | 넓은 전압 범위에서 동작 가능한 판정 회로 | |
| JP2619739B2 (ja) | Ｍｏｓ型電力用トランジスタの電流検出回路 | |
| US5617285A (en) | Circuit configuration for detecting undervoltage | |
| US6515462B2 (en) | Power supply device | |
| JP4556795B2 (ja) | 電源回路 | |
| US6531919B1 (en) | Phase inversion prevention circuit for an operational amplifier input stage | |
| US5349307A (en) | Constant current generation circuit of current mirror type having equal input and output currents | |
| JPH07321621A (ja) | 半導体集積回路 | |
| US4764688A (en) | Output current darlington transistor driver circuit | |
| JPH05196663A (ja) | ヒステリシスを有する過電圧センサー | |
| JPH05226940A (ja) | 増幅回路 | |
| JP4627894B2 (ja) | 電源装置 | |
| US5166638A (en) | Differential amplifier having output stage quickly brought into inactive condition by a control signal | |
| US4829231A (en) | Current mirror having a high output voltage | |
| JPH0230902Y2 (ja) | ||
| US5666076A (en) | Negative input voltage comparator | |
| JP2822944B2 (ja) | パワアンプ回路 | |
| JP2604497B2 (ja) | 複数出力電源回路 | |
| JPH0352031Y2 (ja) | ||
| JP2656297B2 (ja) | ウインド回路 | |
| JPH0786895A (ja) | 出力回路 | |
| JP2548022Y2 (ja) | 安定化電源回路 | |
| JP2519561Y2 (ja) | フォトｉｃ | |
| JPS62189521A (ja) | マイクロコンピユ−タの電源回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |