JPH1050058A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH1050058A
JPH1050058A JP8200374A JP20037496A JPH1050058A JP H1050058 A JPH1050058 A JP H1050058A JP 8200374 A JP8200374 A JP 8200374A JP 20037496 A JP20037496 A JP 20037496A JP H1050058 A JPH1050058 A JP H1050058A
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JP
Japan
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memory cell
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line
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JP8200374A
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Yuichi Segawa
川 裕 一 瀬
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JFE Steel Corp
Original Assignee
Kawasaki Steel Corp
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Publication date
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【課題】３トランジスタ型のＤＲＡＭの動作性能を向上
させることができる半導体記憶装置を提供すること。 【解決手段】ライトビット線とリードビット線との間
に、メモリセルの情報に応じた電位差を発生させるダミ
ーセルと、ライトビット線とリードビット線との間に発
生される電位差を増幅してラッチするラッチ型センスア
ンプとを備え、メモリセルの情報を読み出す際に、ラッ
チ型センスアンプによって増幅されたメモリセルの情報
を、リードビット線を介して読み出すとともに、ライト
ビット線を介してメモリセルに書き込んでメモリセルの
情報をリフレッシュすることにより、上記課題を解決す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関するもので、さらに詳しくは、３つのトランジスタに
より構成されるダイナミック型のメモリセルをアレイ状
に配列してなる３トランジスタ型のＤＲＡＭ（ダイナミ
ックＲＡＭ）に関するものである。
【０００２】
【従来の技術】ＤＲＡＭは、各種の半導体記憶装置の中
でも、特に高密度化が可能であり、従来より盛んに開発
が行われているメモリの１つであって、現在では、１ト
ランジスタ、１キャパシタンス型のＤＲＡＭが主流とな
っているが、近年では、特にＡＳＩＣの分野において、
６トランジスタ型のＳＲＡＭ（スタティックＲＡＭ）よ
りも高密度化が可能である等の理由から、３トランジス
タ型ＤＲＡＭが注目されるようになり、ＡＳＩＣ用メモ
リの１つとしても開発が行われている。
【０００３】ここで、図４に、従来の３トランジスタ型
のＤＲＡＭの一例の構成回路図を示す。図示例の３トラ
ンジスタ型ＤＲＡＭ４０は、３つのトランジスタからな
る３トランジスタ型のメモリセル４２、データの書き込
みおよび読み出しのための制御回路４４、メモリセル４
２に記憶されている情報を復元する、いわゆるメモリセ
ル４２のリフレッシュを行うリフレッシュ回路４６、指
定のカラムを選択するためのカラムセレクタ４８等を有
して構成されている。
【０００４】メモリセル４２は、Ｎ型ＭＯＳトランジス
タ（以下、ＮＭＯＳという）５０ａ，５０ｂ，５０ｃを
有し、ＮＭＯＳ５０ａの入出力端子は、それぞれライト
ビット線ＷＢＬ２およびＮＭＯＳ５０ｂのゲートに接続
され、そのゲートはライトワード線ＷＷＬに接続されて
いる。また、ＮＭＯＳ５０ｂのソースは接地され、その
ドレインはＮＭＯＳ５０ｃのソースに接続され、ＮＭＯ
Ｓ５０ｃのドレインはリードビット線ＲＢＬに接続さ
れ、そのゲートはリードワード線ＲＷＬに接続されてい
る。
【０００５】制御回路４４は、ＮＭＯＳ５２ａ，５２ｂ
を有し、ＮＭＯＳ５２ａの入出力端子は、それぞれライ
トビット線ＷＢＬ１，ＷＢＬ２に接続され、そのゲート
はライトイネーブル線ＷＥに接続されている。また、Ｎ
ＭＯＳ５２ｂのソースは電源に接続され、そのドレイン
はリードビット線ＲＢＬに接続され、そのゲートはリー
ドイネーブル線ＲＥに接続されている。なお、ＮＭＯＳ
５２ｂは、データの読み出しの際に負荷回路の役割を果
たすものである。
【０００６】カラムセレクタ４８は、ＮＭＯＳ５４ａ，
５４ｂを有し、ＮＭＯＳ５４ａの入出力端子は、それぞ
れライトビット線ＷＢＬ１およびデータ入力線ＤＩに接
続され、ＮＭＯＳ５４ｂの入出力端子は、それぞれリー
ドビット線ＲＢＬおよびデータ出力線ＤＯに接続されて
いる。また、ＮＭＯＳ５４ａ，５４ｂのゲートは短絡さ
れ、ともにカラムセレクト線Ｙに接続されている。
【０００７】リフレッシュ回路４６は、ＮＭＯＳ５６
ａ，５６ｂ，５６ｃを有し、ＮＭＯＳ５６ａの入出力端
子は、それぞれリードビット線ＲＢＬおよびＮＭＯＳ５
６ｂのゲートに接続されている。ＮＭＯＳ５６ｂのソー
スは接地され、ＮＭＯＳ５６ｃのソースは電源に接続さ
れ、ＮＭＯＳ５６ｂ，５６ｃのドレインは短絡されてと
もにライトビット線ＷＢＬ１に接続されている。また、
ＮＭＯＳ５６ａ，５６ｃのゲートはともにリフレッシュ
線Ｐに接続されている。
【０００８】図示例のＤＲＡＭ４０において、まず、メ
モリセル４２への書き込み動作は、リフレッシュ線Ｐを
ローレベルとして、リフレッシュ回路４６をライトビッ
ト線ＷＢＬ１から電気的に切り離した後、カラムセレク
ト線Ｙ、ライトイネーブル線ＷＥおよびライトワード線
ＷＷＬをハイレベルとし、ＮＭＯＳ５４ａ，５２ａ，５
０ａを介して、データ入力線ＤＩから入力される書き込
みデータを蓄積ノードＣに書き込むことによって行われ
る。
【０００９】例えば、書き込みデータとしてハイレベル
が入力されると、データ入力線ＤＩにはハイレベルが駆
動され、蓄積ノードＣにはハイレベルが書き込まれる。
これとは逆に、書き込みデータとしてローレベルが入力
されると、データ入力線ＤＩにはローレベルが駆動さ
れ、蓄積ノードＣにはローレベルが書き込まれる。
【００１０】次に、メモリセル４２からの読み出し動作
は、同様に、リフレッシュ線Ｐをローレベルとして、リ
フレッシュ回路４６をライトビット線ＷＢＬ１から電気
的に切り離した後、リードワード線ＲＷＬ、リードイネ
ーブル線ＲＥおよびカラムセレクト線Ｙをハイレベルと
し、ＮＭＯＳ５０ｂ，５０ｃ，５４ｂを介して、メモリ
セル４２の蓄積ノードＣに記憶されている情報をデータ
出力線ＤＯに読み出すことによって行われる。
【００１１】例えば、蓄積ノードＣにハイレベルが記憶
されている場合、ＮＭＯＳ５０ｂがオン状態であるため
にリードビット線ＲＢＬはディスチャージされ、データ
出力線ＤＯにはローレベルが出力されるが、図示してい
ないセンスアンプ等によって反転増幅され、ハイレベル
が読み出される。一方、ローレベルが記憶されている場
合、ＮＭＯＳ５０ｂがオフ状態であるため、データ出力
線ＤＯには、ＮＭＯＳ５２ｂによってプリチャージされ
たハイレベルが出力されるが、同様に反転増幅されてロ
ーレベルが読み出される。
【００１２】そして、メモリセル４２のリフレッシュ動
作は、カラムセレクト線Ｙをローレベルとして、メモリ
セル４２をデータ入力線ＤＩおよびデータ出力線ＤＯか
ら電気的に切り離した後、リードワード線ＲＷＬ、リー
ドイネーブル線ＲＥおよびリフレッシュ線Ｐをハイレベ
ルとして、蓄積ノードＣの反転情報を蓄積ノードＣＲに
受け渡し、次いで、ライトイネーブル線ＷＥおよびライ
トワード線ＷＷＬをハイレベルとして、蓄積ノードＣに
蓄積ノードＣＲの反転情報を書き込むことによって行わ
れる。
【００１３】例えば、蓄積ノードＣにハイレベルが記憶
されている場合、ＮＭＯＳ５０ｂがオン状態であるため
にリードビット線ＲＢＬはディスチャージされ、蓄積ノ
ードＣＲにはローレベルが受け渡される。従って、ＮＭ
ＯＳ５６ｂ，５６ｃは、それぞれオフ状態およびオン状
態となり、ライトビット線ＷＢＬ１，ＷＢＬ２はチャー
ジアップされてハイレベルとなるため、蓄積ノードＣに
は、保持されていた情報と同じハイレベルが書き込まれ
る。
【００１４】一方、ローレベルが記憶されている場合、
ＮＭＯＳ５０ｂがオフ状態であるため、リードビット線
ＲＢＬはＮＭＯＳ５２ｂによってプリチャージされたハ
イレベルを保持しており、蓄積ノードＣＲにはハイレベ
ルが受け渡される。従って、ＮＭＯＳ５６ｂ，５６ｃ
は、それぞれオン状態およびオフ状態となり、ライトビ
ット線ＷＢＬはディスチャージされてローレベルとなる
ため、蓄積ノードＣには同様にローレベルが書き込まれ
る。
【００１５】このように、３トランジスタ型ＤＲＡＭ４
０のメモリセル４２は、単一の回路接点（図中蓄積ノー
ドＣ）に論理情報を蓄えることによって、１ビットの記
憶情報をダイナミックに保持するものである。蓄積ノー
ドＣはＮＭＯＳ５０ａとＮＭＯＳ５０ｂとの接点であっ
て、本質的に、接合リーク等による電荷のリークが避け
られないため、蓄積ノードＣに蓄えられた情報は経時と
ともに消失してしまう。このため、メモリセル４２の情
報を定期的にリフレッシュする必要がある。
【００１６】従って、従来の３トランジスタ型のＤＲＡ
Ｍ４０においては、例えばＤＲＡＭ４０に記憶されてい
る情報を他の論理回路等に転送する場合、ＤＲＡＭ４０
から情報を読み出し、この読み出した情報を論理回路に
書き込むことによって行われているが、データ転送の最
中にリフレッシュ動作が行われることがあり、リフレッ
シュ動作の最中にはＤＲＡＭ４０からデータを読み出せ
ないため、どうしてもデータ転送の効率が低下してしま
うという問題点があった。
【００１７】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、データの読み出
し動作によって同時にリフレッシュ動作をも完了させて
しまうことにより、３トランジスタ型のＤＲＡＭの動作
性能を向上させることができる半導体記憶装置を提供す
ることにある。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ライトビット線およびリードビット線を
介して、１ビットの情報の書き込みおよび読み出しが行
われる、３つのトランジスタからなるダイナミック型の
メモリセルをアレイ状に配列してなる半導体記憶装置で
あって、さらに、前記ライトビット線と前記リードビッ
ト線との間に、前記メモリセルの情報に応じた電位差を
発生させるダミーセルと、前記ライトビット線と前記リ
ードビット線との間に発生される電位差を増幅してラッ
チするラッチ型センスアンプとを備え、前記メモリセル
の情報を読み出す際に、前記ラッチ型センスアンプによ
って増幅されたメモリセルの情報を、前記リードビット
線を介して読み出すとともに、前記ライトビット線を介
して前記メモリセルに書き込んで前記メモリセルの情報
をリフレッシュすることを特徴とする半導体記憶装置を
提供するものである。
【００１９】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体記憶装置を詳細に説明
する。
【００２０】図１は、本発明の半導体記憶装置の一実施
例となる３トランジスタ型ＤＲＡＭの構成回路図であ
る。図示例の３トランジスタ型ＤＲＡＭ１０は、図示を
省略しているが、図中上下方向に複数のワード行、図中
左右方向に複数のビット列からなるメモリアレイを有す
るものであって、その各ビット列（カラム）は、プリチ
ャージ回路１２、ダミーセル１４、メモリセル１６、ラ
ッチ型センスアンプ１８、カラムセレクタ２０等を有し
て構成されている。
【００２１】図示例の３トランジスタ型ＤＲＡＭ１０に
おいて、まず、プリチャージ回路１２は、読み出し動作
（後述するように、本発明においては、リフレッシュ動
作も同時に行われる）および書き込み動作も行われない
非動作状態の期間に、ライトビット線ＷＢＬおよびリー
ドビット線ＲＢＬを同電位の電源電位にプリチャージす
るためのものである。
【００２２】ダミーセル１４は、蓄積ノードＣにローレ
ベルが記憶されているメモリセル１６のデータを読み出
すときに、プリチャージ回路１２によってプリチャージ
されているライトビット線ＷＢＬをディスチャージし、
ライトビット線ＷＢＬとリードビット線ＲＢＬとの間
に、メモリセルの蓄積ノードＣに記憶されているローレ
ベルに対応する電位差を発生させることによって、後述
するラッチ型センスアンプ１８を正しく動作させるため
のものである。
【００２３】図示例のダミーセルは、Ｎ型ＭＯＳトラン
ジスタ（以下、ＮＭＯＳという）２２ａ，２２ｂ，２２
ｃを有している。ＮＭＯＳ２２ａのドレインはライトビ
ット線ＷＢＬに接続され、そのソースはＮＭＯＳ２２ｂ
のドレインに接続され、そのゲートはダミーライト線Ｄ
ＭＹ＿ＷＬに接続されている。また、ＮＭＯＳ２２ｂの
ソースは接地され、そのゲートはＮＭＯＳ２２ｃのソー
スに接続され、ＮＭＯＳ２２ｃのゲートおよびドレイン
は短絡されて電源に接続されている。
【００２４】メモリセル１６は、３トランジスタ型のＤ
ＲＡＭメモリセルの一例であって、ＮＭＯＳ２４ａ，２
４ｂ，２４ｃを有し、その蓄積ノードＣにハイレベルま
たはローレベルの１ビットの情報を記憶するものであ
る。
【００２５】図示例のメモリセルにおいて、ＮＭＯＳ２
４ａの入出力端子は、それぞれライトビット線ＷＢＬお
よびＮＭＯＳ２４ｂのゲートに接続され、そのゲートは
ライトワード線ＷＷＬに接続されている。また、ＮＭＯ
Ｓ２４ｂのソースは接地され、そのドレインはＮＭＯＳ
２４ｃのソースに接続され、ＮＭＯＳ２４ｃのドレイン
はリードビット線ＲＢＬに接続され、そのゲートはリー
ドワード線ＲＷＬに接続されている。
【００２６】ラッチ型センスアンプは、メモリセル１６
に記憶されている情報を読み出すときに、メモリセル１
６に記憶されている情報に対応し、ライトビット線ＷＢ
Ｌおよびリードビット線ＲＢＬに発生する電位差を最大
振幅まで増幅してラッチするものであって、そのデータ
入出力端子は、それぞれライトビット線ＷＢＬおよびリ
ードビット線ＲＢＬに接続され、そのイネーブル端子は
センスアンプイネーブル線ＳＥＮに接続されている。
【００２７】ここで、図２に、ラッチ型センスアンプの
一実施例の構成回路図を示す。同図において、ラッチ型
センスアンプ１８ａは、Ｐ型ＭＯＳトランジスタ（以
下、ＰＭＯＳという）２６ａ，２６ｂ，２６ｃおよびＮ
ＭＯＳ２８ａ，２８ｂ，２８ｃを有している。ＰＭＯＳ
２６ａおよびＮＭＯＳ２８ａと、ＰＭＯＳ２６ｂおよび
ＮＭＯＳ２８ｂはともにＣＭＯＳインバータを構成し、
これらのインバータの入力端および出力端は互いにクロ
スカップル接続され、それぞれライトビット線ＷＢＬお
よびリードビット線ＲＢＬに接続されている。
【００２８】インバータを構成するＰＭＯＳ２６ａ，２
６ｂのソースは短絡されてＰＭＯＳ２６ｃのドレインに
接続され、同様に、ＮＭＯＳ２８ａ，２８ｂのソースは
短絡されてＮＭＯＳ２８ｃのドレインに接続されてい
る。また、これらのＰＭＯＳ２６ｃおよびＮＭＯＳ２８
ｃのソースは、それぞれ電源およびグランドに接続さ
れ、そのゲートには、それぞれ図１のセンスアンプイネ
ーブル線ＳＥＮに相当するセンスアンプイネーブル線Ｓ
ＥＮＰ，ＳＥＮＮが入力されている。
【００２９】ここでは、メモリセル１６にハイレベル
（蓄積ノードＣにローレベル）が記憶されているものと
して、上記ラッチ型センスアンプ１８ａの動作について
簡単に説明する。
【００３０】まず、ライトビット線ＷＢＬおよびリード
ビット線ＲＢＬにメモリセル１６の情報を読み出し、ラ
イトビット線ＷＢＬおよびリードビット線ＲＢＬに充分
な電位差が発生した後、センスアンプイネーブル線ＳＥ
ＮＮを徐々にハイレベルにすると、ＮＭＯＳ２８ａは、
そのゲートおよびソース間の電位差がしきい値を越えた
ときにオン状態となり、そのドレインすなわちＮＭＯＳ
２８ｂのゲートはローレベルとなるため、ＮＭＯＳ２８
ｂはオフ状態となる。
【００３１】次いで、センスアンプイネーブル線ＳＥＮ
Ｎ，ＳＥＮＰをそれぞれ完全にハイレベルおよびローレ
ベルにすると、ＮＭＯＳ２８ａのドレインすなわちＰＭ
ＯＳ２６ｂのゲートはローレベルであるため、ＰＭＯＳ
２６ｂはオン状態となり、そのドレインすなわちＰＭＯ
Ｓ２６ａのゲートはハイレベルとなるため、ＰＭＯＳ２
６ａはオフ状態となる。このようにして、メモリセル１
６の情報はラッチ型センスアンプ１８ａによってラッチ
されるとともに増幅出力される。
【００３２】次いで、カラムセレクタ２０は、選択され
たカラムのメモリセル１６へのデータの書き込みを制御
するためのものであって、ＮＭＯＳ３０ａ，３０ｂを有
している。ＮＭＯＳ３０ａの入出力端子は、それぞれラ
イトビット線ＷＢＬおよび反転データ線ＤＬ￣に接続さ
れ、ＮＭＯＳ３０ｂの入出力端子は、それぞれリードビ
ット線ＲＢＬおよびデータ線ＤＬに接続されている。ま
た、ＮＭＯＳ３０ａ，３０ｂのゲートは短絡されてとも
にカラムセレクト線Ｙに接続されている。
【００３３】本発明の半導体記憶装置の一実施例となる
３トランジスタ型ＤＲＡＭ１０は、基本的にこのように
構成される。
【００３４】次に、図３（ａ）および（ｂ）に示される
タイミングチャートを参照しながら、上記３トランジス
タ型ＤＲＡＭ１０の動作について説明する。まず、メモ
リセル１６への書き込み動作も読み出し動作も行われて
いない非動作状態のときには、プリチャージ回路１２が
オン状態とされ、ライトビット線ＷＢＬおよびリードビ
ット線ＲＢＬは、ともに同電位の電源電位にプリチャー
ジされている。
【００３５】次いで、メモリセル１６への書き込み動作
は、プリチャージ回路１２をオフ状態として、ライトビ
ット線ＷＢＬおよびリードビット線ＲＢＬへのプリチャ
ージを停止した後、カラムセレクト線Ｙおよびライトワ
ード線ＷＷＬをハイレベルとし、ＮＭＯＳ３０ａ，２４
ａを介して、反転データ線ＤＬ￣およびデータ線ＤＬか
ら入力される書き込みデータの内、反転データ線ＤＬ￣
から入力される書き込みデータを蓄積ノードＣに書き込
むことによって行われる。
【００３６】例えば、書き込みデータとしてハイレベル
が入力されると、反転データ線ＤＬ￣およびデータ線Ｄ
Ｌには、それぞれローレベルおよびハイレベルが駆動さ
れ、蓄積ノードＣにはローレベルが書き込まれる。これ
とは逆に、書き込みデータとしてローレベルが入力され
ると、反転データ線ＤＬ￣およびデータ線ＤＩには、そ
れぞれハイレベルおよびローレベルが駆動され、蓄積ノ
ードＣにはハイレベルが書き込まれる。
【００３７】一方、メモリセル１６に保持されている情
報を読み出すときには、プリチャージ回路１２をオフ状
態として、ライトビット線ＷＢＬおよびリードビット線
ＲＢＬへのプリチャージを停止した後、まず、ダミーラ
イト線ＤＭＹ＿ＷＬおよびリードワード線ＲＷＬをハイ
レベルとして、ダミーセル１４およびメモリセル１６を
ともにオン状態とし、ＮＭＯＳ２４ｂ，２４ｃを介し
て、蓄積ノードＣに記憶されている情報をライトビット
線ＷＢＬおよびリードビット線ＲＢＬに読み出す。
【００３８】例えば、図３（ａ）に示されるように、蓄
積ノードＣにローレベルが記憶されている場合、ＮＭＯ
Ｓ２４ｂがオフ状態であるため、リードビット線ＲＢＬ
は、プリチャージ回路１２によってプリチャージされた
電源電位を保持しているが、ライトビット線ＷＢＬは、
ＮＭＯＳ２２ｂが常にオン状態であるため、ダミーセル
１４によってディスチャージされ、リードビット線ＲＢ
Ｌとライトビット線ＷＢＬとの間には、メモリセル１６
の情報に応じた電位差が発生する。
【００３９】一方、図３（ｂ）に示されるように、蓄積
ノードＣにローレベルが記憶されている場合、ＮＭＯＳ
２４ｂおよびＮＭＯＳ２２ｂはともにオン状態であるた
め、リードビット線ＲＢＬおよびライトビット線ＷＢＬ
はともにディスチャージされる。このとき、ダミーセル
１４のドライブ能力をメモリセル１６のドライブ能力よ
りも小さくしておくことによって、リードビット線ＲＢ
Ｌとライトビット線ＷＢＬとの間に、メモリセル１６の
情報に応じた電位差が発生される。
【００４０】ライトビット線ＷＢＬおよびリードビット
線ＲＢＬに充分な電位差がついた後、ラッチ型センスア
ンプ１８からダミーセル１４に直流電流が流れるのを防
止するために、ダミーライト線ＤＭＹ＿ＷＬをローレベ
ルとしてダミーセルをオフ状態にするとともに、センス
アンプイネーブル線ＳＥＮをハイレベルとして、ラッチ
型センスアンプ１８により、ライトビット線ＷＢＬおよ
びリードビット線ＲＢＬに読み出されたメモリセル１６
の情報を最大振幅まで増幅してラッチする。
【００４１】次いで、カラムセレクト線Ｙをハイレベル
とすることにより、ＮＭＯＳ３０ｂを介して、リードビ
ット線ＲＢＬに読み出されたメモリセル１６の情報をデ
ータ線ＤＬに読み出すとともに、ライトワード線ＷＷＬ
をハイレベルとし、ＮＭＯＳ２４ａを介して、ライトビ
ット線ＷＢＬに読み出されたメモリセル１６の情報を蓄
積ノードＣに書き込むことによって、読み出し動作と同
時にメモリセル１６のリフレッシュ動作が行われる。
【００４２】本発明の半導体記憶装置の一実施例となる
３トランジスタ型ＤＲＡＭ１０は、基本的にこのように
動作する。
【００４３】
【発明の効果】以上詳細に説明したように、本発明の半
導体記憶装置は、メモリセルの情報を読み出すととも
に、そのメモリセルの情報をリフレッシュするものであ
る。このため、本発明の半導体記憶装置によれば、例え
ばデータ転送を行う場合等のように、メモリアレイに対
してシーケンシャルなアドレスアクセスを行う場合に
は、メモリセルのリフレッシュ動作が不要となり、デー
タ転送の効率を向上させることができるという効果があ
る。また、シーケンシャルなアドレスアクセスを行わな
い場合であっても、リード動作を行うだけでリフレッシ
ュ動作を行わせることができるため、リフレッシュ動作
専用の回路を設けたり、動作を行わせる必要がなく、単
にリード動作を行うだけで良いという利点がある。
【図面の簡単な説明】
【図１】 本発明の半導体記憶装置の一実施例の構成回
路図である。
【図２】 ラッチ型センスアンプの一実施例の構成回路
図である。
【図３】 （ａ）および（ｂ）は、ともに本発明の半導
体記憶装置の動作を表す一実施例のタイミングチャート
である。
【図４】 従来の半導体記憶装置の一例の構成回路図で
ある。
【符号の説明】
１０，４０ ＤＲＡＭ １２ プリチャージ回路 １４ ダミーセル １６，４２ メモリセル １８，１８ａ ラッチ型センスアンプ ２０，４８ カラムセレクタ ２２ａ，２２ｂ，２２ｃ，２４ａ，２４ｂ，２４ｃ，２
８ａ，２８ｂ，２８ｃ，３０ａ，３０ｂ，５０ａ，５０
ｂ，５０ｃ，５２ａ，５２ｂ，５４ａ，５４ｂ，５６
ａ，５６ｂ，５６ｃ Ｎ型ＭＯＳトランジスタ（ＮＭＯ
Ｓ） ２６ａ，２６ｂ，２６ｃ Ｐ型ＭＯＳトランジスタ（Ｐ
ＭＯＳ） ４４ 制御回路 ４６ リフレッシュ回路 ＷＷＬ ライトワード線 ＲＷＬ リードワード線 ＤＭＹ＿ＷＬ ダミーワード線 ＳＥＮ，ＳＥＮＮ，ＳＥＮＰ センスアンプイネーブル
線 ＤＬ￣ 反転データ線 ＤＬ データ線 Ｙ カラムセレクト線 ＷＢＬ ライトビット線 ＲＢＬ リードビット線 ＲＥ リードイネーブル線 ＷＥ ライトイネーブル線 Ｐ プリチャージ線 ＤＩ データ入力線 ＤＯ データ出力線

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】ライトビット線およびリードビット線を介
    して、１ビットの情報の書き込みおよび読み出しが行わ
    れる、３つのトランジスタからなるダイナミック型のメ
    モリセルをアレイ状に配列してなる半導体記憶装置であ
    って、 さらに、前記ライトビット線と前記リードビット線との
    間に、前記メモリセルの情報に応じた電位差を発生させ
    るダミーセルと、前記ライトビット線と前記リードビッ
    ト線との間に発生される電位差を増幅してラッチするラ
    ッチ型センスアンプとを備え、 前記メモリセルの情報を読み出す際に、前記ラッチ型セ
    ンスアンプによって増幅されたメモリセルの情報を、前
    記リードビット線を介して読み出すとともに、前記ライ
    トビット線を介して前記メモリセルに書き込んで前記メ
    モリセルの情報をリフレッシュすることを特徴とする半
    導体記憶装置。
JP8200374A 1996-07-30 1996-07-30 半導体記憶装置 Withdrawn JPH1050058A (ja)

Priority Applications (2)

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006268028A (ja) * 2005-02-28 2006-10-05 Seiko Epson Corp 電気光学装置用基板、電気光学装置及び電子機器
JP2007257682A (ja) * 2006-03-20 2007-10-04 Sony Corp 半導体メモリデバイスとその動作方法
US7839372B2 (en) 2004-08-10 2010-11-23 Seiko Epson Corporation Electrooptic apparatus substrate and examining method therefor and electrooptic apparatus and electronic equipment
JP2020167743A (ja) * 2015-01-29 2020-10-08 株式会社半導体エネルギー研究所 半導体装置
CN114038492A (zh) * 2021-11-11 2022-02-11 桂林电子科技大学 一种多相采样存内计算电路
WO2026028708A1 (ja) * 2024-07-31 2026-02-05 国立研究開発法人科学技術振興機構 半導体装置

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6016268A (en) * 1997-02-18 2000-01-18 Richard Mann Three transistor multi-state dynamic memory cell for embedded CMOS logic applications
JPH11126491A (ja) * 1997-08-20 1999-05-11 Fujitsu Ltd 半導体記憶装置
US6026030A (en) * 1998-04-03 2000-02-15 Princeton Technology Corp. Structure for echo IC
US5995433A (en) * 1998-05-22 1999-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Three-transistor type DRAM with a refresh circuit
US6317365B1 (en) * 1998-06-24 2001-11-13 Yamaha Corporation Semiconductor memory cell
US6510075B2 (en) * 1998-09-30 2003-01-21 Raj Kumar Jain Memory cell with increased capacitance
US6044012A (en) * 1999-03-05 2000-03-28 Xilinx, Inc. Non-volatile memory array using gate breakdown structure in standard sub 0.35 micron CMOS process
US6522582B1 (en) 1999-03-05 2003-02-18 Xilinx, Inc. Non-volatile memory array using gate breakdown structures
DE19957543C1 (de) * 1999-11-30 2001-07-19 Infineon Technologies Ag Dreitransistor-DRAM-Zelle und dazugehöriges Herstellungsverfahren
US6400612B1 (en) * 2001-03-08 2002-06-04 Tachyon Semiconductor Corporation Memory based on a four-transistor storage cell
US6944168B2 (en) * 2001-05-04 2005-09-13 Slt Logic Llc System and method for providing transformation of multi-protocol packets in a data stream
US6904057B2 (en) * 2001-05-04 2005-06-07 Slt Logic Llc Method and apparatus for providing multi-protocol, multi-stage, real-time frame classification
US7042848B2 (en) * 2001-05-04 2006-05-09 Slt Logic Llc System and method for hierarchical policing of flows and subflows of a data stream
US6901052B2 (en) 2001-05-04 2005-05-31 Slt Logic Llc System and method for policing multiple data flows and multi-protocol data flows
US6768668B2 (en) * 2001-06-12 2004-07-27 Infineon Technologies Aktiengesellschaft Converting volatile memory to non-volatile memory
US6928026B2 (en) * 2002-03-19 2005-08-09 Broadcom Corporation Synchronous global controller for enhanced pipelining
US6809979B1 (en) * 2003-03-04 2004-10-26 Fernandez & Associates, Llp Complete refresh scheme for 3T dynamic random access memory cells
US6747890B1 (en) * 2003-04-02 2004-06-08 International Business Machines Corporation Gain cell structure with deep trench capacitor
US8593896B2 (en) * 2011-03-30 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Differential read write back sense amplifier circuits and methods
KR102168652B1 (ko) 2013-12-16 2020-10-23 삼성전자주식회사 감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법
KR102168115B1 (ko) * 2014-01-21 2020-10-20 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
US9589611B2 (en) * 2015-04-01 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0713872B2 (ja) * 1987-11-24 1995-02-15 三菱電機株式会社 半導体記憶装置
JPH08147968A (ja) * 1994-09-19 1996-06-07 Mitsubishi Electric Corp ダイナミックメモリ
US5710742A (en) * 1995-05-12 1998-01-20 International Business Machines Corporation High density two port SRAM cell for low voltage CMOS applications

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7839372B2 (en) 2004-08-10 2010-11-23 Seiko Epson Corporation Electrooptic apparatus substrate and examining method therefor and electrooptic apparatus and electronic equipment
JP2006268028A (ja) * 2005-02-28 2006-10-05 Seiko Epson Corp 電気光学装置用基板、電気光学装置及び電子機器
JP2007257682A (ja) * 2006-03-20 2007-10-04 Sony Corp 半導体メモリデバイスとその動作方法
JP2020167743A (ja) * 2015-01-29 2020-10-08 株式会社半導体エネルギー研究所 半導体装置
CN114038492A (zh) * 2021-11-11 2022-02-11 桂林电子科技大学 一种多相采样存内计算电路
CN114038492B (zh) * 2021-11-11 2024-04-16 桂林电子科技大学 一种多相采样存内计算电路
WO2026028708A1 (ja) * 2024-07-31 2026-02-05 国立研究開発法人科学技術振興機構 半導体装置

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