JPH1050079A - 多値不揮発性半導体メモリ - Google Patents
多値不揮発性半導体メモリInfo
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- JPH1050079A JPH1050079A JP20804596A JP20804596A JPH1050079A JP H1050079 A JPH1050079 A JP H1050079A JP 20804596 A JP20804596 A JP 20804596A JP 20804596 A JP20804596 A JP 20804596A JP H1050079 A JPH1050079 A JP H1050079A
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Abstract
(57)【要約】
【課題】 浮遊ゲート型ＭＯＳトランジスタをメモリセ
ルとし、センスアンプの基準信号作成にダミーセルを用
いる方式の多値不揮発性半導体メモリにおいて、ダミー
セルに加えられるディスターブを低減し信頼性を向上さ
せる。 【解決手段】 センスアンプ３を構成する差動増幅器１
１−１３は、信号入力端子Ｓ１−Ｓ３にビット線からの
信号が、基準入力端子Ｒ１１−Ｒ１３にはダミーセルの
基準入力信号が入力される。ワード線１Ｗ２，ビット線
１Ｂ２によりメモリセル１Ｃ２２の信号を読み出そうと
するとき、ワード線１Ｗ２によってダミーセル１Ｄ２１
−１Ｄ２３が選択され差動増幅器に入力される。ワード
線１Ｗ１を選択するとダミーセル１Ｄ１１−１Ｄ１３
が、ワード線１Ｗｍを選択するとダミーセル１Ｄｍ１−
１Ｄｍ３が選択される。
ルとし、センスアンプの基準信号作成にダミーセルを用
いる方式の多値不揮発性半導体メモリにおいて、ダミー
セルに加えられるディスターブを低減し信頼性を向上さ
せる。 【解決手段】 センスアンプ３を構成する差動増幅器１
１−１３は、信号入力端子Ｓ１−Ｓ３にビット線からの
信号が、基準入力端子Ｒ１１−Ｒ１３にはダミーセルの
基準入力信号が入力される。ワード線１Ｗ２，ビット線
１Ｂ２によりメモリセル１Ｃ２２の信号を読み出そうと
するとき、ワード線１Ｗ２によってダミーセル１Ｄ２１
−１Ｄ２３が選択され差動増幅器に入力される。ワード
線１Ｗ１を選択するとダミーセル１Ｄ１１−１Ｄ１３
が、ワード線１Ｗｍを選択するとダミーセル１Ｄｍ１−
１Ｄｍ３が選択される。
Description
【０００１】
【発明の属する技術分野】本発明は浮遊ゲート型ＭＯＳ
トランジスタを使用する不揮発性半導体メモリに関し、
特に１つのメモリセルに４値以上の状態を記憶する多値
メモリに関する。
トランジスタを使用する不揮発性半導体メモリに関し、
特に１つのメモリセルに４値以上の状態を記憶する多値
メモリに関する。
【０００２】
【従来の技術】一般に、メモリセルは２値を出力するよ
うに構成されており、１メモリセルには１ビットの情報
が記憶される（シングルビットメモリ）。しかし、メモ
リに対する集積度の向上の要求に答えるため、ＲＯＭや
フラッシュメモリなどの不揮発性半導体メモリでは１メ
モリセルに２ビット以上（４値以上）の情報を記憶させ
る多値メモリが考えられている。不揮発性メモリではメ
モリセルにＭＯＳトランジスタを用い、その閾値電圧を
変えることで情報を記憶する。シングルビットメモリの
場合高閾値と低閾値の２種類であり、多値メモリの場合
記憶状態数分の異なった閾値となる（ｎビット／セルの
場合２n 値）。
うに構成されており、１メモリセルには１ビットの情報
が記憶される（シングルビットメモリ）。しかし、メモ
リに対する集積度の向上の要求に答えるため、ＲＯＭや
フラッシュメモリなどの不揮発性半導体メモリでは１メ
モリセルに２ビット以上（４値以上）の情報を記憶させ
る多値メモリが考えられている。不揮発性メモリではメ
モリセルにＭＯＳトランジスタを用い、その閾値電圧を
変えることで情報を記憶する。シングルビットメモリの
場合高閾値と低閾値の２種類であり、多値メモリの場合
記憶状態数分の異なった閾値となる（ｎビット／セルの
場合２n 値）。
【０００３】メモリセルに記憶された情報がどの値であ
るか判定するにはセンスアンプが用いられる。センスア
ンプの代表的な構成は２入力の差動増幅器を用いるもの
で、一方の入力にメモリセルからの信号が、他方には基
準信号がそれぞれ入力される。この基準信号を作る方法
の一つとして、メモリセルと同じ構造の素子を使用する
ダミーセル方式がある。その利点は基準入力信号の特性
をメモリセルの出力信号と同一にできることにある。シ
ングルビットメモリの場合、基準入力となるダミーセル
の閾値をメモリセルの２つの閾値の中間とする。メモリ
セルとダミーセルの両方を導通状態としてその電流差を
差動増幅器で増幅することにより記憶情報を判定する。
るか判定するにはセンスアンプが用いられる。センスア
ンプの代表的な構成は２入力の差動増幅器を用いるもの
で、一方の入力にメモリセルからの信号が、他方には基
準信号がそれぞれ入力される。この基準信号を作る方法
の一つとして、メモリセルと同じ構造の素子を使用する
ダミーセル方式がある。その利点は基準入力信号の特性
をメモリセルの出力信号と同一にできることにある。シ
ングルビットメモリの場合、基準入力となるダミーセル
の閾値をメモリセルの２つの閾値の中間とする。メモリ
セルとダミーセルの両方を導通状態としてその電流差を
差動増幅器で増幅することにより記憶情報を判定する。
【０００４】多値メモリの場合はメモリセルの記憶状態
数に合わせて基準となる閾値を複数のダミーセルに設定
する。例えば、ｎビット／セルの場合、記憶状態数は２
n 状態あり、基準入力は２n −１種類必要となる。すな
わち、異なる閾値のダミーセルが２n −１種類必要とな
る。また、通常、判定のために２n −１個の差動増幅器
を使用する。このような多値メモリの従来例としては、
特開昭６１−１１７７９６『半導体記憶装置』に示す様
なものがある。
数に合わせて基準となる閾値を複数のダミーセルに設定
する。例えば、ｎビット／セルの場合、記憶状態数は２
n 状態あり、基準入力は２n −１種類必要となる。すな
わち、異なる閾値のダミーセルが２n −１種類必要とな
る。また、通常、判定のために２n −１個の差動増幅器
を使用する。このような多値メモリの従来例としては、
特開昭６１−１１７７９６『半導体記憶装置』に示す様
なものがある。
【０００５】図３は特開昭６１−１１７７９６によるダ
ミーセル方式の多値不揮発性半導体メモリの構成例を示
す図である。なお、本明細書では２ビット／セルを前提
としている。図３において３Ｃｘｙ（ただし、ｘは１〜
ｍの整数、ｙは１〜ｎの整数）は不揮発性のメモリセ
ル、３Ａはメモリセルを配置したセルアレイ、３Ｂ１〜
３Ｂｎはメモリセルの信号を出力するビット線、３Ｗ１
〜３Ｗｍはメモリセルを駆動するワード線である。
ミーセル方式の多値不揮発性半導体メモリの構成例を示
す図である。なお、本明細書では２ビット／セルを前提
としている。図３において３Ｃｘｙ（ただし、ｘは１〜
ｍの整数、ｙは１〜ｎの整数）は不揮発性のメモリセ
ル、３Ａはメモリセルを配置したセルアレイ、３Ｂ１〜
３Ｂｎはメモリセルの信号を出力するビット線、３Ｗ１
〜３Ｗｍはメモリセルを駆動するワード線である。
【０００６】３１はビット線のうち一つを選択する列選
択回路であり、本例ではビット線３Ｂ２を選択した状態
を示している。３２はワード線のうち一つを選択する行
選択回路であり、本例では太線で示しているワード線３
Ｗ２を選択しており、ビット線３Ｂ２、ワード線３Ｗ２
の交点であるメモリセル３Ｃ２２の情報を読み出そうと
している。３３はメモリセルの記憶を判定するセンスア
ンプであり、差動増幅器３４１〜３４３で構成されてい
る。Ｓ３１〜Ｓ３３は信号入力端子であり、前述のよう
にビット線３Ｂ２の信号が入力される。Ｏ３１〜Ｏ３３
は差動増幅器３４１〜３４３の出力である。
択回路であり、本例ではビット線３Ｂ２を選択した状態
を示している。３２はワード線のうち一つを選択する行
選択回路であり、本例では太線で示しているワード線３
Ｗ２を選択しており、ビット線３Ｂ２、ワード線３Ｗ２
の交点であるメモリセル３Ｃ２２の情報を読み出そうと
している。３３はメモリセルの記憶を判定するセンスア
ンプであり、差動増幅器３４１〜３４３で構成されてい
る。Ｓ３１〜Ｓ３３は信号入力端子であり、前述のよう
にビット線３Ｂ２の信号が入力される。Ｏ３１〜Ｏ３３
は差動増幅器３４１〜３４３の出力である。
【０００７】Ｒ３１〜Ｒ３３は基準入力端子であり、そ
れぞれダミービット線３ＤＢ１〜３ＤＢ３が接続され、
ダミーセル３Ｄ１〜３Ｄ３からの信号が入力される。３
ＤＷはダミーセル３Ｄ１〜３Ｄ３を駆動するためのダミ
ーワード線であり、ワード線３Ｗ１〜３Ｗｍの駆動に合
わせて行選択回路３２により駆動される。
れぞれダミービット線３ＤＢ１〜３ＤＢ３が接続され、
ダミーセル３Ｄ１〜３Ｄ３からの信号が入力される。３
ＤＷはダミーセル３Ｄ１〜３Ｄ３を駆動するためのダミ
ーワード線であり、ワード線３Ｗ１〜３Ｗｍの駆動に合
わせて行選択回路３２により駆動される。
【０００８】次に、本例の動作を説明する。メモリセル
の取りうる４状態の閾値をＭ１〜Ｍ４、ダミーセル３Ｄ
１〜３Ｄ３の基準閾値をＲ１〜Ｒ３とし、Ｍ１＜Ｒ１＜
Ｍ２＜Ｒ２＜Ｍ３＜Ｒ３＜Ｍ４とする。３４１〜３４３
はダミーセルの基準閾値に対してメモリセルの閾値が低
いと１を出力するように構成されている。
の取りうる４状態の閾値をＭ１〜Ｍ４、ダミーセル３Ｄ
１〜３Ｄ３の基準閾値をＲ１〜Ｒ３とし、Ｍ１＜Ｒ１＜
Ｍ２＜Ｒ２＜Ｍ３＜Ｒ３＜Ｍ４とする。３４１〜３４３
はダミーセルの基準閾値に対してメモリセルの閾値が低
いと１を出力するように構成されている。
【０００９】今、メモリセル３Ｃ２２の閾値がＭ２であ
るとすると、差動増幅器３４１の出力Ｏ３１はＲ１＜Ｍ
２で０，Ｏ３２はＭ２＜Ｒ２で１，Ｏ３３はＭ２＜Ｒ３
で１となる。同様に、閾値がＭ１の場合Ｏ３１＝１，Ｏ
３２＝１，Ｏ３３＝１となり、Ｍ３の場合はＯ３１＝
０，Ｏ３２＝０，Ｏ３３＝１、Ｍ４の場合はＯ３１＝
０，Ｏ３２＝０，Ｏ３３＝０となって４種類の出力が得
られる。
るとすると、差動増幅器３４１の出力Ｏ３１はＲ１＜Ｍ
２で０，Ｏ３２はＭ２＜Ｒ２で１，Ｏ３３はＭ２＜Ｒ３
で１となる。同様に、閾値がＭ１の場合Ｏ３１＝１，Ｏ
３２＝１，Ｏ３３＝１となり、Ｍ３の場合はＯ３１＝
０，Ｏ３２＝０，Ｏ３３＝１、Ｍ４の場合はＯ３１＝
０，Ｏ３２＝０，Ｏ３３＝０となって４種類の出力が得
られる。
【００１０】一方、図４は特願昭５９−２３８８０９に
よるダミーセル方式の多値不揮発性半導体メモリの構成
例を示す図である。図３の例ではビット線３Ｂ１〜３Ｂ
ｎ上のセル数とダミービット線３ＤＢ１〜３ＤＢｎ上の
セル数が異なり、この負荷の差異による差動増幅器入力
信号のタイミング差により生じる可能性のある不安定動
作を解消するための構成例である。
よるダミーセル方式の多値不揮発性半導体メモリの構成
例を示す図である。図３の例ではビット線３Ｂ１〜３Ｂ
ｎ上のセル数とダミービット線３ＤＢ１〜３ＤＢｎ上の
セル数が異なり、この負荷の差異による差動増幅器入力
信号のタイミング差により生じる可能性のある不安定動
作を解消するための構成例である。
【００１１】図４において４Ｃｘｙは不揮発性のメモリ
セル、４Ａ１，４Ａ２はメモリセルを配置したセルアレ
イ、４Ｂ１１〜４Ｂ１ｎはメモリセルの信号を出力する
ビット線、４Ｗ１〜４Ｗｍはセルアレイ４Ａ１のメモリ
セルを駆動するワード線である。
セル、４Ａ１，４Ａ２はメモリセルを配置したセルアレ
イ、４Ｂ１１〜４Ｂ１ｎはメモリセルの信号を出力する
ビット線、４Ｗ１〜４Ｗｍはセルアレイ４Ａ１のメモリ
セルを駆動するワード線である。
【００１２】４１は列選択回路であり、本例では４Ｂ１
２を選択している。４２はセルアレイ４Ａ１用の行選択
回路であり、本例では太線で示している４Ｗ２を選択し
ており、４Ｂ１２、４Ｗ２の交点であるメモリセル４Ｃ
２２の情報を読み出そうとしている。４５はセルアレイ
４Ａ２用の行選択回路である。４３はメモリセルの記憶
を判定するセンスアンプであり、差動増幅器４４１〜４
４３で構成されている。Ｓ４１〜Ｓ４３は信号入力端子
であり、前述のように、ビット線４Ｂ１２の信号が入力
される。Ｏ４１〜Ｏ４３は差動増幅器の出力である。Ｒ
４１〜Ｒ４３は基準入力端子である。
２を選択している。４２はセルアレイ４Ａ１用の行選択
回路であり、本例では太線で示している４Ｗ２を選択し
ており、４Ｂ１２、４Ｗ２の交点であるメモリセル４Ｃ
２２の情報を読み出そうとしている。４５はセルアレイ
４Ａ２用の行選択回路である。４３はメモリセルの記憶
を判定するセンスアンプであり、差動増幅器４４１〜４
４３で構成されている。Ｓ４１〜Ｓ４３は信号入力端子
であり、前述のように、ビット線４Ｂ１２の信号が入力
される。Ｏ４１〜Ｏ４３は差動増幅器の出力である。Ｒ
４１〜Ｒ４３は基準入力端子である。
【００１３】４Ｄ１１〜４Ｄ１ｎ，４Ｄ２１〜４Ｄ２ｎ
はダミーセルであり、それぞれダミーワード線４ＤＷ
１，４ＤＷ２で駆動される。ダミーワード線４ＤＷ１，
４ＷＤ２はそれぞれ行選択回路４２，４５により選択さ
れる。
はダミーセルであり、それぞれダミーワード線４ＤＷ
１，４ＤＷ２で駆動される。ダミーワード線４ＤＷ１，
４ＷＤ２はそれぞれ行選択回路４２，４５により選択さ
れる。
【００１４】図４の例ではセルアレイ４Ａ１中のセル
（本例ではセル４Ｃ２２）を読み出す場合、読み出しを
しないセルアレイ４Ａ２側のダミーワード線４ＤＷ２で
ダミーセル４Ｄ２１〜４Ｄ２ｎを駆動し、そのうちの３
セルを基準入力に使用する（本例では、４Ｄ２１〜４Ｄ
２３）。本例の場合、ビット線４Ｂ１２とダミービット
線４Ｂ２１〜４Ｂ２３上のセル数は同じである。双方の
負荷は等しく、入力信号のタイミング差を生じないため
動作がより安定する。
（本例ではセル４Ｃ２２）を読み出す場合、読み出しを
しないセルアレイ４Ａ２側のダミーワード線４ＤＷ２で
ダミーセル４Ｄ２１〜４Ｄ２ｎを駆動し、そのうちの３
セルを基準入力に使用する（本例では、４Ｄ２１〜４Ｄ
２３）。本例の場合、ビット線４Ｂ１２とダミービット
線４Ｂ２１〜４Ｂ２３上のセル数は同じである。双方の
負荷は等しく、入力信号のタイミング差を生じないため
動作がより安定する。
【００１５】
【発明が解決しようとする課題】上記のような多値不揮
発性メモリにおいて、メモリセルとして浮遊ゲート型Ｍ
ＯＳトランジスタを用いる場合は、浮遊ゲート中に蓄積
される電荷により閾値がコントロールされる。しかしな
がら、この電荷はメモリセルへの電圧印加の繰り返しに
よりリークして閾値電圧の変動を起こす（これは、ディ
スターブと呼ばれる）。この変動は制御ゲートに高電圧
を加える場合の方が厳しい（ゲートディスターブ）。
発性メモリにおいて、メモリセルとして浮遊ゲート型Ｍ
ＯＳトランジスタを用いる場合は、浮遊ゲート中に蓄積
される電荷により閾値がコントロールされる。しかしな
がら、この電荷はメモリセルへの電圧印加の繰り返しに
よりリークして閾値電圧の変動を起こす（これは、ディ
スターブと呼ばれる）。この変動は制御ゲートに高電圧
を加える場合の方が厳しい（ゲートディスターブ）。
【００１６】図３に示す例では、アレイ３Ａ中のすべて
のセルを読み出す場合、ダミーセル３Ｄ１〜３Ｄ３はｍ
×ｎ回のディスターブを受ける。１ワード線上のセルが
受けるディスターブはビット線数に等しいｎ回であり、
ダミーセルの方が閾値変動が大きくなる。このため、基
準信号の変動から読み出しがエラーになるという危険性
がある。例えばｍを１０２４，ｎを１２８とすると、ダ
ミーセルの受けるディスターブは１３１０７２回とメモ
リセルの１０２４倍（メモリセルは１２８回）となり、
メモリセルに比べ信頼性が低下する。図４の例でもこれ
は同じである。ダミーワード線４ＤＷ２の駆動回数はワ
ード線数ｍと同じｍ回であり、ダミーワード線４ＤＷ２
上のすべてのダミーセルがディスターブを受ける。
のセルを読み出す場合、ダミーセル３Ｄ１〜３Ｄ３はｍ
×ｎ回のディスターブを受ける。１ワード線上のセルが
受けるディスターブはビット線数に等しいｎ回であり、
ダミーセルの方が閾値変動が大きくなる。このため、基
準信号の変動から読み出しがエラーになるという危険性
がある。例えばｍを１０２４，ｎを１２８とすると、ダ
ミーセルの受けるディスターブは１３１０７２回とメモ
リセルの１０２４倍（メモリセルは１２８回）となり、
メモリセルに比べ信頼性が低下する。図４の例でもこれ
は同じである。ダミーワード線４ＤＷ２の駆動回数はワ
ード線数ｍと同じｍ回であり、ダミーワード線４ＤＷ２
上のすべてのダミーセルがディスターブを受ける。
【００１７】また、図３の場合、ダミーセルに欠陥が存
在する場合、そのダミーセルの属するアレイ全体が不良
となり、歩留まりを下げる可能性がある。
在する場合、そのダミーセルの属するアレイ全体が不良
となり、歩留まりを下げる可能性がある。
【００１８】以上のような問題点に鑑み、本発明の課題
は浮遊ゲート型ＭＯＳトランジスタを用いるダミーセル
方式の多値不揮発性半導体メモリにおいて、ダミーセル
に加えられるディスターブを低減し信頼性を向上させる
ことにある。
は浮遊ゲート型ＭＯＳトランジスタを用いるダミーセル
方式の多値不揮発性半導体メモリにおいて、ダミーセル
に加えられるディスターブを低減し信頼性を向上させる
ことにある。
【００１９】
【課題を解決するための手段】本発明による多値不揮発
性半導体メモリは、１構成単位にｎビット（ｎ≧２の自
然数）の情報を記憶する不揮発性のメモリセルと、集積
化された前記メモリセルが接続されるビット線群と、メ
モリセルを選択状態にするワード線群と、特定のワード
線を選択する行選択回路と、特定のビット線を選択する
列選択回路と、選択されたビット線に接続されるセンス
アンプを有する多値不揮発性半導体メモリにおいて、前
記センスアンプは（２n −１）個の差動増幅器を備え、
該差動増幅器は１個の信号入力端子と１個の基準入力端
子を有し、前記信号入力端子には選択された前記ビット
線が接続され、各々が前記基準入力端子に接続される
（２n −１）本のダミービット線を有し、該ダミービッ
ト線はワード線の数に等しい数の基準入力信号を出力す
るためのダミーセルを有し、ダミーセルはそれぞれ特定
のワード線に接続されており、行選択回路が特定のワー
ド線を選択すると同時に、対応した特定のダミーセルを
選択することを特徴とする。
性半導体メモリは、１構成単位にｎビット（ｎ≧２の自
然数）の情報を記憶する不揮発性のメモリセルと、集積
化された前記メモリセルが接続されるビット線群と、メ
モリセルを選択状態にするワード線群と、特定のワード
線を選択する行選択回路と、特定のビット線を選択する
列選択回路と、選択されたビット線に接続されるセンス
アンプを有する多値不揮発性半導体メモリにおいて、前
記センスアンプは（２n −１）個の差動増幅器を備え、
該差動増幅器は１個の信号入力端子と１個の基準入力端
子を有し、前記信号入力端子には選択された前記ビット
線が接続され、各々が前記基準入力端子に接続される
（２n −１）本のダミービット線を有し、該ダミービッ
ト線はワード線の数に等しい数の基準入力信号を出力す
るためのダミーセルを有し、ダミーセルはそれぞれ特定
のワード線に接続されており、行選択回路が特定のワー
ド線を選択すると同時に、対応した特定のダミーセルを
選択することを特徴とする。
【００２０】なお、前記メモリセルは浮遊ゲート型ＭＯ
Ｓトランジスタで構成され、ｎビットの情報を記憶する
ための２n 個の状態の閾値電圧のうち一つに設定され、
前記ダミーセルは前記メモリセリと同一構造を有し、２
n −１個の状態の基準閾値電圧のうち一つに設定され
る。
Ｓトランジスタで構成され、ｎビットの情報を記憶する
ための２n 個の状態の閾値電圧のうち一つに設定され、
前記ダミーセルは前記メモリセリと同一構造を有し、２
n −１個の状態の基準閾値電圧のうち一つに設定され
る。
【００２１】また、前記（２n −１）本のダミービット
線はそれぞれ更に、前記ダミーセル群と前記基準入力端
子との間にリダンダンシダミーセルを有し、これらのリ
ダンダンシダミーセルはリダンダンシワード線に接続さ
れ、いずれかのダミーセルに欠陥がある場合に前記リダ
ンダンシワード線を選択するリダンダンシ行選択回路を
備えることが好ましい。
線はそれぞれ更に、前記ダミーセル群と前記基準入力端
子との間にリダンダンシダミーセルを有し、これらのリ
ダンダンシダミーセルはリダンダンシワード線に接続さ
れ、いずれかのダミーセルに欠陥がある場合に前記リダ
ンダンシワード線を選択するリダンダンシ行選択回路を
備えることが好ましい。
【００２２】
【作用】本発明はワード線上にそのワード線専用のダミ
ーセルを有する。このため、１ワード線上のダミーセル
が受けるディスターブは、そのワード線で駆動されるメ
モリセルと同じになる。ディスターブによる変動量が同
一となるので、基準信号側の変動によるエラーを抑え信
頼性をあげることができる。
ーセルを有する。このため、１ワード線上のダミーセル
が受けるディスターブは、そのワード線で駆動されるメ
モリセルと同じになる。ディスターブによる変動量が同
一となるので、基準信号側の変動によるエラーを抑え信
頼性をあげることができる。
【００２３】
【発明の実施の形態】図１に本発明の好ましい実施の形
態の回路図を示し、２ビット／セルを前提としている。
図１において、１Ｃｘｙ（ただし、ｘは１〜ｍの整数、
ｙは１〜ｎの整数）は不揮発性のメモリセル、１Ａはメ
モリセルを配置したセルアレイ、１Ｂ１〜１Ｂｎはメモ
リセルの信号を出力するビット線、１Ｗ１〜１Ｗｍはメ
モリセルを駆動するワード線である。
態の回路図を示し、２ビット／セルを前提としている。
図１において、１Ｃｘｙ（ただし、ｘは１〜ｍの整数、
ｙは１〜ｎの整数）は不揮発性のメモリセル、１Ａはメ
モリセルを配置したセルアレイ、１Ｂ１〜１Ｂｎはメモ
リセルの信号を出力するビット線、１Ｗ１〜１Ｗｍはメ
モリセルを駆動するワード線である。
【００２４】１はビット線１Ｂ１〜１Ｂｎのうち一つを
選択する列選択回路であり、本例ではビット線１Ｂ２を
選択している。２はワード線１Ｗ１〜１Ｗｍのうち一つ
を選択する行選択回路であり、本例では太線で示してい
るワード線１Ｗ２を選択しており、ビット線１Ｂ２、ワ
ード線１Ｗ２の交点であるメモリセル１Ｃ２２の情報を
読み出そうとしている。３はメモリセルの記憶を判定す
るセンスアンプであり、差動増幅器１１〜１３で構成さ
れている。Ｓ１１〜Ｓ１３は信号入力端子であり、前述
のように、ビット線１Ｂ２の信号が入力される。Ｏ１〜
Ｏ３は差動増幅器１１〜１３の出力である。
選択する列選択回路であり、本例ではビット線１Ｂ２を
選択している。２はワード線１Ｗ１〜１Ｗｍのうち一つ
を選択する行選択回路であり、本例では太線で示してい
るワード線１Ｗ２を選択しており、ビット線１Ｂ２、ワ
ード線１Ｗ２の交点であるメモリセル１Ｃ２２の情報を
読み出そうとしている。３はメモリセルの記憶を判定す
るセンスアンプであり、差動増幅器１１〜１３で構成さ
れている。Ｓ１１〜Ｓ１３は信号入力端子であり、前述
のように、ビット線１Ｂ２の信号が入力される。Ｏ１〜
Ｏ３は差動増幅器１１〜１３の出力である。
【００２５】Ｒ１１〜Ｒ１３は基準入力端子であり、そ
れぞれダミービット線１ＤＢ１〜１ＤＢ３が接続され
る。ダミービット線１ＤＢ１にはダミーセル１Ｄ１１〜
１Ｄ１ｍ１のうち一つからの信号が入力される。同様
に、ダミービット線１ＤＢ２はダミーセル１Ｄ１２〜１
Ｄｍ２，ダミービット線１ＤＢ３はダミーセル１Ｄ１３
〜１Ｄｍ３からの信号が入力される。ダミーセル１Ｄ１
１〜１Ｄ１３はワード線１Ｗ１により駆動される。同様
に、ダミーセル１Ｄ２１〜１Ｄ２３はワード線１Ｗ２
に、ダミーセル１Ｄｍ１〜１Ｄｍ３はワード線１Ｗｍに
より駆動される。１ＤＡはダミーセルアレイである。
れぞれダミービット線１ＤＢ１〜１ＤＢ３が接続され
る。ダミービット線１ＤＢ１にはダミーセル１Ｄ１１〜
１Ｄ１ｍ１のうち一つからの信号が入力される。同様
に、ダミービット線１ＤＢ２はダミーセル１Ｄ１２〜１
Ｄｍ２，ダミービット線１ＤＢ３はダミーセル１Ｄ１３
〜１Ｄｍ３からの信号が入力される。ダミーセル１Ｄ１
１〜１Ｄ１３はワード線１Ｗ１により駆動される。同様
に、ダミーセル１Ｄ２１〜１Ｄ２３はワード線１Ｗ２
に、ダミーセル１Ｄｍ１〜１Ｄｍ３はワード線１Ｗｍに
より駆動される。１ＤＡはダミーセルアレイである。
【００２６】本例においては、例えばワード線１Ｗ２を
選択することにより自動的にダミーセル１Ｄ２１〜１Ｄ
２３が駆動されるというように各ワード線は専用にダミ
ーセルを有する。この結果、ダミーセルの受けるディス
ターブは１ワード線上のメモリセル数ｎと同じｎ回とな
る。従来例と同様に、例えばｍを１０２４，ｎを１２８
とすると、ダミーセルの受けるディスターブはメモリセ
ルと同じ１２８回である。従来に比べ１０２４分の１に
低減され信頼性が向上する。
選択することにより自動的にダミーセル１Ｄ２１〜１Ｄ
２３が駆動されるというように各ワード線は専用にダミ
ーセルを有する。この結果、ダミーセルの受けるディス
ターブは１ワード線上のメモリセル数ｎと同じｎ回とな
る。従来例と同様に、例えばｍを１０２４，ｎを１２８
とすると、ダミーセルの受けるディスターブはメモリセ
ルと同じ１２８回である。従来に比べ１０２４分の１に
低減され信頼性が向上する。
【００２７】また、ダミーセルに欠陥がある場合、ダミ
ーセルの属するワード線ごとリダンダンシに置き換える
ことで救済ができる。図２はそのような置換例を示す図
である。図２において、図１と同じ構成の部分には同一
記号を付してある。図２の回路の特徴は、リダンダンシ
ワード線１ＲＷ１，リダンダンシ行選択回路２２とリダ
ンダンシダミーセル１ＤＲ１〜１ＤＲ３にある。今、ダ
ミーセル１Ｄ１３に欠陥がある場合、ワード線１Ｗ１を
非動作とし、リダンダンシワード線１ＲＷ１に置き換え
ることで救済できる。
ーセルの属するワード線ごとリダンダンシに置き換える
ことで救済ができる。図２はそのような置換例を示す図
である。図２において、図１と同じ構成の部分には同一
記号を付してある。図２の回路の特徴は、リダンダンシ
ワード線１ＲＷ１，リダンダンシ行選択回路２２とリダ
ンダンシダミーセル１ＤＲ１〜１ＤＲ３にある。今、ダ
ミーセル１Ｄ１３に欠陥がある場合、ワード線１Ｗ１を
非動作とし、リダンダンシワード線１ＲＷ１に置き換え
ることで救済できる。
【００２８】
【発明の効果】以上説明したように、本発明による多値
不揮発性半導体メモリは、センスアンプの基準入力を作
るダミーセルをワード線毎に持つことによってダミーセ
ルに対するディスターブを減らし信頼性を向上させるこ
とができる。
不揮発性半導体メモリは、センスアンプの基準入力を作
るダミーセルをワード線毎に持つことによってダミーセ
ルに対するディスターブを減らし信頼性を向上させるこ
とができる。
【図１】本発明による多値不揮発性半導体メモリの好ま
しい実施の形態を示す回路図である。
しい実施の形態を示す回路図である。
【図２】本発明による多値不揮発性半導体メモリのダミ
ーセルの欠陥救済手段を備えた例を説明する回路図であ
る。
ーセルの欠陥救済手段を備えた例を説明する回路図であ
る。
【図３】従来の多値不揮発性半導体メモリの一例の回路
図である。
図である。
【図４】従来の多値不揮発性半導体メモリの他の例の回
路図である。
路図である。
１Ｃ１１−１Ｃｍｎ，３Ｃ１１−３Ｃｍｎ，４Ｃ１１−
４Ｃｍｎ メモリセル １Ｄ１１−１Ｄｍ３，３Ｄ１−３Ｄ３，４Ｄ１１−４Ｄ
１ｎ，４Ｄ２１−４Ｄ２ｎ ダミーセル １Ｗ１−１Ｗｍ，３Ｗ１−３Ｗｍ，４Ｗ１−４Ｗｍ
ワード線 １Ｂ１−１Ｂｎ，３Ｂ１−３Ｂｎ，４Ｂ１１−４Ｂ１ｎ
ビット線 １ＤＢ１−１ＤＢ３，３ＤＢ１−３ＤＢ３ ダミービ
ット線 ３ＤＷ，４ＤＷ１，４ＤＷ２ ダミーワード線 １Ａ，３Ａ，４Ａ１，４Ａ２ セルアレイ １，３１，４１ 列選択回路 ２，３２，４２，４５ 行選択回路 ３，３３，４３ センスアンプ １１−１３，３４１−３４３，４４１−４４３ 差動
増幅器 Ｓ１１−Ｓ１３，Ｓ３１−Ｓ３３，Ｓ４１−Ｓ４３
セル信号入力端子 Ｒ１１−Ｒ１３，Ｒ３１−Ｒ３３，Ｒ４１−Ｒ４３
基準信号入力端子 Ｏ１−Ｏ３，Ｏ３１−Ｏ３３，Ｏ４１−Ｏ４３ 出力
４Ｃｍｎ メモリセル １Ｄ１１−１Ｄｍ３，３Ｄ１−３Ｄ３，４Ｄ１１−４Ｄ
１ｎ，４Ｄ２１−４Ｄ２ｎ ダミーセル １Ｗ１−１Ｗｍ，３Ｗ１−３Ｗｍ，４Ｗ１−４Ｗｍ
ワード線 １Ｂ１−１Ｂｎ，３Ｂ１−３Ｂｎ，４Ｂ１１−４Ｂ１ｎ
ビット線 １ＤＢ１−１ＤＢ３，３ＤＢ１−３ＤＢ３ ダミービ
ット線 ３ＤＷ，４ＤＷ１，４ＤＷ２ ダミーワード線 １Ａ，３Ａ，４Ａ１，４Ａ２ セルアレイ １，３１，４１ 列選択回路 ２，３２，４２，４５ 行選択回路 ３，３３，４３ センスアンプ １１−１３，３４１−３４３，４４１−４４３ 差動
増幅器 Ｓ１１−Ｓ１３，Ｓ３１−Ｓ３３，Ｓ４１−Ｓ４３
セル信号入力端子 Ｒ１１−Ｒ１３，Ｒ３１−Ｒ３３，Ｒ４１−Ｒ４３
基準信号入力端子 Ｏ１−Ｏ３，Ｏ３１−Ｏ３３，Ｏ４１−Ｏ４３ 出力
Claims (3)
- 【請求項１】 １構成単位にｎビット（ｎ≧２の自然
数）の情報を記憶する複数の不揮発性のメモリセルと、
集積化された前記メモリセルが接続されるビット線群
と、前記メモリセルを選択状態にするワード線群と、特
定の前記ワード線を選択する行選択回路と、特定の前記
ビット線を選択する列選択回路と、選択された前記ビッ
ト線に接続されるセンスアンプを有する多値不揮発性半
導体メモリにおいて、 前記センスアンプは（２n −１）個の差動増幅器を備
え、 前記差動増幅器は１個の信号入力端子と１個の基準入力
端子を有し、 前記信号入力端子には選択された前記ビット線が接続さ
れ、 各々が前記基準入力端子に接続される（２n −１）本の
ダミービット線を有し、 前記ダミービット線は前記ワード線の数に等しい数の基
準入力信号を出力するためのダミーセルを有し、 前記ダミーセルはそれぞれ特定の前記ワード線に接続さ
れており、 前記行選択回路が特定の前記ワード線を選択すると同時
に、対応した特定の前記ダミーセルを選択することを特
徴とする多値不揮発性半導体メモリ。 - 【請求項２】 請求項１記載の多値不揮発性半導体メモ
リにおいて、 前記メモリセルは浮遊ゲート型ＭＯＳトランジスタで構
成され、ｎビットの情報を記憶するための２n 個の状態
の閾値電圧のうち一つに設定され、 前記ダミーセルは前記メモリセリと同一構造を有し、２
n −１個の状態の基準閾値電圧のうち一つに設定される
ことを特徴とする多値不揮発性半導体メモリ。 - 【請求項３】 請求項１記載の多値不揮発性半導体メモ
リにおいて、 前記（２n −１）本のダミービット線はそれぞれ更に、
前記ダミーセル群と前記基準入力端子との間にリダンダ
ンシダミーセルを有し、これらのリダンダンシダミーセ
ルはリダンダンシワード線に接続され、いずれかのダミ
ーセルに欠陥がある場合に前記リダンダンシワード線を
選択するリダンダンシ行選択回路を備えたことを特徴と
する多値不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20804596A JPH1050079A (ja) | 1996-08-07 | 1996-08-07 | 多値不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20804596A JPH1050079A (ja) | 1996-08-07 | 1996-08-07 | 多値不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050079A true JPH1050079A (ja) | 1998-02-20 |
Family
ID=16549737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20804596A Pending JPH1050079A (ja) | 1996-08-07 | 1996-08-07 | 多値不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1050079A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6269017B1 (en) | 1999-03-04 | 2001-07-31 | Macronix International Co., Ltd. | Multi level mask ROM with single current path |
| US7016232B2 (en) | 2003-08-19 | 2006-03-21 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory device |
| US7352618B2 (en) | 2004-12-15 | 2008-04-01 | Samsung Electronics Co., Ltd. | Multi-level cell memory device and associated read method |
| CN102202187A (zh) * | 2010-03-24 | 2011-09-28 | 株式会社东芝 | 固体摄像装置 |
-
1996
- 1996-08-07 JP JP20804596A patent/JPH1050079A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6269017B1 (en) | 1999-03-04 | 2001-07-31 | Macronix International Co., Ltd. | Multi level mask ROM with single current path |
| US7016232B2 (en) | 2003-08-19 | 2006-03-21 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory device |
| US7142457B2 (en) | 2003-08-19 | 2006-11-28 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory device |
| US7352618B2 (en) | 2004-12-15 | 2008-04-01 | Samsung Electronics Co., Ltd. | Multi-level cell memory device and associated read method |
| CN102202187A (zh) * | 2010-03-24 | 2011-09-28 | 株式会社东芝 | 固体摄像装置 |
| JP2011205248A (ja) * | 2010-03-24 | 2011-10-13 | Toshiba Corp | 固体撮像装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000726 |