JPH1050088A - Semiconductor device - Google Patents
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- JPH1050088A JPH1050088A JP22172096A JP22172096A JPH1050088A JP H1050088 A JPH1050088 A JP H1050088A JP 22172096 A JP22172096 A JP 22172096A JP 22172096 A JP22172096 A JP 22172096A JP H1050088 A JPH1050088 A JP H1050088A
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Abstract
(57)【要約】
【課題】 昇圧電圧の立ち上がりを損なうことなく消費
電流を抑えることができる昇圧回路を備えた半導体装置
を提供する。
【解決手段】 電源電圧Ｖｃｃを昇圧して所望の昇圧電
圧Ｖｐｐを発生させる並列接続された複数の昇圧回路要
素１〜ｍと、昇圧電圧Ｖｐｐが所望の電圧を越えないよ
うに動作する安定化回路４０と、昇圧電圧Ｖｐｐがリフ
ァレンス電圧Ｖｒｅｆ以上になるとイネーブル信号ＥＮ
をhiguh からlow にする電圧検知回路２０と、イネーブ
ル信号ＥＮがlow になると所定数の昇圧回路要素ｍ−
１、ｍの動作を停止させる制御回路３０とを有し、昇圧
電圧Ｖｐｐがリファレンス電圧Ｖｒｅｆを越えると、１
部の昇圧回路要素ｍ−１、ｍの動作を止めることによ
り、昇圧電圧の立ち上がりを損なうことなく、昇圧電圧
が立ち上がった後安定化回路４０を流れる電流を減少さ
せて消費電流を少なくする。また、安定化回路４０の動
作を検知して昇圧回路要素ｍ−１、ｍの動作を止めるよ
うにもする。
(57) [Problem] To provide a semiconductor device including a booster circuit capable of suppressing current consumption without impairing the rise of a boosted voltage. SOLUTION: A plurality of booster circuit elements 1 to m connected in parallel for boosting a power supply voltage Vcc to generate a desired boosted voltage Vpp, and a stabilizing circuit which operates so that the boosted voltage Vpp does not exceed a desired voltage. 40 and the enable signal EN when the boosted voltage Vpp becomes higher than the reference voltage Vref.
From the higuh to the low level, and a predetermined number of booster circuit elements m− when the enable signal EN becomes the low level.
And a control circuit 30 for stopping the operations of steps 1 and m. When the boosted voltage Vpp exceeds the reference voltage Vref,
By stopping the operation of the booster circuit elements m-1 and m, the current flowing through the stabilizing circuit 40 after the boosted voltage rises is reduced without impairing the rise of the boosted voltage, thereby reducing the current consumption. Further, the operation of the booster circuit elements m-1 and m is stopped by detecting the operation of the stabilizing circuit 40.
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置に関し、
特に不揮発性半導体メモリー等のように電源電圧を昇圧
するための昇圧回路を内蔵した半導体装置に関するもの
である。The present invention relates to a semiconductor device,
In particular, the present invention relates to a semiconductor device such as a nonvolatile semiconductor memory having a built-in booster circuit for boosting a power supply voltage.
【０００２】[0002]
【従来の技術】不揮発性半導体メモリー等の半導体装置
は、その電源電圧を内部で昇圧し、書き込み又は消去に
必要な高電圧を発生させるために昇圧回路を内蔵してい
る。図５は従来の昇圧回路の一例を示したものであり、
複数の絶縁ゲート型電解効果トランジスタＩＧＦＥＴ
（１）〜（Ｎ＋１）からなる直列回路５０と、この直列
回路５０の互いに隣接するＩＧＦＥＴの接点に一端を接
続した容量素子Ｃ1 〜ＣN とを有し、これら容量素子の
多端に互いに逆位相の制御クロックφ1 、φ2を供給す
ることにより、入力された電源電圧ＶｃｃをＶｐｐに昇
圧して出力するよう構成されている。図６は、図５に示
した昇圧回路を昇圧回路要素としてこれを複数（ｍ個）
並列に接続してなる昇圧回路の一例を示したものであ
り、安定した高電圧を得るために、電源電圧Ｖｃｃを各
昇圧回路要素（１）〜（ｍ）で所望の電圧Ｖｐｐより高
い電圧に昇圧し、所望の電圧より高い分は安定化回路６
０により電流を流してしまうことで、所望の安定した電
圧を得るようにしている。2. Description of the Related Art A semiconductor device such as a nonvolatile semiconductor memory has a built-in booster circuit for boosting its power supply voltage internally and generating a high voltage required for writing or erasing. FIG. 5 shows an example of a conventional booster circuit.
Multiple insulated gate field effect transistor IGFET
It has a series circuit 50 composed of (1) to (N + 1), and capacitance elements C 1 to C N having one ends connected to the contacts of IGFETs adjacent to each other in the series circuit 50. By supplying the phase control clocks φ 1 and φ 2 , the input power supply voltage Vcc is boosted to Vpp and output. FIG. 6 shows a plurality of (m) boosting circuits shown in FIG. 5 as boosting circuit elements.
This shows an example of a booster circuit connected in parallel. In order to obtain a stable high voltage, the power supply voltage Vcc is set to a voltage higher than a desired voltage Vpp in each of the booster circuit elements (1) to (m). The voltage is boosted, and the stabilization circuit 6
A desired stable voltage is obtained by passing a current with 0.
【０００３】図６に示す昇圧回路の昇圧電圧は、主に各
昇圧回路要素（１）〜（ｍ）のＩＧＦＥＴの段数Ｎに依
存し、電流能力はクロックの周波数ｆ及び容量Ｃに依存
している。また、電流能力は各昇圧回路要素（１）〜
（ｍ）の立ち上がりのスピードにも影響を与える。すな
わち、大きい電流能力または早い立ち上がりを得るに
は、大きい周波数または大きい容量の昇圧回路が必要で
ある。その場合、安定化回路６０を流れる電流も大きく
なり、消費電流が大きくなる。また逆に消費電流を小さ
くすると所望の電圧まで立ち上がるのがおそくなるとい
う問題がある。そこで、特開平２−３５６９５号公報に
記載の「半導体記憶装置」では、大きい周波数で昇圧電
圧が立ち上がった後、周波数を小さく変化させることに
より、立ち上がりを遅くすることなく、消費電流を抑え
ている。この場合、周波数を切換えは、昇圧開始からデ
ィレイ回路による設定時間後あるいは、昇圧電圧を電圧
検知回路で検知し、昇圧電圧がある設定されたレファレ
ンス電圧以上になったときに行なっている。The boosted voltage of the booster circuit shown in FIG. 6 mainly depends on the number N of stages of the IGFETs of the respective booster circuit elements (1) to (m), and the current capability depends on the clock frequency f and the capacitance C. I have. Further, the current capacity is determined by each of the booster circuit elements (1) to
It also affects the rising speed of (m). That is, in order to obtain a large current capability or a fast rise, a boosting circuit having a large frequency or a large capacity is required. In that case, the current flowing through the stabilization circuit 60 also increases, and the current consumption increases. Conversely, when the current consumption is reduced, there is a problem that it is difficult to rise to a desired voltage. Therefore, in the “semiconductor storage device” described in Japanese Patent Application Laid-Open No. 2-35695, after the boosted voltage rises at a large frequency, the frequency is changed to a small value, thereby suppressing the current consumption without delaying the rise. . In this case, the frequency is switched after a set time by the delay circuit from the start of boosting, or when the boosted voltage is detected by the voltage detecting circuit and becomes higher than a certain set reference voltage.
【０００４】[0004]
【発明が解決しようとする課題】しかし、上記公報に記
載の技術のように、周波数を変えることによって電流能
力を制御する方法では、回路製造プロセスのバラツキな
どが電圧検知回路のリファレンス電圧へ及ぼす影響と、
安定化回路（リミッター）の動作する電圧へ及ぼす影響
は異なると考えられ、また電圧検出回路と安定化回路は
個々の動作をするので、高電圧は検出されていないが安
定化回路は動作するとか、高電圧に達しているのに安定
化回路は動作しないといったことが起こりやすい。その
ため、回路製造プロセスのバラツキによる影響を強く受
けやすく、安定した昇圧電圧が得られにくいという問題
があった。本発明の課題は、上記従来の技術の欠点を解
消し、昇圧電圧の立ち上がりの速さを損なうことなく消
費電流を抑えることができ、プロセスのバラツキに影響
されない安定した昇圧電圧を得ることができる昇圧回路
を備えた半導体装置を提供することにある。However, in the method of controlling the current capability by changing the frequency as in the technique described in the above-mentioned publication, the influence of variations in the circuit manufacturing process on the reference voltage of the voltage detection circuit is considered. When,
The effect of the stabilization circuit (limiter) on the operating voltage is considered to be different, and since the voltage detection circuit and the stabilization circuit operate individually, the high voltage is not detected but the stabilization circuit operates. However, it is likely that the stabilization circuit does not operate while the voltage has reached a high voltage. For this reason, there has been a problem that the circuit is easily affected by variations in the circuit manufacturing process, and it is difficult to obtain a stable boosted voltage. An object of the present invention is to solve the above-mentioned disadvantages of the conventional technology, to suppress the current consumption without impairing the rising speed of the boosted voltage, and to obtain a stable boosted voltage that is not affected by process variations. An object of the present invention is to provide a semiconductor device including a booster circuit.
【０００５】[0005]
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明に係る半導体装置は、電源電圧
を昇圧して所望の昇圧電圧を発生させる並列接続された
複数の昇圧回路要素と、前記昇圧電圧が所望の電圧を越
えないように動作する安定化回路と、前記昇圧電圧がリ
ファレンス電圧以上になると所定の信号を出力する電圧
検知回路と、この電圧検知回路の出力によって所定数の
昇圧回路要素の動作を停止させる制御回路とを有するも
のである。また、請求項２記載の発明に係る半導体装置
は、電源電圧を昇圧して所望の昇圧電圧を発生させる並
列接続された複数の昇圧回路要素と、前記昇圧電圧が所
望の電圧を越えないように動作する安定化回路と、この
安定化回路の動作を検知して所定の信号を出力する動作
検知回路と、この動作検知回路の出力によって所定数の
昇圧回路要素の動作を停止させる制御回路とを有するも
のである。上記請求項１、２の発明は、不揮発性半導体
メモリー（ＥＰＲＯＭ、ＥＥＰＲＯＭ又はフラッシュメ
モリー）に有効に適用できる。その場合、前記各昇圧回
路要素には、例えば、複数の絶縁ゲート型電解効果トラ
ンジスタからなる直列回路と、この直列回路の互いに隣
接する絶縁ゲート型電解効果トランジスタの接点に一端
を接続した容量素子とを有し、これら容量素子の多端に
互いに逆位相の制御クロックを供給することにより、入
力された電源電圧を昇圧して出力するように構成された
回路が適用できる。According to a first aspect of the present invention, there is provided a semiconductor device comprising: a plurality of booster circuits connected in parallel for boosting a power supply voltage to generate a desired boosted voltage; Components, a stabilizing circuit that operates so that the boosted voltage does not exceed a desired voltage, a voltage detection circuit that outputs a predetermined signal when the boosted voltage becomes equal to or higher than a reference voltage, and a predetermined voltage based on an output of the voltage detection circuit. And a control circuit for stopping the operation of the number of booster circuit elements. In addition, the semiconductor device according to the second aspect of the present invention includes a plurality of booster circuit elements connected in parallel for boosting a power supply voltage to generate a desired boosted voltage, so that the boosted voltage does not exceed a desired voltage. A stabilizing circuit that operates, an operation detecting circuit that detects an operation of the stabilizing circuit and outputs a predetermined signal, and a control circuit that stops operation of a predetermined number of booster circuit elements by an output of the operation detecting circuit. Have The inventions of the first and second aspects can be effectively applied to a nonvolatile semiconductor memory (EPROM, EEPROM, or flash memory). In this case, each of the booster circuit elements includes, for example, a series circuit including a plurality of insulated gate field effect transistors, and a capacitance element having one end connected to a contact point of an insulated gate field effect transistor adjacent to the series circuit. By supplying control clocks having phases opposite to each other to multiple terminals of these capacitive elements, a circuit configured to boost and output an input power supply voltage can be applied.
【０００６】[0006]
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１は本発明の第１の実施の形態を示す半
導体装置の昇圧回路の回路図である。この昇圧回路は、
電源電圧Ｖｃｃを昇圧して所望の昇圧電圧Ｖｐｐを発生
させるべく並列接続された複数の昇圧回路要素１、２、
・・・、ｍ−１、ｍと、前記昇圧電圧Ｖｐｐとリファレ
ンス電圧Ｖｒｅｆとを比較して所定の信号を出力する電
圧検知回路２０と、この電圧検知回路２０から出力を受
けて２つの昇圧回路要素ｍ−１及びｍの動作をオン／オ
フさせる容量制御回路３０と、昇圧電圧Ｖｐｐが所望の
電圧を越えないように動作する安定化回路（リミッタ
ー）４０とを有する。昇圧回路要素１、２、・・・、ｍ
−１、ｍは、図５及び図６で説明した従来の昇圧回路要
素と同じものである。すなわち、複数の絶縁ゲート型電
解効果トランジスタＩＧＦＥＴ（１）〜（Ｎ＋１）から
なる直列回路５０と、直列回路５０の互いに隣接するＩ
ＧＦＥＴの接点に一端を接続した容量素子Ｃ1 〜ＣN と
を有し、これら容量素子の多端に互いに逆位相の制御ク
ロックφ1 、φ2 を供給することにより、入力された電
源電圧ＶｃｃをＶｐｐに昇圧して出力するよう構成され
ている。Embodiments of the present invention will be described below. FIG. 1 is a circuit diagram of a booster circuit of a semiconductor device according to a first embodiment of the present invention. This booster circuit
A plurality of booster circuit elements 1, 2,... Connected in parallel to boost power supply voltage Vcc to generate a desired boosted voltage Vpp.
.., M−1, m, a voltage detection circuit 20 that compares the boosted voltage Vpp and the reference voltage Vref and outputs a predetermined signal, and two booster circuits that receive an output from the voltage detection circuit 20 It has a capacitance control circuit 30 for turning on / off the operations of the elements m-1 and m, and a stabilizing circuit (limiter) 40 for operating so that the boosted voltage Vpp does not exceed a desired voltage. Booster circuit elements 1, 2, ..., m
-1 and m are the same as those of the conventional booster circuit element described with reference to FIGS. That is, a series circuit 50 including a plurality of insulated gate type field effect transistors IGFETs (1) to (N + 1) and I
Capacitive elements C 1 to C N having one ends connected to the contacts of the GFETs. By supplying control clocks φ 1 and φ 2 having phases opposite to each other to multiple ends of these capacitive elements, the input power supply voltage Vcc is reduced. It is configured to step up to Vpp and output.
【０００７】電圧検知回路２０は２つの入力端子と１つ
の出力端子を有し、一方の入力端子は昇圧回路要素１、
２、・・・、ｍ−１、ｍのＶｐｐ出力に、もう一方の入
力端子はリファレンス電圧発生回路のＶｒｅｆ出力に接
続されている。そして、この電圧検知回路２０は、昇圧
電圧Ｖｐｐをリファレンス電圧Ｖｒｅｆと比較し、Ｖｐ
ｐがＶｒｅｆ以上になると出力端子から出力されるイネ
ーブル信号ＥＮがＨｉｇｈレベルからＬｏｗレベルにな
るよう構成されている。容量制御回路３０は、２入力の
２つのゲート回路３０ａ、３０ｂからなり、それぞれの
ゲート回路３０ａ、３０ｂの一方の入力端子にはクロッ
ク（φ1 ）が入力され、もう一方の入力端子にはイネー
ブル信号ＥＮが入力されている。各ゲート回路３０ａ、
３０ｂの出力端子は、昇圧回路要素ｍ−１、ｍのクロッ
ク入力端子に各々接続されている。そして、各ゲート回
路３０ａ、３０ｂは、イネーブル信号ＥＮがＬｏｗレベ
ルになるとクロックの出力を停止し、昇圧回路要素ｍ−
１、ｍの動作を停止させるように構成されている。安定
化回路４０は、昇圧電圧Ｖｐｐの出力側に接続されてお
り、出力電圧がＶｐｐを越えそうになった場合、その分
の電流を流してしまうことで、所望の安定した電圧を得
るようになっている。上記のように構成された第１の実
施の形態の昇圧回路では、昇圧電圧Ｖｐｐがリファレン
ス電圧Ｖｒｅｆ以上になると電圧検知回路２０から出力
されるイネーブル信号ＥＮがＨｉｇｈレベルからＬｏｗ
レベルに変わり、容量制御回路３０が並列接続されたｍ
個の昇圧回路要素１、２、・・・、ｍ−１、ｍのうちの
２つの昇圧回路要素ｍ−１、ｍの動作を停止させる。こ
れにより、昇圧回路のトータルの容量が（ｍ−２）／ｍ
倍に変化したことになる。The voltage detection circuit 20 has two input terminals and one output terminal, and one input terminal is connected to the booster circuit element 1,
, M-1, m are connected to the Vpp outputs and the other input terminal is connected to the Vref output of the reference voltage generation circuit. Then, the voltage detection circuit 20 compares the boosted voltage Vpp with the reference voltage Vref,
When p becomes equal to or more than Vref, the enable signal EN output from the output terminal is changed from a high level to a low level. The capacitance control circuit 30 includes two gate circuits 30a and 30b each having two inputs. A clock (φ 1 ) is input to one input terminal of each of the gate circuits 30a and 30b, and the other input terminal is enabled. The signal EN is being input. Each gate circuit 30a,
The output terminal of 30b is connected to each of the clock input terminals of the booster circuit elements m-1 and m. When the enable signal EN goes low, the gate circuits 30a and 30b stop outputting the clock, and the booster circuit element m-
1 and m are stopped. The stabilizing circuit 40 is connected to the output side of the boosted voltage Vpp, and when the output voltage is about to exceed Vpp, a current corresponding to the output voltage is supplied to obtain a desired stable voltage. Has become. In the booster circuit according to the first embodiment configured as described above, when the boosted voltage Vpp becomes equal to or higher than the reference voltage Vref, the enable signal EN output from the voltage detection circuit 20 changes from High level to Low.
Level and the capacitance control circuit 30 is connected in parallel.
The operation of two booster circuit elements m-1, m among the booster circuit elements 1, 2,..., M-1, m is stopped. Thereby, the total capacity of the booster circuit is (m−2) / m
This means that it has changed twice.
【０００８】図２は、上記のように昇圧電圧Ｖｐｐに応
じて容量制御を行う本発明の昇圧回路（図１）と、容量
制御を行わない従来の昇圧回路（図１の回路から電圧検
知回路及び容量制御回路を除いたもの）とにおける昇圧
電圧Ｖｐｐの経時変化を示したグラフ図である。安定化
回路（ＲＥＧ）を使用した場合従来の昇圧回路でも本発
明の昇圧回路でも昇圧電圧Ｖｐｐの経時変化曲線は同じ
となるが、安定化回路を使用しない場合における曲線は
図示するように異なる。安定化回路によって安定化され
た電圧Ｖｒｅｇとの差（Ｖａ、Ｖｂ）が、安定化回路を
通して電流が流れたことにより生じた電圧降下であり、
本発明の昇圧回路の方が従来のものより電圧差が小さく
なっている。したがって、その分消費電流が減少するこ
とになる。FIG. 2 shows a booster circuit according to the present invention (FIG. 1) which performs capacity control according to the boosted voltage Vpp as described above, and a conventional booster circuit which does not perform capacity control (from the circuit of FIG. 1 to the voltage detection circuit). FIG. 7 is a graph showing a change with time of the boosted voltage Vpp in FIG. When the stabilizing circuit (REG) is used, the time-dependent change curve of the boosted voltage Vpp is the same between the conventional boosting circuit and the boosting circuit of the present invention, but the curves when the stabilizing circuit is not used are different as shown in the figure. The difference (Va, Vb) from the voltage Vreg stabilized by the stabilization circuit is a voltage drop caused by the current flowing through the stabilization circuit,
The voltage difference of the booster circuit of the present invention is smaller than that of the conventional circuit. Therefore, the current consumption is reduced accordingly.
【０００９】図３は本発明の第２の実施の形態を示す半
導体装置の昇圧回路の回路図である。この昇圧回路は電
圧検知回路２０の代わりに安定化回路４０が動作してい
るかどうかを検知する動作検知回路５０を有しており、
動作検知回路５０からのイネーブル信号ＥＮが容量制御
回路３０の各ゲート回路３０ａ、３０ｂに入力されるよ
うになっている。図４は安定化回路４０と動作検知回路
５０の回路構成を示す図である。安定化回路４０はＶｐ
ｐとＶ0 （接地）間に直列接続された複数のＭＯＳダイ
オードＭa1、Ｍa2、・・・、Ｍanからなる。動作検知回
路５０は、複数のインバータＩＮＶａを直列接続してな
り、その入力端は安定化回路４０のＭＯＳダイオードＭ
a1とＭa2の接点に、出両端は容量制御回路３０の各ゲー
ト回路３０ａ、３０ｂに接続されている。インバータＩ
ＮＶａの反転電圧は、ＭＯＳダイオードＭa1のスレッシ
ュホールド電圧Ｖｔｎに設定されている。図４の回路構
成では、昇圧電圧Ｖｐｐが所望の電圧に達し、安定化回
路４０が動作し始める時、図中の点Ａでの電圧Ｖａは接
地電圧Ｖ0 よりＭＯＳダイオードＭa のスレッシュホー
ルド電圧Ｖｔｎ分高い電圧となる。そして、電圧Ｖａが
インバータＩＮＶａの反転電圧Ｖｔｎを越えると動作検
知回路５０の出力するイネーブル信号がＬｏｗレベルと
なり、容量制御回路３０が昇圧回路要素ｍ−１、ｍの動
作を停止させる。このように安定化回路４０の動作を検
知して昇圧回路要素ｍ−１、ｍのイネーブル信号を制御
することにより、プロセスのばらつきに対する動作マー
ジンが保たれる。なお、上記実施の形態ではｍ個の昇圧
回路要素１、２、・・・、ｍ−１、ｍのうちの２個の昇
圧回路要素ｍ−１、ｍの動作を制御するようにしたが、
１個あるいは３個以上の昇圧回路要素の動作を制御する
ようにしてもよい。FIG. 3 is a circuit diagram of a booster circuit of a semiconductor device according to a second embodiment of the present invention. This booster circuit has an operation detection circuit 50 for detecting whether the stabilization circuit 40 is operating instead of the voltage detection circuit 20,
An enable signal EN from the operation detection circuit 50 is input to each of the gate circuits 30a and 30b of the capacitance control circuit 30. FIG. 4 is a diagram showing a circuit configuration of the stabilization circuit 40 and the operation detection circuit 50. The stabilization circuit 40 has Vp
p and V 0 which a plurality that are connected in series between (ground) MOS diode M a1, M a2, ···, consisting M an,. The operation detection circuit 50 includes a plurality of inverters INVa connected in series, and has an input terminal connected to the MOS diode M of the stabilization circuit 40.
The output terminals are connected to the gates 30a and 30b of the capacitance control circuit 30 at the contact points a1 and Ma2 . Inverter I
Inverted voltage of NVa is set to the threshold voltage Vtn of the MOS diode M a1. Figure In the circuit configuration of the 4, the boost voltage Vpp has reached the desired voltage, when the stabilizing circuit 40 starts to operate, the voltage Va at the point A in FIG threshold voltage of the MOS diode M a than the ground voltage V 0 The voltage becomes higher by Vtn. Then, when the voltage Va exceeds the inverted voltage Vtn of the inverter INVa, the enable signal output from the operation detection circuit 50 becomes Low level, and the capacitance control circuit 30 stops the operation of the booster circuit elements m-1 and m. As described above, by detecting the operation of the stabilizing circuit 40 and controlling the enable signals of the booster circuit elements m-1 and m, an operation margin for process variations is maintained. In the above embodiment, the operation of two booster circuit elements m-1, m among m booster circuit elements 1, 2,..., M-1, m is controlled.
The operation of one or three or more booster circuit elements may be controlled.
【００１０】[0010]
【発明の効果】以上説明したように本発明は以下のよう
な優れた効果を発揮する。・請求項１の発明において
は、昇圧電圧がリファレンス電圧を越えると、昇圧回路
を構成する１部の昇圧回路要素の動作を止めるように構
成したので、昇圧電圧の立ち上がりを損なうことなく、
昇圧電圧が立ち上がった後安定化回路を流れる電流を減
少させて消費電流を少なくすることができる。・請求項
２の発明においては、安定化回路の動作を検知して昇圧
回路のイネーブル信号を制御するので、上記請求項１の
効果が得られるとともにプロセスのバラツキに影響され
ず安定した昇圧電圧を得ることができる。As described above, the present invention exhibits the following excellent effects. According to the first aspect of the present invention, when the boosted voltage exceeds the reference voltage, the operation of one of the booster circuit elements constituting the booster circuit is stopped, so that the rise of the boosted voltage is not impaired.
After the boost voltage has risen, the current flowing through the stabilizing circuit can be reduced to reduce current consumption. In the invention of claim 2, since the operation of the stabilizing circuit is detected and the enable signal of the boosting circuit is controlled, the effect of claim 1 can be obtained, and a stable boosted voltage can be obtained without being affected by process variations. Obtainable.
【図１】本発明の第１の実施の形態を示す半導体装置の
昇圧回路の回路図である。FIG. 1 is a circuit diagram of a booster circuit of a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の昇圧回路と従来の昇圧回路とにおける
昇圧電圧Ｖｐｐの経時変化を示したグラフ図である。FIG. 2 is a graph showing a temporal change of a boosted voltage Vpp in the booster circuit of the present invention and a conventional booster circuit.
【図３】本発明の第２の実施の形態を示す半導体装置の
昇圧回路の回路図である。FIG. 3 is a circuit diagram of a booster circuit of a semiconductor device according to a second embodiment of the present invention.
【図４】図３に示す安定化回路と動作検知回路の回路構
成を示す図である。FIG. 4 is a diagram showing a circuit configuration of a stabilizing circuit and an operation detecting circuit shown in FIG. 3;
【図５】従来の昇圧回路（昇圧回路要素）の一例を示し
た回路図である。FIG. 5 is a circuit diagram showing an example of a conventional booster circuit (booster circuit element).
【図６】従来の昇圧回路の一例を示した回路図である。FIG. 6 is a circuit diagram showing an example of a conventional booster circuit.
１、２、・・・、ｍ−１、ｍ 昇圧回路要素、２０ 電
圧検知回路、３０ 容量制御回路（制御回路）、４０
安定化回路、５０ 動作検知回路、ＥＮ イネーブル信
号、Ｖｃｃ 電源電圧、Ｖｐｐ 昇圧電圧、Ｖｒｅｆ
リファレンス電圧。1, 2, ..., m-1, m Step-up circuit element, 20 Voltage detection circuit, 30 Capacity control circuit (control circuit), 40
Stabilization circuit, 50 operation detection circuit, EN enable signal, Vcc power supply voltage, Vpp boost voltage, Vref
Reference voltage.
Claims (2)
生させる並列接続された複数の昇圧回路要素と、前記昇
圧電圧が所望の電圧を越えないように動作する安定化回
路と、前記昇圧電圧がリファレンス電圧以上になると所
定の信号を出力する電圧検知回路と、この電圧検知回路
の出力によって所定数の昇圧回路要素の動作を停止させ
る制御回路とを有することを特徴とする半導体装置。A plurality of booster circuit elements connected in parallel for boosting a power supply voltage to generate a desired boosted voltage; a stabilizing circuit operating so that the boosted voltage does not exceed a desired voltage; A semiconductor device comprising: a voltage detection circuit that outputs a predetermined signal when a voltage becomes equal to or higher than a reference voltage; and a control circuit that stops operation of a predetermined number of booster circuit elements by an output of the voltage detection circuit.
生させる並列接続された複数の昇圧回路要素と、前記昇
圧電圧が所望の電圧を越えないように動作する安定化回
路と、この安定化回路の動作を検知して所定の信号を出
力する動作検知回路と、この動作検知回路の出力によっ
て所定数の昇圧回路要素の動作を停止させる制御回路と
を有することを特徴とする半導体装置。2. A plurality of booster circuit elements connected in parallel for boosting a power supply voltage to generate a desired boosted voltage, a stabilizing circuit operating so that the boosted voltage does not exceed a desired voltage, A semiconductor device comprising: an operation detection circuit that detects an operation of a conversion circuit and outputs a predetermined signal; and a control circuit that stops operation of a predetermined number of booster circuit elements by an output of the operation detection circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22172096A JPH1050088A (en) | 1996-08-05 | 1996-08-05 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22172096A JPH1050088A (en) | 1996-08-05 | 1996-08-05 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050088A true JPH1050088A (en) | 1998-02-20 |
Family
ID=16771213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22172096A Pending JPH1050088A (en) | 1996-08-05 | 1996-08-05 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1050088A (en) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6141262A (en) * | 1998-04-24 | 2000-10-31 | Nec Corporation | Boosting circuit with boosted voltage limited |
| WO2001045239A1 (en) * | 1999-12-14 | 2001-06-21 | Infineon Technologies North America Corp. | Charge pump system having multiple independently activated charge pumps and corresponding method |
| US6278639B1 (en) | 1998-09-08 | 2001-08-21 | Kabushiki Kaisha Toshiba | Booster circuit having booster cell sections connected in parallel, voltage generating circuit and semiconductor memory which use such booster circuit |
| US6320455B1 (en) * | 1999-03-23 | 2001-11-20 | Nec Corporation | Boost circuit |
| JP2008193766A (en) * | 2007-02-01 | 2008-08-21 | Spansion Llc | Voltage generating circuit and control method thereof |
| JP2010050825A (en) * | 2008-08-22 | 2010-03-04 | Toppan Printing Co Ltd | Charge pump circuit |
| JP2010288185A (en) * | 2009-06-15 | 2010-12-24 | Toppan Printing Co Ltd | Charge pump circuit |
| JP2011071791A (en) * | 2009-09-28 | 2011-04-07 | Toppan Printing Co Ltd | Charge pump circuit |
| US7940117B2 (en) | 2008-05-14 | 2011-05-10 | Samsung Electronics Co., Ltd. | Voltage generation circuit and flash memory device including the same |
| JP2012104164A (en) * | 2010-11-05 | 2012-05-31 | Elpida Memory Inc | Semiconductor device and control method thereof |
-
1996
- 1996-08-05 JP JP22172096A patent/JPH1050088A/en active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6141262A (en) * | 1998-04-24 | 2000-10-31 | Nec Corporation | Boosting circuit with boosted voltage limited |
| EP0952588A3 (en) * | 1998-04-24 | 2000-12-20 | Nec Corporation | Boosting circuit with boosted voltage limited |
| US6278639B1 (en) | 1998-09-08 | 2001-08-21 | Kabushiki Kaisha Toshiba | Booster circuit having booster cell sections connected in parallel, voltage generating circuit and semiconductor memory which use such booster circuit |
| US6320455B1 (en) * | 1999-03-23 | 2001-11-20 | Nec Corporation | Boost circuit |
| WO2001045239A1 (en) * | 1999-12-14 | 2001-06-21 | Infineon Technologies North America Corp. | Charge pump system having multiple independently activated charge pumps and corresponding method |
| JP2008193766A (en) * | 2007-02-01 | 2008-08-21 | Spansion Llc | Voltage generating circuit and control method thereof |
| US7940117B2 (en) | 2008-05-14 | 2011-05-10 | Samsung Electronics Co., Ltd. | Voltage generation circuit and flash memory device including the same |
| JP2010050825A (en) * | 2008-08-22 | 2010-03-04 | Toppan Printing Co Ltd | Charge pump circuit |
| JP2010288185A (en) * | 2009-06-15 | 2010-12-24 | Toppan Printing Co Ltd | Charge pump circuit |
| JP2011071791A (en) * | 2009-09-28 | 2011-04-07 | Toppan Printing Co Ltd | Charge pump circuit |
| JP2012104164A (en) * | 2010-11-05 | 2012-05-31 | Elpida Memory Inc | Semiconductor device and control method thereof |
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