JPH10501632A - アクティブ・アドレス指定ディスプレイを駆動する方法および装置 - Google Patents

Abstract

(57)【要約】 ディスプレイ・システム（５００）は、入力信号を処理して、画像を生成する。入力信号は、画像値を含み、かつライン方向を有するラインを定める、データの連続フレームを含む。画像を表示するディスプレイ（１００）は、ライン方向に対応する方向である第２電極（１０４）を有する。データのフレームを格納するビデオ・メモリ（６４０）は、シングル・ライン・バッファ（６０２）およびシングル・フレーム・バッファ（６０８）を含む。コントローラ（６２２）は、ビデオ・メモリ（６４０）へのデータ・フレームの格納を制御し、タイムスロット中に所定の画像独立関数を生成する。計算エンジン（６３２）は、値を有する画像依存出力信号をタイムスロット中に算出する。各値は、所定の画像独立関数と、前記ビデオ・メモリ（６４０）に格納されたラインのうちの一つからの画像値とから判定される。

Description

【発明の詳細な説明】 アクティブ・アドレス指定ディスプレイを駆動する方法 および装置 発明の分野 本発明は、一般に、電子ディスプレイに関し、さらに詳しくは、メモリ条件お よび消費電力を節減するため、アクティブ・アドレス指定二乗平均（ｒｍｓ:roo t-mean-square）応答ディスプレイを駆動する方法および装置に関する。 発明の背景 直接多重化(direct multiplexed)ｒｍｓ応答電子ディスプレイの例に、周知な 液晶ディスプレイ（ＬＣＤ）がある。このようなディスプレイでは、ネマチック 液晶材料は、この液晶材料に接触した各表面に印加された電極を有する２つの平 行なガラス・プレートの間に配置される。一般に、電極は、一方のプレート上の 垂直カラム(column)と、他方のプレート上の水平ロウ(row)に配列され、カラム 電極とロウ電極とが重複するところで画素（ピクセル）を駆動する。高情報量デ ィスプレイ、例えば、携帯ラップトップ・ コンピュータでモニタとして用いられるディスプレイは、情報の任意のパターン を表現するため多数のピクセルを必要とする。４８０ロウと６４０カラムを有し ３０７，２００ピクセルを形成するマトリクスＬＣＤは今日のコンピュータで広 く採用されており、数百万ピクセルのマトリクスＬＣＤもまもなく期待される。 いわゆるｒｍｓ応答ディスプレイ(rms responding display)では、ピクセルの 光状態は、ピクセルに印加される電圧の二乗、すなわち、ピクセルの対置面上の 電極に印加される電圧の差、に実質的に応答する。ＬＣＤは、ピクセルの光状態 がピクセルに印加される電圧を変更することにより修正されてから、平衡状態に 戻るのに要する時間を特徴づける固有の時定数を有する。近年の技術的進歩によ り、多くのビデオ・ディスプレイで用いられるフレーム期間（約１６．７ミリ秒 ）に近い時定数を有するＬＣＤが生産される。このように短い時定数は、ＬＣＤ をすばやく応答させることができ、ディスプレイ画像の目立つスミア(smearing) を生じずに動画を描画するのに特に有利である。 アクティブ・アドレス指定方法(active addressing method)は、ビデオ情報デ ィスプレイ用に用いられるＬＣＤのコントラスト比を最適化するために一般に利 用される。一般に用いられるアクティブ・アドレス指定方法では、画像値のフレ ームからなるビデオ情報は、ディスプレイ・システムに送出される画像値のロウ のシーケンスに整理され る。各画像値は、ディスプレイのピクセルにおいて提示される画像におけるピク セルの値（白黒グレー・スケール・システムではグレー・スケール値）を表す。 アクティブ・アドレス指定方法は、フレーム期間に対応する共通の期間Ｔを有す る周期的パルスの列からなる信号で、ロウ電極を駆動する。ロウ信号は、表示さ れる画像とは独立しており、好ましくは直交(orthogonal)かつ正規化(normalize d)される、すなわち、正規直交(orthonormal)である。直交という用語は、ロウ の一つに印加される信号の振幅が別のロウに印加される信号の振幅で乗算される 場合に、フレーム期間におけるこの積の積分がゼロであることを表す。正規化と いう用語は、すべてのロウ信号がフレーム期間Ｔにおいて積分された同じｒｍｓ 電圧を有することを表す。 アクティブ・アドレス指定の問題点は、毎秒毎に要する多数の計算によって生 じる。例えば、４８０ロウと６４０カラムおよび６０フレーム／秒のフレーム・ レートを有するグレー・スケール・ディスプレイでは、毎秒１００億弱の計算を 必要とする。アクティブ・アドレス指定を利用する一般的な現在入手可能なディ スプレイ・システムは、２セットのビデオ画像メモリを有し、それぞれのセット は４８０ｘ６４０個の画像値を格納でき、各画像値は一般に８ビット値である。 メモリ・セットのうち一方は、ロウ単位で画像値のフレームを組み立てるために 用いられ、第２のメモリ・セットは、画像値のカラムがフレーム期間で一定 のままとなる画像値のソースとして用いられる。このようにカラム情報を一定に 維持することは、画像のジッタおよびスミアを防ぐために重要である。上記のレ ートで計算を実行することは現在の技術で可能であるが、アクティブ・アドレス 指定ディスプレイ用に用いられる計算エンジンとしてこれまで提唱されたアーキ テクチャはメモリ条件を最小限に抑えるように最適化されない。メモリ条件問題 は携帯用途で特に重要であり、ここでは過剰なメモリにより過剰な電力条件，パ ーツの大型化およびメモリの高コスト化が生じる。過剰な電力条件は、寸法およ びバッテリ寿命が主な設計項目であるバッテリ駆動型ラップトップ・コンピュー タなどの携帯用途において特に重要である。 従って、メモリ条件を最小限に抑え、また画像処理システムの消費電力および 寸法を最小限に抑えるように、アクティブ・アドレス指定ディスプレイを制御・ 駆動する方法および装置が必要とされる。 発明の概要 本発明の第１態様では、ディスプレイ・システムは入力信号を処理して、画像 を生成する。入力信号は、データの連続フレームを含み、各フレームは、複数の 連続的に送信された画像データのラインを定める。これらのラインは、ライン方 向を有する。ディスプレイ・システムは、アクテ ィブ・アドレス指定ディスプレイ，ビデオ・メモリ，コントローラ，計算エンジ ン，第１ドライバ素子および第２ドライバ素子を有する。 アクティブ・アドレス指定ディスプレイは画像を表示するためのものであり、 ピクセルを形成する交点において互いに交差する複数の第１電極と複数の第２電 極とを有する。複数の第２電極は、ライン方向に対応する方向である。ビデオ・ メモリは、シングル・ライン・バッファおよびシングル・フレーム・バッファに よって構成される。シングル・ライン・バッファは入力信号に結合され、複数の 連続的に送信された画像値のラインのうちの一つを含む格納済みラインを累積す るためのものである。シングル・フレーム・バッファはシングル・ライン・バッ ファに結合され、複数の格納済みラインを含むデータのフレームを格納するため のものである。コントローラは、ビデオ・メモリに結合される。コントローラは 、格納済みラインが前記シングル・ライン・バッファに完全に格納された後に、 格納済みラインを前記シングル・ライン・バッファから前記シングル・フレーム ・バッファに転送し、タイムスロット中に少なくともＭ個の値を有する所定の画 像独立関数(imageindependent function)を生成する。計算エンジンは、コント ローラおよびビデオ・メモリに結合される。計算エンジンは、タイムスロット中 に画像依存出力信号を算出する。画像依存出力信号は、Ｎ個の値を有する。Ｎ個 の値の それぞれは、所定の画像独立関数と、Ｎセットの画像値のうちの一つから求めら れる。計算エンジンは、前記シングル・フレーム・バッファに格納された複数の 格納済みラインのうちの異なる一つから、Ｎセットの画像値のそれぞれを読み出 す。第１ドライバ素子は、コントローラおよびアクティブ・アドレス指定ディス プレイに結合される。タイムスロット中に、第１ドライバ回路は、Ｍ個の第１電 極に結合されるＭ個の第１電圧を生成する。Ｍ個の第１電圧のそれぞれは、少な くともＭ個の値のうちの一つに比例する。第２ドライバ素子は、計算エンジンお よびアクティブ・アドレス指定ディスプレイに結合される。タイムスロット中に 、第２ドライバ素子は、Ｎ個の第２電極に結合されるＮ個の第２電圧を生成する 。Ｎ個の第２電圧のそれぞれは、Ｎ個の値のうちの一つに比例する。 本発明の第２態様では、ディスプレイ・システムは入力信号を処理して、画像 を生成する。入力信号は、複数の連続的に送信された画像値のカラムを定めるデ ータの連続フレームを含む。ディスプレイ・システムは、アクティブ・アドレス 指定ディスプレイ，ビデオ・メモリ，コントローラ，計算エンジン，ロウ・ドラ イバ素子およびカラム・ドライバ素子を含む。 アクティブ・アドレス指定ディスプレイは画像を表示するためのものであり、 ピクセルを形成する交点において互いに交差する複数のロウ電極と複数のカラム 電極とを有す る。ビデオ・メモリはデータのフレームを格納するためのものであり、シングル ・カラム・バッファおよびシングル・フレーム・バッファを含む。シングル・カ ラム・バッファは入力信号に結合され、複数の連続的に送信された画像値のカラ ムのうちの一つを含む格納済みカラムを累積するためのものである。シングル・ フレーム・バッファはシングル・カラム・バッファに結合され、複数の格納済み カラムからなるデータのフレームを格納するためのものである。コントローラは 、ビデオ・メモリに結合される。コントローラは、対応する格納済みカラムから の画像値が前記シングル・フレーム・バッファから読み出されない間で、かつ格 納済みカラムが前記シングル・カラム・バッファに完全に格納された後に、格納 済みカラムを前記シングル・カラム・バッファから前記シングル・フレーム・バ ッファに転送する。コントローラは、タイムスロット中に、少なくともＭ個の値 を有する所定の画像独立関数を生成する。計算エンジンは、コントローラおよび ビデオ・メモリに結合される。計算エンジンは、タイムスロット中に画像依存出 力信号を算出する。画像依存出力信号は、Ｎ個の値を有する。Ｎ個の値のそれぞ れは、所定の画像独立関数と、Ｎセットの画像値のうちの一つから求められ、前 記計算エンジンは、シングル・フレーム・バッファに格納された複数の格納済み カラムのうちの異なる一つから、Ｎセットの画像値のそれぞれを読み出す。ロウ ・ドライバ素子は、コントローラ およびアクティブ・アドレス指定ディスプレイに結合される。ロウ・ドライバ回 路は、Ｍ個のロウ電極に結合されるＭ個のロウ電圧を生成する。Ｍ個のロウ電圧 のそれぞれは、タイムスロット中にＭ個の値のうちの一つに比例する。カラム・ ドライバ素子は、計算エンジンおよびアクティブ・アドレス指定ディスプレイに 結合される。カラム・ドライバ素子は、Ｎ個のカラム電極に結合されるＮ個のカ ラム電圧を生成する。Ｎ個のカラム電圧のそれぞれは、タイムスロット中にＮ個 の値のうちの一つに比例する。 本発明の第３態様では、方法は、入力信号を処理してアクティブ・アドレス指 定ディスプレイ上で画像を生成する電子デバイスにおいて用いられる。入力信号 は、複数の連続的に送信された画像値のラインを定めるデータのフレームを含む 。複数の連続的に送信されたラインは、ライン方向を有する。この方法は、累積 する段階，転送する段階，生成する段階，読み出す段階，算出する段階，反復す る段階，第１電圧を生成する段階および第２電圧を生成する段階とを含む。 累積する段階では、複数の連続的に送信された画像値のラインのうちの一つか らなる格納済みラインは、シングル・ライン・バッファに格納される。生成する 段階では、少なくともＭ個の値を有する所定の画像独立関数がタイムスロット中 に生成される。読み出す段階では、複数の画像値は、シングル・フレーム・バッ ファに格納された複数の格納済 みラインのうちの一つから読み出される。算出する段階では、画像依存出力信号 のＮ個の値のうちの一つがタイムスロット中に算出される。Ｎ個の値のそれぞれ は、所定の画像独立関数と、読み出す段階において読み出された複数の画像値か ら求められる。反復する段階では、各反復について複数の格納済みラインのうち の異なる一つを用いて、読み出す段階および算出する段階がタイムスロット中に 反復される。第１電圧を生成する段階では、タイムスロット中にＭ個の第１電圧 が生成され、アクティブ・アドレス指定ディスプレイのＭ個の第１電極に結合さ れる。Ｍ個の第１電圧のそれぞれは、所定の画像独立関数の少なくともＭ個の値 のうちの一つに比例する。第２電圧を生成する段階では、タイムスロット中にＮ 個の第２電圧が生成され、ライン方向に対応する方向を有するアクティブ・アド レス・ディスプレイのＮ個の第２電極に結合される。Ｎ個の第２電圧のそれぞれ は、Ｎ個の値のうちの一つに比例する。 本発明の第４態様では、電子デバイスは、マイクロコンピュータ，筐体および ディスプレイ・システムを含む。マイクロコンピュータは、データの連続フレー ムを含む入力信号を送信するためのものであり、各フレームは複数の連続的に送 信された画像値のラインを定める。複数の連続的に送信されたラインは、ライン 方向を有する。筐体は、マイクロコンピュータに結合され、マイクロコンピュー タおよびディスプレイ・システムを支持し、保護する。ディス プレイ・システムは、マイクロコンピュータに結合され、入力信号を処理して、 画像を生成する。ディスプレイ・システムは、アクティブ・アドレス指定ディス プレイ，ビデオ・メモリ，コントローラ，計算エンジン，第１ドライバ素子およ び第２ドライバ素子を含む。 アクティブ・アドレス指定ディスプレイは画像を表示するためのものであり、 ピクセルを形成する交点において互いに交差する複数の第１電極と複数の第２電 極とを有する。複数の第２電極は、ライン方向に対応する方向である。ビデオ・ メモリは、シングル・ラインバッファおよびシングル・フレーム・バッファによ って構成される。シングル・ライン・バッファは入力信号に結合され、複数の連 続的に送信された画像値のラインのうちの一つを含む格納済みラインを累積する ためのものである。シングル・フレーム・バッファはシングル・ライン・バッフ ァに結合され、複数の格納済みラインを含むデータのフレームを格納するための ものである。コントローラは、ビデオ・メモリに結合される。コントローラは、 格納済みラインが前記シングル・ライン・バッファに完全に格納された後に、格 納済みラインを前記シングル・ライン・バッファから前記シングル・フレーム・ バッファに転送し、タイムスロット中に少なくともＭ個の値を有する所定の画像 独立関数を生成する。計算エンジンは、コントローラおよびビデオ・メモリに結 合される。計算エンジンは、タイムスロット中に画像依存出 力信号を算出する。画像依存出力信号は、Ｎ個の値を有する。Ｎ個の値のそれぞ れは、所定の画像独立関数と、Ｎセットの画像値のうちの一つから求められる。 計算エンジンは、前記シングル・フレーム・バッファに格納された複数の格納済 みラインのうちの異なる一つから、Ｎセットの画像値のそれぞれを読み出す。第 １ドライバ素子は、コントローラおよびアクティブ・アドレス指定ディスプレイ に結合される。タイムスロット中に、第１ドライバ回路は、Ｍ個の第１電極に結 合されるＭ個の第１電圧を生成する。Ｍ個の第１電圧のそれぞれは、少なくとも Ｍ個の値のうちの一つに比例する。第２ドライバ素子は、計算エンジンおよびア クティブ・アドレス指定ディスプレイに結合される。タイムスロット中に、第２ ドライバ素子は、Ｎ個の第２電極に結合されるＮ個の第２電圧を生成する。Ｎ個 の第２電圧のそれぞれは、Ｎ個の値のうちの一つに比例する。 図面の簡単な説明 第１図は、従来の液晶ディスプレイの一部の正面正射図である。 第２図は、従来の液晶ディスプレイの一部の第１図のライン２−２から見た正 射断面図である。 第３図は、本発明の好適な実施例によるウォルシュ関数の８ｘ８マトリクスで ある。 第４図は、本発明の好適な実施例による第３図のウォルシュ関数に対応する駆 動信号を示す。 第５図は、本発明の好適な実施例によるディスプレイ・システムの電気ブロッ ク図である。 第６図は、本発明の好適な実施例によるディスプレイ・システムの処理システ ムの電気ブロック図である。 第７図は、本発明の第１の別の実施例によるディスプレイ・システムの電気ブ ロック図である。 第８図は、本発明の好適な実施例および別の実施例による処理システムのｒｍ ｓ補正率計算機の電気ブロック図である。 第９図は、本発明の好適な実施例および別の実施例による処理システムの計算 エンジンの電気ブロック図である。 第１０図は、本発明の好適な実施例および別の実施例による処理システムのコ ントローラの電気ブロック図である。 第１１図は、本発明の好適な実施例および別の実施例によるパーソナル・コン ピュータの電気ブロック図である。 第１２図は、本発明の好適な実施例および別の実施例によるパーソナル・コン ピュータの正面正射図である。 第１３図は、本発明の好適な実施例および第１の別の実施例によるビデオ・メ モリをロードする動作を説明するフローチャートである。 第１４図は、本発明の好適な実施例および別の実施例によるｒｍｓ補正率計算 機の動作を説明するフローチャート である。 第１５図は、本発明の好適な実施例および別の実施例による計算エンジンの動 作を説明するフローチャートである。 好適な実施例の詳細な説明 本発明の好適な実施例および別の実施例によるディスプレイ処理システムにつ いて、以下で詳細に説明し、ここでディスプレイ処理システムは、第１電極およ び第２電極を有するディスプレイを駆動して、画像を表示し、この画像は、画像 値のラインからなる連続フレームでディスプレイ処理システムに送信され、ライ ンの方向（ロウまたはカラム）は、第２電極の方向に対応する。複数のタイムス ロットのそれぞれにおいて、第１電極は所定の画像独立信号で駆動され、第２電 極は画像依存信号で駆動される。各タイムスロット中に、画像依存信号は、各第 ２電極について一つ、複数の値を有する。本発明の好適な実施例および別の実施 例による以下で説明する独自のアーキテクチャは、送信された画像値の一つのラ インにのみ基づいて、画像依存信号の各値を計算し、そのためディスプレイ処理 システムの画像値メモリ条件および相互接続条件が最小限に抑えられる。 第１図および第２図を参照して、従来の液晶ディスプレイ（ＬＣＤ）１００の 一部の正射正面図および断面図は、 第１および第２透明基板１０２，２０６を示し、その間のスペースは液晶材料２ ０２の層で埋められる。周辺シール材２０４は、液晶材料がＬＣＤ１００から漏 れるのを防ぐ。ＬＣＤ１００は、第２透明基板２０６上に配置されたロウ電極１ ０６と、第１透明基板１０２上に配置されたカラム電極１０４とによって構成さ れる複数の透明電極をさらに含む。カラム電極１０４がロウ電極１０６に重複す る各点、例えば、交点１０８において、重複する電極１０４，１０６に印加され る電圧は、その間の液晶材料２０２の光状態を制御でき、それにより制御可能な 画素（ピクセル）を形成する。ＬＣＤは本発明の好適な実施例による好適なディ スプレイ要素であるが、他の種類のディスプレイ要素も、ＬＣＤのｒｍｓ応答と 同様に、各ピクセルに印加される電圧の二乗に応答する光特性を示せば、利用で きることが理解される。 第３図および第４図を参照して、本発明の好適な実施例によるウォルシュ関数 ３００の８ｘ８（３次）マトリクスと、対応するウォルシュ波形４００を示す。 ウォルシュ関数は正規直交であり、上記の発明の背景で述べたように、アクティ ブ・アドレス指定ディスプレイ・システムで利用するのに好適である。このよう なディスプレイ・システムで用いると、ウォルシュ波形４００によって表される レベルを有する電圧は、ＬＣＤ１００の選択された複数の電極に固有に印加され る。例えば、ウォルシュ波形４０４，４ ０６，４０８は、第１（最上部），第２および第３ロウ電極１０６にそれぞれ印 加できる。このように、ウォルシュ波形４００のそれぞれはロウ電極１０６の対 応する一つに固有に印加される。なお、ウォルシュ波形４０２は望ましくないＤ Ｃ電圧でＬＣＤをバイアスするので、ＬＣＤ用途でウォルシュ波形４０２を利用 しないことが好ましい。 ウォルシュ波形４００の値は各タイムスロット中に一定であることに留意され たい。８個のウォルシュ波形４００のタイムスロットの期間は、開始４１０から 終了４１２までのウォルシュ波形４００の完全な１サイクルの期間の８分の１で ある。ディスプレイをアクティブ・アドレス指定するためにウォルシュ波形を利 用する場合、ウォルシュ波形４００の完全な１サイクルの期間はフレーム期間、 すなわち、ＬＣＤ１００のすべてのピクセル１０８を制御するためにデータの完 全な１セットを受信する時間、に等しく設定される。 ８つのウォルシュ波形４００は、８個までのロウ電極１０６（ウォルシュ波形 ４０２を利用しない場合、７個）を固有に駆動できる。なお、実用的なディスプ レイはさらに多くのロウを有することが理解される。例えば、４８０ロウおよび ６４０カラムを有するディスプレイは、現在ラップトップ・コンピュータにおい て広く利用される。ウォルシュ関数マトリクスは、２の累乗によって決まる完全 なセットで利用可能であり、また正規直交条件は２つ以上の電 極を各ウォルシュ波形から駆動することを許さないので、４８０個のロウ電極１ ０６を有するディスプレイを駆動するためには、５１２ｘ５１２（２⁹ｘ２⁹）ウ ォルシュ関数マトリクスが必要になる。この場合、タイムスロットＴの期間は、 フレーム期間の５１２分の１である。４８０個のロウ電極１０６を駆動するため ４８０個のウォルシュ波形が用いられ、一方、ＤＣバイアスを有する第１ウォル シュ波形４０２を好ましくは含む、残りの３２個は未使用である。 第５図を参照して、本発明の好適な実施例によるディスプレイ・システム５０ ０の電気ブロック図は、表示すべきデータの連続フレームを含む入力信号を受信 するため、好ましくは、８ビット幅のデータ入力ライン５０８に結合された複数 の処理システム５１０からなる。データの連続フレームは、ラインにまとめられ る画像値を定める。ラインは、本発明の好適な実施例に従って、垂直走査線また は画像値のカラムである。データの連続フレームは、６４０本のラインを含み、 それぞれのラインは４８０個の連続的に送信された画像値からなる。ＬＣＤ１０ ０は従来の設計であり、ＬＣＤ１００で水平に延在する、以下では第１電極とい う４８０個のロウ電極と、以下では第２電極という２セットのカラム電極とを有 する。なお、画像値のラインは、第２セットの電極に対応する垂直またはカラム 方向を有することが理解される。各セットの第２（カラム）電極は、 エッジ（上または下）からディスプレイ５０１のほぼ中心まで垂直に延在し、各 第２（カラム）電極は第１（ロウ）電極の半分と交差する。この従来の電極配置 は、各処理システムによって実行される計算量を低減し、従来のアクティブ・ア ドレス指定ディスプレイのディスプレイ・システムならびに本発明の好適な実施 例によるディスプレイ・システム５００のコントラストおよび最大フレーム・レ ートを、簡単かつコスト効率的に改善する。この種の第２ディスプレイ電極の配 列を以下では分割第２電極(split second electrodes)という。各処理システム ５１０の計算条件を軽減するため、ＬＣＤ１００は８つの領域５１１に分割され 、各領域は処理システム５１０の一つによって担当され、各領域は１６０個のカ ラム電極１０４と、２４０個のロウ電極１０６とを収容する。なお、本発明の好 適な実施例において必要なウォルシュ・マトリクスは２⁸ｘ２⁸（２５６ｘ２５６ ）のサイズであり、よってタイムスロットＴはフレーム期間の２５６分の１であ る。 処理システム５１０は、画像依存（カラム）出力ライン５１２上のデジタル出 力信号を対応するアナログ第２（カラム）ドライブ信号に変換するため、好まし くは８ビット幅の画像依存（カラム）出力ライン５１２によって、Sony Corpora tion社製のモデルＣＸＤ１１７８Ｑ ＤＡＣなどのビデオ・デジタル／アナログ ・コンバータ（ＤＡＣ）５０２に結合される。ＤＡＣ５０２は、ＬＣＤ１００の 第２ （カラム）電極１０４をアナログ第２（カラム）ドライブ信号を駆動するため、 Seiko Epson Corporation社製のモデルＳＥＤ１７７９Ｄ０Ａドライバなどのア ナログ・タイプの第２（カラム）ドライブ素子５０４に結合される。また、処理 システム５１０のうち２つは、ＬＣＤ１００の上分割および下分割の第１（ロウ ）電極１０６を所定のセットのウォルシュ信号で駆動するため、画像独立（ロウ ）出力ライン５１４によって、Seiko Epson Corporation社製のモデルＳＥＤ１ ７０４ドライバなどのデジタル・タイプの第１（ロウ）ドライブ素子５０６に結 合される。なお、ＤＡＣ５０２，第２（カラム）ドライブ素子５０４および第１ （ロウ）ドライブ素子５０６について他の同様な部品も利用できることが理解さ れる。 第２（カラム）および第１（ロウ）ドライブ素子５０４，５０６は、タイムス ロットＴ（第４図）の期間中に、第２（カラム）および第１（ロウ）電極１０４ ，１０６のそれぞに宛てられたドライブ・レベル情報のバッチを受信・格納する 。次に、第２（カラム）および第１（ロウ）ドライブ素子５０４，５０６は、次 のバッチ、例えば、次のタイムスロットＴに対応するバッチが第２（カラム）お よび第１（ロウ）ドライブ素子５０４，５０６によって受信されるまで、受信し たドライブ・レベル情報に基づいて各第２（カラム）および第１（ロウ）電極１ ０４，１０６についてドライブ・レベルを実質的に同時に印加・維持する。 このように、すべての第２（カラム）および第１（ロウ）電極１０４，１０６の ドライブ信号の遷移は、実質的に互いに同期して生じる。 第６図を参照して、本発明の好適な実施例によるディスプレイ・システムの処 理システム５１０のうちの一つの電気ブロック図は、コントローラ６２２，ビデ オ・メモリ６４０，画像依存出力計算機６５０および画像独立関数シフト・レジ スタ６１４からなる。ビデオ・メモリ６４０は、ライン・バッファ６０２および フレーム・バッファ６０８によって構成される。データ入力ライン５０８は、ラ イン・バッファ６０２に結合される。ライン・バッファ６０２は、タイミング信 号６３９によってコントローラ６２２に結合される。ライン・バッファは、デー タ・フレームのシングル・ラインから２４０個の連続的に送信された画像値を受 信して、２４０個の画像値を格納し、パラレル・バス６３３上で２４０個の画像 値を出力する。なお、処理システム５００はディスプレイ１００の画像値の一つ のブロック５１１を処理するため、ライン・バッファ６０２は４８０個の画像値 の一つのラインの一部を格納し、そのため部分的シングル・ライン・バッファ６ ０２とも呼ばれることがあることが理解される。タイミング信号６３９は、送信 される画像値との同期を行う。ライン・バッファ６０２は、従来の入力回路，従 来のカウンタ，従来のランダム・アクセス・メモリ（ＲＡＭ），従来の制御論理 および十分ではあ るが過剰ではないサイズの従来のシフト・レジスタ素子によって構成され、これ らは従来のように相互結合され、画像値のシングル・ラインを受信，格納および 転送する所望の機能を提供する。なお、一部のディスプレイ・システム５００で は、入力信号はアナログでもよく、その場合、ディスプレイ・システム５００は 、ライン・バッファ６０２に結合されるデジタル信号を生成するためのアナログ ／デジタル・コンバータも含むことが理解される。 パラレル・バス６３３は、画像値の完全なラインが受信されたときに画像値の ラインをフレーム・バッファ６０８に転送し、かつフレーム・バッファ６０８に 転送された画像値の対応するラインを前回のデータ・フレームから削除するため 、ライン・バッファ６０２をフレーム・バッファ６０８に結合する。パラレル・ バス６３３は、２４０ｘ８ビット幅のバスである。フレーム・バッファ６０８は 、従来のメモリ，入力，出力およびアドレス指定素子からなる２４０個の画像値 の１６０本のラインを格納するのに十分ではあるが過剰でない格納番地を有する ＲＡＭであり、メモリ，アドレス指定，入力および出力素子は画像値のラインの 従来のパラレル入力および出力のために配列される。なお、処理システム５００ はディスプレイ１００の画像値の１ブロック５１１を処理するので、フレーム・ バッファ６０８は６２０ラインのシングル・フレームの一部を格納し、そのため シングル・フレーム・メモリ６０８は部分的 シングル・フレーム・バッファ６０８とも呼ばれることがあることが理解される 。 コントローラ６２２は、ライン・バッファ６０２およびフレーム・バッファ６ ０８の動作を制御するため、制御バス６２４によってライン・バッファ６０２お よびフレーム・バッファ６０８に結合される。コントローラ６２２は、画像独立 関数シフト・レジスタ６１４の動作を制御するため、制御バス６２４によって画 像独立関数シフト・レジスタ６１４にさらに結合される。コントローラ６２２は 、コントローラ６２２によって生成された所定の画像独立関数を画像独立関数シ フト・レジスタ６１４に転送するため、画像独立関数バス６３５によって結合さ れる。画像依存出力計算機６５０は、ｒｍｓ補正率計算機６３２，補正率バッフ ァ６０１および計算エンジン６１０によって構成される。コントローラ６２２は 、計算エンジン６１０の動作を制御するため、制御バス６２４，タイミング信号 ６３７および仮想値信号(virtual value signal)６５６によって計算エンジン６ １０にさらに結合される。また、コントローラ６２２は、ｒｍｓ補正率計算機６ ３２を制御するため、制御バス６２４によってｒｍｓ補正率計算機６３２に結合 され、またデータ入力ライン５０８上で入力信号との画像値同期を行うため、タ イミング信号６３９によって結合される。また、ｒｍｓ補正率計算機６３２は、 画像値のラインを受信して、第７図を参照して以下で説明するように、各 ラインの補正率を判定するため、データ入力ライン５０８に結合される。補正率 バッファ６０１は、各ラインについてｒｍｓ補正率計算機６３２によって判定さ れ、送出された補正率を受信・格納するため、第１補正率信号６０７によってｒ ｍｓ補正率計算機６３２に結合される。コントローラ６２２は、補正率バッファ ６０１を制御するため、制御バス６２４によって補正率バッファにさらに結合さ れる。各補正率は、各フレーム期間について補正率バッファ６０１に格納され、 この補正率バッファ６０１は、画像値の１６０本の最も新しく受信したラインに 対応する１６０個の補正率を格納する。補正率バッファ６０１は、補正率を計算 エンジン６１０に転送するため、第２補正率信号６０９によって画像独立関数シ フト・レジスタ６１４に結合される。 フレーム・バッファ・メモリ６０８内の画像値は、コントローラ６２２によっ てブロックに整理され、各ブロックは、第２電極１０４のシングル・グループに よって制御される実質的にすべてのピクセル１０８に対応し、グループ・サイズ は本発明に基づいて決定され、第２電極１０４は、処理システム５１０が担当す る領域５１１に入る。ブロック・サイズは、上記のように、２４０画像値の１６ ０本のラインである。コントローラ６２２は、ライン・バッファ６０２およびフ レーム・バッファ６０８の動作を制御して、データ・フレーム内のブロックのう ち一つの所定のブロッ クについて画像値を変換・格納する。所定のブロック内の画像値の完全なライン がデータ入力ライン５０８上で送信されると、コントローラ６２２はライン・バ ッファ６０２を制御して、ライン・バッファ６０２に格納された画像値を、送信 された画像値のラインに対応するフレーム・バッファ６０８内の所定のライン番 地に転送する。 フレーム・バッファ・メモリ６０８は、各ウォルシュ信号タイムスロットＴに ついて第２電極１０４を駆動するための値を計算するため、パラレル・データ・ バス６３０によって計算エンジン６１０に結合される。パラレル・データ・バス ６３０は、第２電極１０４のシングル・グループによって制御され、かつ処理シ ステム５１０が担当するＬＣＤ１００の領域５１１に入る実質的にすべてのピク セル１０８について画像値を同時に送信するために十分広い。例えば、２４０ロ ウを担当し、８ビットのピクセル値を有する処理システム５１０では、パラレル ・データ・バス６３０は、１９２０本のパラレル経路を有していなければならな い。 画像独立関数シフト・レジスタ６１４の機能は、各タイムスロットＴについて 処理システム５１０によって担当される第１電極に対応するウォルシュ関数値を コントローラ６２２から受信することである。画像独立関数バス６３５上でタイ ムスロットＴについてウォルシュ関数値を受信すると、画像独立関数シフト・レ ジスタ６１４は、タイムス ロットＴの画像独立信号の計算に用いるため、タイムスロットＴについて受信し たウォルシュ関数値を計算エンジン６１０に転送する。また、画像独立関数シフ ト・レジスタ６１４は、本発明の好適な実施例によりコントローラ６２２によっ て制御されるレートにて、各タイムスロットＴについて処理システム５１０によ って担当される第１電極に対応するウォルシュ関数値によって画像独立出力ライ ン５１４を駆動する。画像独立関数シフト・レジスタ６１４は、好ましくは、従 来の２４０ｘ１ビットのシリアル入力／パラレル出力シフト・レジスタである。 画像独立関数シフト・レジスタ６１４は十分シンプルなため、特に、高度な回路 集積を利用する実施例では、コントローラ６２２に組み込むこともできる。 計算エンジン６１０は、ウォルシュ関数値を計算エンジン６１０に転送するた め、パラレル転送バス６３６によって画像独立関数シフト・レジスタ６１４に結 合される。パラレル転送バス６３６は、処理システム５１０によって担当される 各第１電極の１ビット・ウォルシュ関数値を転送するため十分広くなければなら ない。例えば、２４０個の第１電極を担当する処理システム５１０では、パラレ ル転送バス６３６は２４０本のパラレル経路を有しなければならない。なお、ウ ォルシュ関数が好ましいが、他の正規直交関数も計算エンジン６１０によって利 用され、計算を実行できることが理解される。計算エンジン６１０は、各タ イムスロット中に１６０個の値を有する画像依存信号を算出する。１６０個の値 のそれぞれは、一つの第２電極を駆動するために用いられ、フレーム・バッファ ６０８に格納された画像値の一つのラインと、補正率バッファ６０１に格納され た一つの補正率と、タイムスロットＴのウォルシュ関数（画像独立関数）とから 判定される。補正率は、画像値の対応する一つのラインに基づく。従って、計算 エンジン６１０は、各タイムスロット中に、１６０個の画像独立値計算を行い、 各値は画像値の一つのラインにのみ依存する。計算エンジン６１０の構造および 動作については、以下でさらに詳しく説明する。コントローラ６２０は、各ライ ンの格納が画像依存信号の２つの値の連続した値計算の間で実行され、かつ画像 値の対応するラインがフレーム・バッファ６０８から読み出される、画像値の対 応するラインを伴う値計算のライン読み出し動作中に、決して実行されないよう に、画像値の各ラインのフレーム・バッファ６０８への格納を制御する。コント ローラ６２２は、データ・フレームのソース、例えば、パーソナル・コンピュー タのプロセッサから、同期信号およびクロック信号をそれぞれ受信するため、フ レーム同期ライン６３８およびクロック・ライン６４２にさらに結合される。 画像ラインは画像値計算の間で格納されるので、計算エンジン６１０が画像値 のラインに基づいて画像依存値計算を行う間、画像値は安定することが理解され る。本発明の 好適な実施例によるメモリおよび計算アーキテクチャは、画像値がライン方向に 対して直交な方向で更新される場合に生じるスミアおよびコントラストの損失を 防ぐ。画像値のラインが画像値のロウとして受信され、また画像依存信号がディ スプレイのカラム電極に対して直交に印加される従来のディスプレイ・システム では、コントラストの損失およびスミアは、２つのフル・フレーム・バッファを 利用し、第２のフレーム・バッファに書き込みながら第１のフレーム・バッファ から読み出すことによって防いでいた。これは、従来のディスプレイ・システム では、受信される画像値および画像依存信号値を算出するためにフレームから読 み出される画像値のラインの「方向」の不整合性のために、このような従来シス テムで一つのフレーム・バッファのみが用いられる場合に生じる画像値の変化を 防ぐために行われた。本発明の好適な実施例に基づいて説明した独自のアーキテ クチャは、画像値を複数のラインとしてフレーム・バッファ６０８に格納し、か つそれぞれが画像値の一つのラインに依存する値を有する画像依存出力信号を計 算することにより、ビデオ・メモリ条件を実質的にライン・バッファ６０２およ びフレーム・バッファ６０８に低減する。シングル・フレーム・バッファ８０８ についてパラレル・ライン入力および出力を利用する、本発明の好適な実施例に 基づいて説明されるこの独自のアーキテクチャは、フレーム・メモリへの画像値 の入力がフレーム・メモリか モリからの画像値の出力に対して直交方向である従来のシステムに比べて、ビデ オ・メモリの相互接続を単純化する。 第７図を参照して、本発明の第１の別の実施例によるディスプレイ・システム ７００の電気ブロック図は、表示すべきデータの連続フレームを含む入力信号を 受信するため、好ましくは８ビット幅のデータ入力ライン５０８に結合された複 数の処理システム５１０からなる。データの連続フレームは画像値を定め、画像 値はラインにグループ化される。ラインは、本発明の第１の別の実施例により水 平走査線または画像値のロウである。データの連続フレームは、４８０本のライ ンを含み、各ラインは６４０個の連続的に送信された画像値からなる。ＬＣＤ７ ０１は、従来のディスプレイ設計および作製方法を利用して作製され、以下では 第１電極というＬＣＤ７０１で垂直に延在する６４０個のカラム電極と、以下で は第２電極という２セットのロウ電極とを有する。なお、画像値のラインは、第 ２セットの電極に対応する水平またはロウ方向を有することが理解される。各セ ットの第２（ロウ）電極は、エッジ（左または右）からディスプレイ５０３のほ ぼ中心まで水平に延在し、各第２（ロウ）電極は第１（カラム）電極の半分と交 差する。この分割された第２電極構造は、各処理システムによって実行される計 算量を低減し、ディスプレイ・システム７００のコントラストおよび最大フレー ム・レートを簡単かつコスト効率的に改善する。各処理システム５１０の計 算条件を低減するため、ＬＣＤ７０１は６つの領域７１１に分割され、各領域は 処理システム５１０の一つによって担当され、また各領域は１６０個のロウ電極 １０６と、３２０個のカラム電極１０４とを収容する。なお、本発明の好適な実 施例において必要なウォルシュ・マトリクスは２⁹ｘ２⁹（５１２ｘ５１２）のサ イズであり、そのためタイムスロットＴはフレーム期間の５１２分の１である。 処理システム５１０は、処理システム５１０のデジタル出力信号を対応するア ナログ第２（ロウ）ドライブ信号に変換するため、好ましくは８ビット幅の画像 依存（ロウ）出力ライン５１２によって、Sony Corporation社製のモデルＣＸＤ １１７８Ｑ ＤＡＣと同様なビデオ・デジタル／アナログ・コンバータ（ＤＡＣ ）５０２に結合される。ＤＡＣ５０２は、ＬＣＤ１００の第２（ロウ）電極１０ ６をアナログ・ロウ・ドライブ信号で駆動するため、Seiko Epson Corporation 社製のモデルＳＥＤ１７７９Ｄ０Ａドライバなどのアナログ・タイプの第２（ロ ウ）ドライブ素子５０４に結合される。また、処理システム５１０の２つは、Ｌ ＣＤ７０１の左および右部分の第１（カラム）電極１０４を所定のセットのウォ ルシュ関数信号で駆動するため、第１（カラム）出力ライン５１４によって、Se iko Epson Corporation社製のモデルＳＥＤ１７０４ドライバなどデジタル・タ イプの第１（カラム）ドライブ素子５０６に結合される。なお、ＤＡＣ５０２， 第２（ロウ）ド ライブ素子５０４および第１（カラム）ドライブ素子５０６について他の同様な 部品も利用できることが理解される。 第２（ロウ）および第１（カラム）ドライブ素子５０４，５０６は、タイムス ロットＴ（図４）の期間中に、第２（ロウ）および第１（カラム）電極１０６， １０４のそれぞれに宛てられたドライブ・レベル情報のバッチを受信・格納する 。次に、第２（ロウ）および第１（カラム）ドライブ素子５０４，５０６は、次 のバッチ、例えば、次のタイムスロットＴに対応するバッチが第２（ロウ）およ び第１（カラム）ドライブ素子５０４，５０６によって受信されるまで、受信し たドライブ・レベル情報に基づいて各第２（ロウ）および第１（カラム）電極１ ０４，１０６についてドライブ・レベルを実質的に同時に印加・維持する。この ように、すべての第２（ロウ）および第１（カラム）電極１０４，１０６のドラ イブ信号の遷移は、実質的に互いに同期して生じる。 第６図を参照して上で説明した同じ処理システム５１０は、処理システム５１ ０において用いられるデバイスおよびバスのサイズを修正することによって、デ ィスプレイ・システム７００で利用可能であることが理解される。その説明は、 他の点で同じままである。ライン・バッファ６０２は１６０画像値ｘ８ビットの バッファであり、フレーム・バッファは１６０ラインｘ３２０画像値ｘ８ビット のバッファであり、画像独立関数シフト・レジスタ６１４は、３ ２０ｘ１ビットのシフト・レジスタである。パラレル・データ・バス６３０は、 １６０ｘ８、すなわち１２８０ビット幅のバスであり、パラレル・データ・バス ６３３は、３２０ｘ８、すなわち２５６０ビット幅のバスであり、パラレル・デ ータ・バス６３６は、３２０ビット幅のバスである。本発明の第１の別の実施例 によるｒｍｓ補正率計算機６３２および計算エンジン６１０内で必要な同様なサ イズ変更は、当業者には以下のより詳しい説明で明白となる。 さらに、本発明の第１の別の実施例によるディスプレイ・システム７００は、 大きな（例えば、４８０ロウｘ６４０カラム）ディスプレイ・システムを提供し 、かつ入力信号がカラムではなく、ロウで画像値を与えず、また与えるように経 済的に変更できない場合には、望ましい設計上の選択肢となりうることが理解さ れる。その一例は、シリアル・データ信号を生成する装置がすでに大量に存在し 、カラム・フォーマットで画像値を有する信号を生成するために経済的に変更で きない場合がある。小型ディスプレイ・システム（例えば、２４０ロウｘ３２０ カラム）の場合、所望のフレーム・レートおよびコントラスト比を達成するため に分割電極ディスプレイ・パネルは必要なく、第１電極をロウ電極またはカラム 電極のいずれとしても利用でき、そのため本発明の好適な実施例および別の実施 例により説明する独自のアーキテクチャが可能になり、この場合、画像依存信号 の各値は画像値の一つのラインからのみ判定され、 かつ画像依存信号は入力データのラインの方向に対応するディスプレイ電極のセ ットに印加される。 第８図を参照して、本発明の好適な実施例および別の実施例による処理システ ム５１０のｒｍｓ補正率計算機６３２の電気ブロック図は、表示すべきデータの 連続フレームを含む入力信号を受信するデータ入力ライン５０８と、ｒｍｓ補正 率計算機６３２を制御する制御バス６２４と、タイミング信号６３９とによって 構成される。完全に「オフ」ピクセルを表すために＋１と、完全に「オン」ピク セルを表すために−１とを利用し、かつ＋１と−１のみの値を有するウォルシュ 関数を利用するディスプレイでは、ディスプレイの各ラインの補正率は： ただし、Ｎはリアル第１電極(real first electrodes)の数であり、Ｉ_iはライン のｉ番目の画像値の値である。 ０〜２５５の範囲を有する８ビット・ピクセル値について調整し、２４０個の リアル第１電極があると仮定すると、式（１）は次のようになる： この式は次のように整理される： この式は次のようにさらに整理される： データ入力５０８上で着信するデータから、各ラインについてこの補正率を計 算するのがｒｍｓ補正率計算機６３２の機能である。計算されたｒｍｓ補正率の それぞれは画像値のラインに対応し、また画像依存信号の一つの値にも対応し（ そのため、第２電極のうちの一つにも対応する）、これらの計算されたｒｍｓ補 正率は、一時的に格納し、その後計算エンジン６１０に転送するため補正率バッ ファ６０１に転送される。計算エンジン６１０内では、各ｒｍｓ補正率は、第９ 図を参照して以下で説明するように、従来のアドレス指定方法に基づいて、画像 値とウォルシュ関数値との積の和と合成される。ｒｍｓ補正率の目的は、従来の アクティブ・アドレス指定ディスプレイの当業者によって証明できるように、各 画像依存信号値計算に入る非線形項を除去することである。 ｒｍｓ補正率計算機６３２は、受信したピクセル値を加算するためにデータ入 力ライン５０８に結合された第１アキュムレータ７１０をさらに含んで構成され る。第１アキ ュムレータ７１０の出力は、第１減算器７１２の両方の入力に結合され、ここで 被減数(minuend)入力データは、被減数入力データを２５６で乗じるために左に ８ビットだけシフトされ、それにより２５５ΣＩの出力値を生成する。 また、データ入力ライン５０８は、ピクセル値の二乗を求めるために第１ルッ クアップ・テーブル素子７０４の入力に結合される。第１ルックアップ・テーブ ル素子７０４の出力は、ピクセル値の二乗を加算するため第２アキュムレータ７ ０６の入力に結合される。第２アキュムレータ７０６の出力は、第２減算器７０ ８の減数(subtrahend)入力に結合され、この第２減算器７０８には、差２５５Σ Ｉ−ΣＩ²を得るために、第１減算器７１２の出力が被減数入力にて結合される 。第２減算器７０８の出力は、平方根値 子７１４に結合される。 第２ルックアップ・テーブル素子７１４の出力は、乗算器素子７１６の入力に 結合される。乗算器素子７１６の他方の入力は、定数Ｋについてあらかじめプロ グラム済みである。Ｋの値は、式（４）から分周率１９７５、ならびにＬＣＤ１ ００に必要となりうる他のドライブ・レベル調整値を与える。乗算器素子７１６ の出力は、計算済み補正率を格納するため、第１補正率信号６０７によって補正 率バッファ６０１に結合される。タイミング信号６３９は、データ入力ライン５ ０８上で入力信号との画像値同期を行う ため、第１ルックアップ・テーブル素子７０４およびアキュムレータ７０６，７ １０に結合される。制御バス６２４は、完全なラインが受信されると乗算演算を 実行するため、第２ルックアップ・テーブル素子７１４および乗算器素子７１６ に結合される。制御バス６２４は、完全なラインが受信された後に累積合計をリ セットするために、第１アキュムレータ７０６および第２アキュムレータ７１０ にさらに結合される。なお、第１および第２ルックアップ・テーブル素子７０４ ，７１４ならびに乗算器素子７１６の一部またはすべての代わりに、演算論理ユ ニットまたはマイクロコンピュータを代用できることが理解される。さらに、マ イクロコンピュータはｒｍｓ補正率計算機６３２のすベての素子を代用できるこ とが理解される。 第９図を参照して、本発明の好適な実施例および別の実施例による処理システ ム５１０の計算エンジン６１０の一つの電気ブロック図は、複数の８ビット排他 的ＯＲ（ＸＯＲ）素子８０２，８０４，８０６からなる。ＸＯＲ素子８０２，８ ０４，８０６は、コントローラ６２２の制御下でフレーム・メモリ６０８からピ クセル値を受信するため、パラレル・データ・バス６３０に結合される。また、 ＸＯＲ素子８０２，８０４，８０６は、コントローラ６２２の制御下で画像独立 関数シフト・レジスタ６１４からウォルシュ関数値を受信するため、パラレル転 送バス６３６にも結合される。ＸＯＲ素子８０２，８０４，８０６の機能は、 対応するウォルシュ関数値が論理１であるときにはいつもピクセル値のビットを 補完(complement)し、対応するウォルシュ関数値が論理０であるときにはいつも ピクセル値を変更しないことである。値１は、計算エンジン６１０によって累積 される和からピクセル値を適切に減算するために、（以下で説明するように）各 補完ピクセル値に加算しなければならない。 ＸＯＲ素子８０２，８０４，８０６の出力は、加算器素子８０８，８１０，８ １２に結合され、これらの加算器素子は、ＸＯＲ素子８０２，８０４，８０６に よって補完されないピクセル値の和を生成し、かつ補完されたピクセル値を和か ら減算するために互いに結合される。第１加算器素子８０８の入力は、素子８１ ６，８１８，８２０からなる補正率調整システムの出力８２２に結合され、補正 率計算のために指定された仮想第１電極(virtual first electrode)のタイムス ロットについてウォルシュ関数値に基づき計算されるラインに対応する補正率の 符号(sign)を調整し、かつ必要な値１を補完ピクセル値のそれぞれに加算する。 最後の加算器素子８１２の出力は、画像依存出力ライン５１２を駆動するため、 好ましくは８ビット幅のパラレル・ドライバ８１４に結合される。 補正率調整システムは、補正率バッファ６０１によって以前格納済みの、ライ ンの補正率を受信し、かつ仮想値信号６５６上で、仮想第１電極のタイムスロッ トについてウ ォルシュ関数の値を受信するため、第２補正率信号６０９によってコントローラ ６２２に結合されたＸＯＲ素子８１６からなる。ＸＯＲ素子８１６の出力は、加 算器素子８１８の入力に結合される。加算器素子８１８の他方の入力は、仮想値 信号６５６に結合される。このように結合されたＸＯＲ素子８１６および加算器 素子８１８の機能は、仮想値が論理１のときに、補正率値の符号を負にし、仮想 値が論理０のときに正にすることである。加算器８１８の出力は、加算器８２０ の入力に結合される。加算器８２０の他方の入力は、第１のタイムスロットを除 くすべてのタイムスロットについて定数値１２０となるようにあらかじめプログ ラムされ、第１タイムスロットのとき、加算器８２０は値２４０となるようにあ らかじめプログラムされる。これは、ｘ２素子８２４がコントローラ６２２から のタイミング信号６３７によって第１タイムスロットにてイネーブルされるとき に、あらかじめプログラムされた値１２０を１ビットだけ左にシフトすることに よって達成される。 定数を加算する理由は、各補完ピクセル値に対して必要な１の加算を実行する ためである。２４０個のリアル第１電極の所定のウォルシュ係数は、第１タイム スロットを除いてすべてのタイムスロットで厳密に１２０個の論理１を有し、第 １タイムスロットは２４０個の論理１を有する。このことは、第１タイムスロッ トを除くすべてのタイムスロットで、計算エンジン６１０のＸＯＲ素子８０２， ８０ ４，８０６によって補完された１２０個のピクセル値があることを意味する。第 １タイムスロットでは、すべての２４０個のピクセル値は補完される。上記のよ うに、ピクセル値を和から適切に減算するためには、値１を各補完ピクセル値に 加算しなければならない。加算器８２０およびＸ２素子８２４はこれを行う。 第１０図を参照して、本発明の好適な実施例および別の実施例による処理シス テム５１０のコントローラ６２２の電気ブロック図は、オペレーティング・シス テム・ソフトウェアを収容するリード・オンリ・メモリ（ＲＯＭ）９０２と、オ ペレーティング・システム・ソフトウェアによって用いられる変数の値を格納す るランダム・アクセス・メモリ（ＲＡＭ）９０６とに結合されたマイクロプロセ ッサ９０１からなる。ＲＯＭ９０２は、所定のウォルシュ関数値９０４、例えば 、各２４０個のリアル第１電極１０６および１個の仮想第１電極の２５５個のタ イムスロット値をさらに収容する。また、ＲＯＭ９０２は、コントローラ６２２ からなる処理システム５１０が処理すべく割り当てられた、データ・フレームの 一部またはブロック、すなわち、ディスプレイの一部５１１、を表す割り当てら れたフレーム部分値９１２であらかじめプログラムされる。マイクロプロセッサ ９０１は、処理システム５１０を処理するため、制御バス６２４，仮想値信号６ ５６，タイミング信号６３７，フレーム同期信号６３８および画像独立関数バス ６３ ５によって処理システム５１０に結合される。 第１１図を参照して、本発明の好適な実施例および別の実施例によるパーソナ ル・コンピュータの電気ブロック図は、マイクロコンピュータ１００２によって 送信されたデータのフレームを受信するため、データ入力ライン５０８によって マイクロコンピュータ１００２に結合されたディスプレイ・システム５００から なる。データの各フレームは、複数の連続的に送信された画像値のラインを定め る。ディスプレイ・システム５００は、マイクロコンピュータ１００２からフレ ーム同期およびクロックを受信するため、フレーム同期ライン６３８およびクロ ック・ライン６４２によってマイクロコンピュータ１００２にさらに結合される 。マイクロコンピュータ１００２は、ユーザから入力を受信するため、キーボー ド１００４に結合される。マイクロコンピュータ１００２は、無線送信機からビ デオ画像信号を受信する無線受信機１００６と、仮想画像を格納する画像メモリ １００８とに結合される。入力ライン５０８上の入力信号は、無線受信機１００ ６によって受信された無線信号から導出される。あるいは、入力ライン５０８上 の入力信号は、画像メモリ１００８から導出でき、このメモリの内容はキーボー ド１００４を利用してユーザによって処理される。 第１２図を参照して、本発明の好適な実施例および別の実施例によるパーソナ ル・コンピュータの正面正射図は、 筐体１１０２によって支持・保護されたディスプレイ・システム５００を示す。 また、キーボード１００も示す。パーソナル・コンピュータ１０００などのパー ソナル・コンピュータは、携帯バッテリ駆動装置として構成される場合が多い。 ディスプレイ・システム５００は、このようなバッテリ駆動装置において特に有 利であるが、その理由は、アクティブ・アドレス指定ディスプレイ用の従来の処 理システムに比べて、ディスプレイ・システム５００の処理システム５１０の低 いメモリ条件は電子回路の小型化および省電力化を図り、それによりバッテリ寿 命を延長するためである。 システム動作は、フレーム同期がフレーム同期ライン６３８上で受信されると 、複数の処理システム５１０の各コントローラ６２２は、ＬＣＤ１００のブロッ ク５１１に対応して、データ・フレームのどの部分またはブロックを、コントロ ーラ６２２からなる処理システム５１０が処理すべく割り当てられたかを、割り 当てられたフレーム部分値９１２から判定する。次に、コントローラ６２２は、 データ・フレームが割り当てブロックに達するまで、対応する処理システム５１ ０による処理の開始を遅らせる。 入力信号を処理して、アクティブ・アドレス指定ディスプレイ１００上で画像 を生成する電子装置１０００において用いられる方法について、第１３図ないし 第１５図を参照して以下で説明する。この電子装置において用いられる ディスプレイ・システム５００の動作の方法を説明することに限り、以下で用い られる「プロセッサ」という用語は複数の処理システム５１０のうちの一つを表 し、「ライン」という用語は、データ・フレームの割り当てられたブロック５１ １，７１１内にある画像値の部分的なラインまたは完全なラインを表すものとす る。従って、ラインは、ブロック５１１，７１１の構成に応じて、画像値の部分 的なラインまたは完全なラインである。 第１３図を参照して、本発明の好適な実施例および別の実施例によりビデオ・ メモリをロードする動作を説明するフローチャートは、プロセッサのコントロー ラ６２２がデータ・フレーム内のブロックの開始を待つことから開始する。ステ ップ１２０２においてブロックの開始が判定されると、コントローラ６２２は、 ステップ１２０５においてライン・カウンタを初期化し、ステップ１２１０にお いて画像値カウンタを初期化する。ステップ１２１５において、次の画像値が受 信される。ステップ１２２０において、画像値はライン・バッファ６０２内の次 の番地に格納される。ステップ１２２５において、画像値がラインにおける最後 の画像値でない場合、動作はステップ１２１５に進む。ステップ１２２５におい て、画像値がラインにおける最後の画像値である場合、ステップ１２３０におい て、ラインはフレーム・バッファ６０８内の次の番地に格納され、前のデータ・ フレームから格納済み画像値の対応するラインを 削除する。コントローラ６２２は、画像値の対応するラインがステップ１４０８ （第１５図）において計算エンジン６１０によってフレーム・バッファ６０８か ら読み出されている間に格納が行われないように、ステップ１２３０におけるフ レーム・バッファ６０８へのラインの格納を制御する。ステップ１２３５におい て、ラインがブロックにおける最後のラインでない場合、動作はステップ１２１ ０に進む。ステップ１２３５において、ラインがブロックにおける最後のライン である場合、動作はステップ１２０５に進む。要するに、フレーム内のラインの ブロックに対応する画像値のラインは、受信されるとフレーム・バッファ・メモ リ６０８内の対応する番地に格納される。なお、対応するラインがフレーム・バ ッファ６０８から読み出される間にステップ１２３０におけるライン格納が生じ ないように制御することは、画像コントラストの損失および画像スミアを防ぐこ とが理解される。 第１４図を参照して、本発明の好適な実施例によるｒｍｓ補正率計算機６３２ の動作を説明するフローチャートは、コントローラ６２２に割り当てられたＬＣ Ｄ１００の領域５１１に対応するデータ・フレーム内のブロックの開始をコント ローラ６２２が待つことから開始する。ステップ１３０２においてブロックの開 始が判定されると、ステップ１３０４において第１および第２アキュムレータ素 子７１０，７０６はコントローラ６２２によってゼロに初期化さ れる。次に、ステップ１３１０において、第１ルックアップ・テーブル素子７０ ４は画像値を二乗し、ステップ１３１４において二乗画像値は第２アキュムレー タ素子７０６に加算され、Σ１²を導出する。同時に、ステップ１３１２におい て、画像値は第１アキュムレータ７１０に加算され、ΣＩを導出する。ステップ １３１６において、計算されるラインのすべての画像値が受信されていない場合 、動作はステップ１３０６に進み、次の画像値を受信する。 ステップ１３１６において、計算されるラインのすべての画像値が受信された 場合、第８図で説明したように、ステップ１３１８においてΣＩは２５５倍され る。次に、ステップ１３２０において、ΣＩ²はステップ１３１８において得ら れた値から減算され、この減算は第２減算器素子７０８によって行われる。次に 、ステップ１３２０において得られた値の平方根が第２ルックアップ・テーブル 素子によってステップ１３２２において求められる。ステップ１３２２において 求められた値は、ステップ１３２３において、乗算器素子７１６における定数Ｋ で乗算される。次に、 ２から補正率バッファ６０１に送出され、ステップ１３２４において、計算され たラインに対応する番地にて補正率バッファ６０１に格納される。 ステップ１３２６において、計算されたラインが処理システム５１０に割り当 てられた最後のラインではないとコ ントローラ６２２が判断した場合、コントローラ６２２は、ステップ１３０４に おいてｒｍｓ補正率計算機６３２を初期化して、次のデータのラインの処理を開 始する。計算されたラインが処理システム５１０に割り当てられた最後のライン であるとコントローラ６２２が判断した場合、コントローラ６２２はステップ１ ３０２において次のブロックが着信するのを待つ。 第１５図を参照して、本発明の好適な実施例による計算エンジン６１０の動作 を説明するフローチャートは、コントローラ６２２が次のデータ・フレームの開 始を待つことから開始する。ステップ１４０２において次のデータ・フレームの 開始が判定されると、ステップ１４０４において、コントローラ６２２は処理の ため次のタイムスロットを選択し、コントローラ６２２に割り当てられた各第１ 電極と、仮想電極とについて、タイムスロットのウォルシュ関数値、例えば、タ イムスロットの２４１ウォルシュ関数値で、画像独立関数シフト・レジスタを初 期化する。 ステップ１４０６において、コントローラ６２２は、フレーム・バッファ６０ ８から計算エンジン６１０に転送するため次のラインを選択し、選択されたライ ンに対応する補正率を選択し、補正率バッファ６０１から計算エンジン６１０に 補正率を転送する。次に、コントローラ６２２は、ステップ１４０８において、 選択されたラインの２４０個の画像値を計算エンジン６１０に並列に転送するよ うにフ レーム・バッファＲＡＭ６０８を制御する。同時に、計算エンジン６１０は、ス テップ１４１０において、コントローラ６２２に割り当てられた各第１電極のタ イムスロットについてウォルシュ関数値を画像独立関数シフト・レジスタ６１４ から受信する。計算エンジン６１０は、ステップ１４１２において、選択された ラインおよび選択されたタイムスロットの仮想第１電極ドライブ信号に基づいて 補正率値を調整し、この調整は第９図を参照して説明したように行われる。 次に、ステップ１４１４において、計算エンジン６１０は、調整済み補正率値 と、ウォルシュ関数値１を有するリアル第１電極に対応する選択されたラインの 画像値とを加算し、かつウォルシュ関数値０を有するリアル・ロウに対応するラ インの画像値をその和から減算することにより、画像依存出力信号を導出する。 次にステップ１４１６において、計算エンジン６１０および画像独立関数シフト ・レジスタ６１４は、（計算された）画像依存信号および（所定の）画像独立信 号で、タイムスロット中に画像依存および画像独立出力ライン５１２，５１４を それぞれ駆動する。 ステップ１４０６，１０４８，１４１０，１４１２，１４１４は、好ましくは 、最適な計算スピードを達成するため、実質的に同時かつ並列に実行されること に留意されたい。また、第５図を参照して説明したように、本発明の好適な実施 例では、第１ドライブ電極５０６を駆動するため 処理システム５１０の２つのみが用いられる。なお、ＬＣＤ１００の上半分およ び下半分における２４０個の第１電極の各グループにおける対応する第１電極の 画像独立信号はあらかじめ決められるので、第１ドライブ電極を駆動するのに一 つの処理システム５１０でも十分であることが理解される。 ステップ１４１８において、コントローラ６２２は、選択されたタイムスロッ トについて最後のラインが処理されたかどうかを調べる。選択されたタイムスロ ットについて最後のラインが処理されない場合、フローはステップ１４０６に戻 り、次のラインの選択・処理を行う。ステップ１４１８において、選択されたタ イムスロットについて最後のカラムが処理された場合、コントローラ６２２は、 ステップ１４２２において、データ・フレームの最後のタイムスロットが処理さ れたかどうかを調べる。フレームの最後のタイムスロットが処理されない場合、 動作はステップ１４０４に進み、ここでコントローラ６２２は処理のため次のタ イムスロットを選択する。ステップ１４２２において、データ・フレームについ て最後のタイムスロットが処理された場合、動作はステップ１４０２に進み、こ こでコントローラ６２２は次のデータ・フレームの処理の開始を待つ。 従って、本発明の好適な実施例および第１の別の実施例により、ビデオ・メモ リは実質的にシングル・ライン・バッファおよびシングル・フレーム・バッファ からなる。入 出力などの機能について、他の論理もビデオ・メモリで必要になるかもしれない が、大きな追加画像値メモリを必要としない。一つの画像値の格納など、わずか な追加メモリ量は、例えば、一つの画像値をバッファすることを簡単にするため 、本発明の好適な実施例および第１の別の実施例のビデオ・メモリにあるかもし れない。 本発明の好適な実施例の上記の説明および分析は、８ビット・データによって 表される画像値に適用される。なお、本発明は、例えば、１６ビットとまたは４ ビット画像値などより大きなあるいはより小さなビット数によって表される画像 値に対処すべく調整できることが理解される。 以上、本発明の好適な実施例および別の実施例は、必要な計算エンジンのメモ リ・サイズおよび消費電力を有利に最小限に抑えるように、アクティブ・アドレ ス指定ディスプレイを駆動する方法および装置を提供する。画像値の一つのライ ンに基づいて画像依存信号の各画像値を計算し、第２電極を画像依存信号で駆動 することにより、本発明の好適な実施例および別の実施例は、必要な画像値メモ リ量を大幅に低減し、必要なメモリ相互接続を単純化し、必要な計算スピードを 低減し、それにより計算を実行するために必要な電力を節減する。アクティブ・ アドレス指定ディスプレイ用の従来のディスプレイ・プロセッサに比べて小さい メモリ・サイズおよび電力は、サイズおよび長いバッテリ寿命が極めて望ましい 特徴となるラップトップ・コン ピュータなどの携帯バッテリ駆動用途において、特に重要な利点となる。

Claims (1)

1. 【特許請求の範囲】 １．入力信号を処理して、画像を生成するディスプレイ・システムであって、 前記入力信号はデータの連続フレームを含み、前記データの連続フレームのそれ ぞれは、複数の連続的に送信された画像値のラインを定め、前記複数の連続的に 送信されたラインはライン方向を有する、ディスプレイ・システムであって： 画像を表示するアクティブ・アドレス指定ディスプレイであって、前記アクテ ィブ・アドレス指定ディスプレイは、ピクセルを形成する交点にて互いに交差す る複数の第１電極と複数の第２電極とを有し、前記複数の第２電極は、前記ライ ン方向に対応する方向である、アクティブ・アドレス指定ディスプレイ； ビデオ・メモリであって： 前記入力信号に結合され、前記複数の連続的に送信された画像値のライン のうちの一つからなる格納済みラインを累積するシングル・ライン・バッファ； および 前記シングル・ライン・バッファに結合され、複数の格納済みラインから なるデータのフレームを格納するシングル・フレーム・バッファ； によって構成されるビデオ・メモリ； 前記ビデオ・メモリに結合されたコントローラであって、前記コントローラは 、前記格納済みラインが前記シングル・ ライン・バッファに完全に格納された後に、前記シングル・ライン・バッファか ら前記シングル・フレーム・バッファに前記格納済みラインを転送し、タイムス ロット中に、少なくともＭ個の値を有する所定の画像独立関数を生成する、コン トローラ； 前記コントローラおよび前記ビデオ・メモリに結合された計算エンジンであっ て、前記計算エンジンは、タイムスロット中に画像依存出力信号を算出し、前記 画像依存出力信号はＮ個の値を有し、前記Ｎ個の値のそれぞれは、前記所定の画 像独立関数と、Ｎセットの画像値の一つとから判定され、前記計算エンジンは、 前記シングル・フレーム・バッファに格納された複数の格納済みラインの異なる 一つから、Ｎセットの画像値のそれぞれを読み出す、計算エンジン； 前記コントローラおよび前記アクティブ・アドレス指定ディスプレイに結合さ れた第１ドライバ素子であって、タイムスロット中に、前記第１ドライバ素子は 、Ｍ個の第１電極に結合されるＭ個の電圧を生成し、前記Ｍ個の第１電圧のそれ ぞれは、前記少なくともＭ個の値のうちの一つに比例する、第１ドライバ素子； および 前記計算エンジンおよび前記アクティブ・アドレス指定ディスプレイに結合さ れた第２ドライバ素子であって、タイムスロット中に、前記第２ドライバ素子は 、Ｎ個の第２電極に結合されるＮ個の第２電圧を生成し、前記Ｎ個の 第２電圧のそれぞれは、前記Ｎ個の値のうちの一つに比例する、第２ドライバ素 子； によって構成されることを特徴とするディスプレイ・システム。 ２．前記コントローラは、前記計算エンジンが前記シングル・ライン・バッフ ァに格納された格納済みラインに対応する、前記フレーム・バッファに格納され た複数の格納済みラインのうちの一つから、前記Ｎセットの画像値のうちの一つ を読み出していない間に、前記格納済みラインを前記シングル・フレーム・バッ ファに転送することを特徴とする請求項１記載のディスプレイ・システム。 ３．前記シングル・ライン・バッファは、前記複数の連続的に送信された画像 値のラインのうちの一つの所定の部分を格納する部分的なシングル・ライン・バ ッファからなることを特徴とする請求項１記載のディスプレイ・システム。 ４．前記シングル・フレーム・バッファは、前記複数の連続的に送信された画 像値のラインの所定の部分を格納する部分的なシングル・フレーム・バッファか らなることを特徴とする請求項１記載のディスプレイ・システム。 ５．ＭおよびＮは所定の正の整数であり、Ｐ個のタイムスロットの全期間は、 連続データ・フレームのうちの一つの期間に実質的に等しく、Ｐは２のべき数で あり、ＰはＭよりも大きいことを特徴とする請求項１記載のディスプレ イ・システム。 ６．前記所定の画像独立関数は、複数の所定の正規直交画像独立関数のうちの 一つであり、前記Ｎ個の値のそれぞれは、−１および＋１からなる値のグループ のうちの一つを有することを特徴とする請求項１記載のディスプレイ・システム 。 ７．入力信号を処理して、画像を生成するディスプレイ・システムであって、 前記入力信号はデータの連続フレームを含み、前記連続フレームのそれぞれは、 複数の連続的に送信された画像値のカラムを定める、ディスプレイ・システムで あって： 画像を表示するアクティブ・アドレス指定ディスプレイであって、前記アクテ ィブ・アドレス指定ディスプレイは、ピクセルを形成する交点にて互いに交差す る複数のロウ電極と複数のカラム電極とを有する、アクティブ・アドレス指定デ ィスプレイ； ビデオ・メモリであって： 前記入力信号に結合され、前記複数の連続的に送信された画像値のカラム のうちの一つからなる格納済みカラムを累積するシングル・カラム・バッファ； および 前記シングル・カラム・バッファに結合され、複数の格納済みカラムから なるデータのフレームを格納するシングル・フレーム・バッファ； によって構成されるビデオ・メモリ； 前記ビデオ・メモリに結合されたコントローラであって、前記コントローラは 、対応する格納済みカラムからの画像値が前記シングル・フレーム・バッファか ら読み出されていない間で、かつ前記格納済みカラムが前記シングル・カラム・ バッファに完仝に格納された後に、前記シングル・カラム・バッファから前記シ ングル・フレーム・バッファに前記格納済みカラムを転送し、前記コントローラ は、タイムスロット中に少なくともＭ個の値を有する所定の画像独立関数を生成 する、コントローラ； 前記コントローラおよび前記ビデオ・メモリに結合された計算エンジンであっ て、前記計算エンジンは、タイムスロット中に画像依存出力信号を算出し、前記 画像依存出力信号はＮ個の値を有し、前記Ｎ個の値のそれぞれは、前記所定の画 像独立関数と、Ｎセットの画像値の一つとから判定され、前記計算エンジンは、 前記シングル・フレーム・バッファに格納された前記複数の格納済みカラムの異 なる一つから、Ｎセットの画像値のそれぞれを読み出す、計算エンジン； 前記コントローラおよび前記アクティブ・アドレス指定ディスプレイに結合さ れたロウ・ドライバ素子であって、前記ロウ・ドライバ素子は、Ｍ個のロウ電極 に結合されるＭ個のロウ電圧を生成し、前記Ｍ個のロウ電圧のそれぞれは、タイ ムスロット中に前記少なくともＭ個の値のうちの一つに比例する、ロウ・ドライ バ素子；および 前記計算エンジンおよび前記アクティブ・アドレス指定ディスプレイに結合さ れたカラム・ドライバ素子であって、前記カラム・ドライバ素子は、Ｎ個のカラ ム電極に結合されるＮ個のカラム電圧を生成し、前記Ｎ個のカラム電圧のそれぞ れは、タイムスロット中に前記Ｎ個の値のうちの一つに比例する、カラムドライ バ素子； によって構成されることを特徴とするディスプレイ・システム。 ８．入力信号を処理して、アクティブ・アドレス指定ディスプレイ上に画像を 生成する電子装置において用いられる方法であって、前記入力信号はデータの連 続フレームを含み、前記データの連続フレームのそれぞれは、複数の連続的に送 信された画像値のラインを定め、前記複数の連続的に送信されたラインはライン 方向を有する、方法であって： 前記複数の連続的に送信された画像値のラインのうちの一つからなる格納済み ラインを、シングル・ライン・バッファに累積する段階； 前記累積する段階において前記格納済みラインが完全に累積された後、複数の 格納済みラインからなるデータのフレームを格納するシングル・フレーム・バッ ファに、前記格納済みラインを転送する段階； タイムスロット中に、少なくともＭ個の値を有する所定の画像独立関数を生成 する段階； 前記シングル・フレーム・バッファに格納された前記複数の格納済みラインの うちの一つから、複数の画像値を読み出す段階； タイムスロット中に、画像依存出力信号のＮ個の値のうちの一つを算出する段 階であって、前記Ｎ個の値のそれぞれは、前記所定の画像独立関数と、前記読み 出す段階において読み出された前記複数の画像値とから判定される、段階； 各反復について前記複数の格納済みラインの異なる一つを利用して、タイムス ロット中に前記読み出す段階および前記算出する段階をＮ回反復する段階； 前記アクティブ・アドレス指定ディスプレイのＭ個の第１電極に結合されるＭ 個の第１電圧をタイムスロット中に生成する段階であって、前記Ｍ個の第１電圧 のそれぞれは、前記所定の画像独立関数の前記少なくともＭ個の値のうちの一つ に比例する、段階；および 前記アクティブ・アドレス指定ディスプレイのＮ個の第２電極に結合されるＮ 個の第２電圧をタイムスロット中に生成する段階であって、前記Ｎ個の第２電圧 のそれぞれは、前記Ｎ個の値のうちの一つに比例する、段階； によって構成されることを特徴とする方法。 ９．前記転送する段階において前記シングル・ライン・バッファに格納された 前記格納済みラインが、前記読み出す段階において前記シングル・フレーム・バ ッファに格納 された前記複数の格納済みラインのうちの一つに対応する場合、前記転送する段 階は、前記読み出す段階中に実行されないことを特徴とする請求項８記載の方法 。 １０．電子装置であって： データの連続フレームを含む入力信号を送信するマイクロコンピュータであっ て、前記データの各フレームは複数の連続的に送信された画像値のラインを定め 、前記複数の連続的に送信されたラインはライン方向を有する、マイクロコンピ ュータ； 前記マイクロコンピュータに結合され、前記入力信号を処理して、画像を生成 するディスプレイ・システムであって： 画像を表示するアクティブ・アドレス指定ディスプレイであって、前記ア クティブ・アドレス指定ディスプレイは、ピクセルを形成する交点にて互いに交 差する複数の第１電極と複数の第２電極とを有し、前記複数の第２電極は、前記 ライン方向に対応する方向である、アクティブ・アドレス指定ディスプレイと、 ； 前記入力信号に結合されたビデオ・メモリであって： 前記入力信号に結合され、前記複数の連続的に送信された画像値のラ インのうちの一つからなる格納済みラインを累積するシングル・ライン・バッフ ァ；および 前記シングル・ライン・バッファに結合され、複数の格納済みライン からなるデータのフレームを格納す るシングル・フレーム・バッファ； によって構成されるビデオ・メモリと； 前記ビデオ・メモリに結合されたコントローラであって、前記コントロー ラは、前記格納済みラインが前記シングル・ライン・バッファに完全に格納され た後に、前記シングル・ライン・バッファから前記シングル・フレーム・バッフ ァに前記格納済みラインを転送し、タイムスロット中に少なくともＭ個の値を有 する所定の画像独立関数を生成する、コントローラと； 前記コントローラおよび前記ビデオ・メモリに結合された計算エンジンで あって、前記計算エンジンは、タイムスロット中に画像依存出力信号を算出し、 前記画像依存出力信号はＮ個の値を有し、前記Ｎ個の値のそれぞれは、前記所定 の画像独立関数と、Ｎセットの画像値の一つとから判定され、前記計算エンジン は、前記シングル・フレーム・バッファに格納された前記複数の格納済みライン の異なる一つから、Ｎセットの画像値のそれぞれを読み出す、計算エンジンと； 前記コントローラおよび前記アクティブ・アドレス指定ディスプレイに結 合された第１ドライバ素子であって、タイムスロット中に、前記第１ドライバ素 子は、Ｍ個の第１電極に結合されるＭ個の第１電圧を生成し、前記Ｍ個の第１電 圧のそれぞれは、前記少なくともＭ個の値のうちの一つに比例する、第１ドライ バ素子と； 前記計算エンジンおよび前記アクティブ・アドレス指定ディスプレイに結 合された第２ドライバ素子であって、タイムスロット中に、前記第２ドライバ素 子は、Ｎ個の第２電極に結合されるＮ個の第２電圧を生成し、前記Ｎ個の第２電 圧のそれぞれは、前記Ｎ個の値のうちの一つに比例する、第２ドライバ素子と； によって構成されるディスプレイ・システム；および 前記マイクロコンピュータおよび前記ディスプレイ・システムに結合され、前 記マイクロコンピュータおよびディスプレイを支持し保護する筐体； によって構成されることを特徴とする電子装置。 １１．前記計算エンジンが、前記シングル・ライン・バッファに格納された格 納済みラインに対応する、前記シングル・フレーム・バッファに格納された複数 の格納済みラインのうちの一つから、前記Ｎセットの画像値の一つを読み出して いない間に、前記コントローラが前記格納済みラインを前記シングル・フレーム ・バッファに転送することを特徴とする請求項１０記載の電子装置。 １２．前記シングル・ライン・バッファは、前記複数の連続的に送信された画 像値のラインのうちの一つの所定の部分を格納する部分的なシングル・ライン・ バッファからなることを特徴とする請求項１０記載の電子装置。 １３．前記シングル・フレーム・バッファは、前記複数の連続的に送信された 画像値のラインの所定の部分を格納 する部分的なシングル・フレーム・バッファからなることを特徴とする請求項１ ０記載の電子装置。 １４．ＭおよびＮは所定の正の整数であり、Ｐ個のタイムスロットの全期間は 、連続データ・フレームのうちの一つの期間に実質的に等しく、Ｐは２のべき数 であり、ＰはＭよりも大きいことを特徴とする請求項１０記載の電子装置。