JPH10502197A

JPH10502197A - Ｐｃｉ−ｉｓａ割込みプロトコルコンバータ及び選択機構

Info

Publication number: JPH10502197A
Application number: JP8503203A
Authority: JP
Inventors: ネルソン，アルバート・アール; クンデュー，アニルッダー
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1994-06-28
Filing date: 1995-06-07
Publication date: 1998-02-24
Also published as: DE19580707C2; DE19580707T1; CN1154166A; AU2901895A; GB2303951A; GB9626489D0; BR9508189A; KR100306636B1; GB2303951B; CN1104688C; WO1996000940A1; US5819096A

Abstract

(57)【要約】２次バスプロトコルに基づくＰＣＩエージェント割込み（３６〜３８）を変換するための割込み処理機構。ＰＣＩエージェント割込み（３６〜３８）は、ＰＣＩ規格の割込みをたとえばＩＳＡバス規格に従う割込み（４０）に変換して、ＰＣＩバス（３０）及びＩＳＡバスどちらも有するコンピュータシステムにより処理できるようにするために、プログラマブル論理機構（５０）によって処理される。プログラマブルレジスタ（４８）は、ＰＣＩ割込み（３６〜３８）に応答してプログラマブル論理機構（５０）によりどのＩＳＡ割込みを生成すかを選択するための手段として機能する。

Description

【発明の詳細な説明】ＰＣＩ−ＩＳＡ割込みプロトコルコンバータ及び選択機構発明の背景１．発明の分野本発明は、コンピュータシステムの周辺機器接続の技術に関するものである。より詳しくは、本発明は、多重周辺バスを有するコンピュータシステムにおける割込み処理に関する。２．著作権所有この特許文書の開示内容の一部には、著作権保護に係る事項が含まれている。本件著作権所有者は、何人によるものであれ、米国特許商標庁のファイルないしは登録簿中に見られるところによる本件特許文書または特許開示内容の正確な複写に異議を唱えるものではない。ただし、模写以外に関しては、如何なる形であれ、著作権を保留する。３．技術的背景コンピュータ産業においては、スタンドアローン型システムとして広く受け入れられているシステムアーキテクチャの一つがＡＴシステム設計アーキテクチャであった。このシステムタイプをサポートするコンピュータシステムのマザーボードは、一般に、種々のシステムコンポーネント間におけるインターシステム通信用の標準化された入出力（Ｉ／Ｏ）バスが具備されている。たとえば、システムの中央処理装置（ＣＰＵ）は、このバスを用いてシステムのハードディスクドライブまたはその他の記憶装置からデータを取り出し、またこれらにデータを書き込む。このようなシステムバス規格には、周知のＩＳＡ及びＥＩＳＡ規格があり、これらの規格のバスには、たとえばハードディスクドライブをインティグレーティド・ドライブ・エレクトロニクス（ＩＤＥ）インタフェースを介して接続することができる。コンピュータプロセッサ技術が発達するにつれて、従来のＩＳＡ、ＥＩＳＡ及びその他の入出力バス規格は、高度先進のプロセッサを使ったコンピュータシステムには十分に対応できなくなってきた。最近で、従来使われてきたバス規格よりもバンド幅がはるかに大きい１次入出力バス用として、新しい入出力バス規格が導入された。その周辺機器相互接続（ＰＣＩ）バスは、コンピュータ産業で急速に広く普及しつつある。ＰＣＩバス規格では、大きいバンド幅と、新しいプロセッサ技術やプロセッサの高速化とは無関係な柔軟性が確保される。現在、コンピュータシステムアーキテクチャの設計技術者達は、主として、グラフィックスアクセラレータやＳＣＳＩディスクドライブコントローラのような速度依存型周辺機器をＰＣＩバスで使用するような設計を行っている。現在設計されているＰＣＩバスを採用したコンピュータシステムには、以前の設計になる多数の既設周辺機器との互換性を確保するために、上記のような比較的低速の２次入出力バスも具備される。ＰＣＩバス規格と従来の入出力バス規格との間には、いくつかの相違点があり、特に種々の割込みプロトコルに関しては明確な違いがある。たとえば、ＥＩＳＡ／ＩＳＡバスアーキテクチャは、各々異なる用途が指定された１６の信号ＩＲＱ［０；１５］に対応している。これに対して、ＰＣＩバスは、各々ＰＣＩバス上の全てのスロットによって共用される４つの共用割込みＩＮＴＲ［Ａ：Ｄ］に対応している。上記の２つのバス規格用の様々な割込みプロトコルは、それらの指定された割込みの数及び呼称よりも多岐にわたっている。ＰＣＩバスとＩＳＡバスの両方を有するコンピュータシステムアーキテクチャで割込みを調整することがより困難であるのは、ＰＣＩ割込みはアクティブローのレベル感応割込みとなるよう定義されるのに対し、ＩＳＡバス規格では、割込みはローからハイのエッジで作動するロー−ハイエッジ感応割込みとなるように定義されるためである。ＰＣＡＴ互換割込み構造は、マスタ／スレーブ割込みコントローラペアを介して、１６のアクティブハイエッジ感応割込みをサポートする。ＡＴシステムは、これらの実行可能な１６の割込みのうち、５つの割込みを最小限必要なコンフィギュレーション専用に割り当て、さらに６つの割込みが、フロッピィ及びＩＤＥドライブサポート、２つのシリアルポート、パラレルポート及びＰＳ／２マウスサポートを有する通常のシステム環境で使用され、増設カード用としては５つの割込みしか残らない。ＰＣＩバス規格は、サポートされる各スロット毎に４本のアクティブローのレベル感応割込みピンが必要であり、それらの割込みピンをハードウェア共用可能として定義する。このことは、複数のＰＣＩ装置が同じ割込み線をドライブできるということ、あるいは複数のＰＩＣ割込み線を異なる装置によってドライブできるということを意味するが、システムの割込みコントローラに対しては割込みが１つだけ生成され、共用割込みドライブによって処理される結果になる場合もある。ＰＣＩベースの増設カードと接続されたＰＣＡＴシステムでは少数の割込みしか使用できないので、割込み共用技術が必要なことは明らかである。このように、異種の割込みプロトコルをコンピュータシステムに統合して組み入れるための機構を提供して、コンピュータシステムの動作性能を強化することは、益するところ少なからず、従って本発明の目的とするところである。発明の概要上記説明から、異なる割込みプロトコルに従って生成された割込みを処理する機構を備えることによってコンピュータシステムの性能を向上させることができるということが分かる。従って、本発明の目的は、異種の割込みプロトコルにより生成された割込みを統合する方法及びそのための装置を提供することにある。特に、本発明の目的は、２次入出力バスを有し、その２次入出力バス上のエージェントによって生成された割込みを処理するための手段が既に実装されているコンピュータシステムにＰＣＩバス規格に基づく割込みをを統合するためのレベル −エッジ変換機構を提供することにある。上記及びその他の本発明の目的は、ＰＣＩバス上のエージェントによって生成された割込みを処理するための割込み変換回路を導入することによって達成される。本発明の一実施態様においては、コンピュータシステムは、ＰＣＩバスを１次入出力バスとして有し、ＩＳＡバスを２次バスとして有する。ＰＣＩバス上のエージェントによって生成された割込みを受け取るためのプログラマブル論理機構が接続されている。このプログラマブル論理機構は、ＰＣＩバス規格に従うアクティブローのレベル感応割込みをＩＳＡバス規格に従うロー−ハイエッジ感応割込みに変換する役割を果たす。ＰＣＩエージェント割込みは、対応する割込みプロトコルに変換された後、システムのレジデント割込みコントローラに与えられ、ＣＰＵに待ち状態の割込みの存在を知らせる。また、本発明の一実施態様においては、特定のＩＳＡＩＲＱ割込みを選択してシステムの割込みコントローラに与えるためのソフトウェア（通常ＢＩＯＳ）書込み可能制御レジスタが具備される。この制御レジスタは、割込みをＰＣＩバスから割込みコントローラへルーティングするのに使用される所望のＩＲＱ線を選択するための割込み変換論理回路に接続されたセレクト制御線を有する。これによって、プログラマブル論理機構から割込みコントローラに入力される単一の割込み信号を使うことが容易になる。図面の簡単な説明本発明の目的特徴及び長所は、以下の詳細な説明及び添付図面より明らかとなろう。図１は、本発明の一実施形態を組み込んだバスの階層構造を用いたコンピュータシステムアーキテクチャのブロック図を示す。図２は、本発明の一実施形態で実装されるプログラマブル論理機構の入出力を示す論理図を示す。図３は、本発明の一実施形態に実装されるＰＣＩ割込みをＩＳＡ規格の割込みに変換するためのプログラマブル論理機構の状態図を示す。図４は、本発明のもう一つの実施形態に実装されるＰＣＩ割込みをＩＳＡ規格の割込みに変換するためのプログラマブル論理機構で起こり得る状態の状態図を示す。発明の詳細な説明本発明は、異なる割込みプロトコルに基づく多重入出力バスを有するコンピュータシステムにおける割込み処理の方法及びそのための装置にある。以下の詳細な説明においては、ＰＳＩバス及びＩＳＡバスを共に具備するコンピュータシステムの一実施形態について説明する。本発明は、異なる割込みプロトコルに従う複数のバスを用いることが望ましい他のコンピュータシステムにおいても実施することが可能であり、従って、以下の説明は、例示説明のためのものであり、本発明を限定するためのものではないと解すべきである。この詳細な説明においては、本発明の完全な理解を図るため、全体を通して、特定の信号名、バスプロトコル及び論理回路のタイプのような具体的な詳細事項を数多く使用する。しかしながら、当業者ならば、本発明がそのような具体的詳細事項の記載がなくとも実施可能であることは理解できよう。その他の場合においては、本発明の内容が不明確になるのを避けるため、周知の構成要素・部分、構造及び技術についての詳細な説明は省略する。さらに、この詳細な説明で特定的に記載する信号名は、所与の信号のアクティブ状態（アクティブハイまたはアクティブロー）を意味させるためのものではなく、単に説明の便宜上インタフェース信号に命名する目的でのみ使用する。図１を参照すると、この図には本発明を実装することが可能なコンピュータシステムアーキテクチャが示してある。図１のコンピュータシステムアーキテクチャは、このアーキテクチャの階層的バス構成を中心として図解してある。図から明らかなように、このコンピュータシステムの中央処理装置（ＣＰＵ）１０は、ホストバス２０を介してそのＳＲＡＭキャッシュ１５と通信する。一実施形態においては、ホストバス２０は、制御線２１、アドレス線２２及びデータ線２３を有する。他の実施形態においては、アドレス及びデータ線は共通の信号経路を共用するよう多重化することもできる。ホストバスは、通常、ＣＰＵ１０としてどのようなタイプのプロセッサが実装されようとも、それぞれのプロセッサに対応して高性能計算の必要を満たすことができるように設計されている。一部のコンピュータシステムアーキテクチャにおいては、コンピュータシステムの主メモリはプロセッサのホストバスに直接接続される。図示の実施形態の場合、ＤＲＡＭの主メモリ１８がホスト／ＰＣＩバスブリッジ２５を介してホストバスに接続されている。ホスト／ＰＣＩバスブリッジ２５は、ホストバス２０とシステムのＰＣＩバス３０との間のブリッジとして使用される。ＰＣＩバスは、上に述べたように、コンピュータシステムの１次入出力バスとしての役割を有し、コンピュータシステムのプロセッサバスの速度及びサイズに直接的に従属しない標準化されたローカルバスの必要性がコンピュータ産業で大きくなりつつあることに対処すべく設計されている。図１に示すように、ＰＣＩバス３０は、制御線３１とアドレス／データ線３２に分けられる。ホスト／ＰＣＩバスブリッジ２５は、ホストバス２０及びＰＣＩバスの制御線３１、データ線３２を監視し、トランザクションがコンピュータシステムの主メモリシステム１８に対して指定されているかどうか、あるいはＣＰＵの要求をバスの階層の下層に向けて、すなわち次のステップで下層のＰＣＩバス３０へ送るべきかどうかを決定する。図１に示すように、ＰＣＩバス３０には、ＰＣＩバス規格に合致するよう設計された周辺装置を取り付けるための３つのスロット３６、３７及び３８が接続されている。もちろん、コンピュータシステムは、任意の数のスロットを設けることができ、そのような任意の数のスロットを設けても、本発明を組み入れることが可能である。このようなスロットを使用する増設カードとしては、グラフィックスアクセラレータ、ディスクドライブコントローラ、及びＰＣＩローカルバス３０の能力を利用できる速度依存型周辺機器などがある。また、図示のように、ＰＣＩバスのアドレス／データ線３２とホストバスとの間には、ＬＢＸバッファ３４と命名された一群のバッファが接続されており、２つのバス２０と３０の間におけるデータ転送をバッファするために使用される。これらのＬＢＸバッファ３４は、２つのバスの動作速度の変化を補償し、ホストバス２０とＰＣＩバス３０との間の同時実行を可能にして、各バスのスループットをより大きくかつ待ち時間をより短くすることによりシステム性能を向上させるために実装されている。他の実施形態においては、ＬＢＸバッファは、ホストバス、主メモリ及び１次入出力バスの間のデータ転送機能性が確保される限り、他のバッファリング機構に置き換えることも可能である。さらに、図１には、２次入出力バス４０も示されており、これは、図示実施形態においてはＩＳＡバス規格による周辺入出力バスである。本発明の開示技術は、ＥＩＳＡバスまたはＰＣＩバスと異なる割込みプロトコルを有する他のバスのような他の２次バスを持つコンピュータシステムにももちろん拡張することが可能である。ＩＳＡバス４０には、４つの入出力スロット４１、４２、４３、及び４４が接続されており、これらのスロットは各種の周辺機器を取り付けるために使用することができる。ＩＤＥ規格相互接続バスを有するフロッピィディスクドライブ、ハードディスクドライブのようなオンボード周辺機器４５や、通常コンピュータシステムに付帯的に設けられる他の周辺機器は、システムのマザーボードに搭載するよう設計されることが多く、他の増設カードグレードアップ用に設けられる入出力スロットは不要である。オンボード周辺機器４５は、電気的にはまさしくＩＳＡバス４０上に常駐する。一般に、入出力バス４０はＰＣＩバス３０より低速のバスであるが、以前に設計された周辺機器との互換性を確保するために比較的新しいコンピュータシステムにも依然として具備される。ＩＳＡバスとＰＣＩバスを両方とも具備することによって、ＰＣＩバスを１次入出力バスとし、それを中心に構築されたパーソナルコンピュータ・プラットフォームが大きなＩＳＡ製品ベースを活用することが可能になる。ＩＳＡバスでは、２４ビットアドレス指定と１６ビットデータパスがサポートされる。ＥＩＳＡ入出力バスは、ＰＣＩバスを１次入出力バスとしてそれを中心に構築されたパーソナルコンピュータ・プラットフォームが大きなＥＩＳＡ／ＩＳＡ製品ベースを活用することを可能にする。ＥＩＳＡバスでは、１６ビット及び８ビットのＩＳＡハードウェア及びソフトウェアとの互換性に加えて、３２ビットアドレス指定及び３２ビットデータパスがサポートされる。もちろん、他の２次入出力バスでも同様の機能を確保することが可能である。図１のコンピュータアーキテクチャのＰＣＩバス３０とＩＳＡバス４０との間にはシステム入出力（ＳＩＯ）コンポーネント３５が接続されている。ＳＩＯコンポーネント３５は、ＰＣＩバスとＩＳＡバスとの間のブリッジとしての役割を果たし、これにはＩＳＡバス４０とＰＣＩバスとをインタフェースする論理回路を組み込んでもよく、また必要に応じてＤＭＡコントローラ及び割込み制御論理回路を組み込むことができる。たとえば、ＩＤＥ相互接続バスを有する従来のハードディスクドライブが入出力スロット４１にあり、そのＩＤＥドライブがＣＰＵとのトランザクションを要求した場合、ＩＤＥドライブは割込みＩＲＱ１４の信号を送り、その信号はシステムによってハードディスクドライブアクセスであると認識される。コンピュータシステムは、ＩＲＱ１４割込みを認識すると、ハードディスクドライブにアクセスするための必要コードに分岐する。図１に基づき実装されるコンピュータアーキテクチャにおいては、ＳＩＯコンポーネント３５は、Ｉｎｔｅｌ８２Ｃ５９割込みコントローラのような、ＩＳＡバス割込み規格に基づく割込みに応答して動作するコンフィギュレーションを有する割込みコントローラを具備する。ＳＩＯコンポーネント３５は、様々なソースからの割込みについてプログラマブルアービトレーション機構を介して折り合いをつけ、１つの割込みをＣＰＵに与えて、対応する割込みサービスルーチンを実行させる。上に述べたように、ＰＣＩスロットに取り付けられて、ＰＣＩバス上に常駐するエージェントは、４つのＰＣＩ指定のレベル感応割込みを共用する。図１に示すコンピュータアーキテクチャ・コンフィギュレーションにおいては、各ＰＣＩスロットは、ＰＣＩエージェントがそれぞれの割込みを、割込みＰＡＬ５０と表示されているプログラマブル論理機構に与えるように接続されている。割込みＰＡＬ５０のコンフィギュレーション及びプログラミングについては、以下にさらに詳細に説明する。本質的に、割込みＰＡＬ５０の機能は、アクティブローのレベル感応ＰＣＩ割込みをＩＳＡバス規格で要求されるロー−ハイエッジ感応割込みに変換することである。割込みＰＡＬ５０は、任意の全てのＰＣＩエージェントによって要求されたＰＣＩ割込みに応答して、エッジ感応割込みをＳＩＯコンポーネント３５に与える。ＩＳＡ割込みをＳＩＯコンポーネント３５に知らせるためには、いくつかのＩＲＱ信号を使用できるということは上に述べた。そのため、どのＩＲＱ信号をＳＩＯコンポーネント３５に供給するかを指示するために、割込みＰＡＬ５０に接続されたセレクト線を制御するソフトウェア（通常ＢＩＯＳ）書込み可能な制御レジスタ４８が設けられている。本発明の一実施形態においては、セレクト線はＩＯアドレス７３ｈの下位２ビットへのＩＯ書込みによって制御される。記憶部品４８としては、他のレジスタまたはラッチを使用することもでき、異なるＩＯまたは記憶場所に置くことも可能である。制御レジスタ４８及び割込みＰＡＬ５０の内部動作については、以下にさらに詳しく説明する。図２を参照すると、本発明の一実施形態で使用される割込みＰＡＬ５０がより詳細に図解されている。本発明の一実施形態においては、プログラマブル論理機構はインテル・コーポレーション（ＩｎｔｅｌＣｏｒｐｏｒａｔｉｏｎ）の製造になる８５Ｃ２２０ＥＰＬＤで構成することが可能である。もちろん、以下に説明するような機能を実行することができるものであれば、他のプログラマブル論理機構が他の実装形態では好適な場合もある。ＰＡＬ５０は、ＰＣＩバス３０に接続されたＰＣＩエージェントからの全ての共用割込みを受け取る。一つに結合されたそれらの共用割込みはゲート論理回路５５によって論理和が取られ、その結果は、ＩＮＴと表示された信号によって状態機械６０に供給される。このように、あらゆる割込みを知らせるＰＣＩエージェントは全て、ＩＮＴ信号をアクティブにして、ＰＣＩＣＬＫ信号によってクロックが取られる状態機械６０に入力させる。プログラマブル論理機構ブロック５０の状態機械論理回路６０は、ＰＣＩＣＬＫタイミング信号及びＰＣＩエージェント割込みの論理和出力が入力されるほか、トランザクションの状態機械側ではＩＮＴＡと表示されているＳＩＯコンポーネント３５からのＩＮＴＲ信号、及びシステムリセット信号を受け取る。一実施形態の場合、ＥＰＬＤは、ＩＳＡバス全体をリセットする信号と同じ信号によりピン８上でリセットされる。ＳＩＯコンポーネント３５からＣＰＵに供給されるＩＮＴＲ信号は、ＣＰＵに割込みサービスルーチン（ＩＳＲ）を処理させるＳＩＯによって生成される割込み要求である。ＩＳＲの実行が終了すると、ＣＰＵは、ＳＩＯの割込みコントローラインタフェースに「割込み終了」コマンドを書き込むことによってＩＮＴＲ信号をクリアする。状態機械論理回路６０には、セレクト制御信号ＳＥＬ０及びＳＥＬ１も供給される。図示実施形態においては、ＰＣＩエージェント割込みは、ＩＲＱ９、ＩＲＱ１０またはＩＲＱ１１のうちの１本のＩＲＱ線を介してＳＩＯコンポーネント３５（図１）に送られる。どのＩＲＱ信号がＳＩＯコンポーネント３５に供給されるかの選択は、システムのコンフィギュレーションソフトウェアによって書込み可能なセレクトレジスタ４８（図１）でセットされるビットにより決定される。もちろん、他のＩＲＱ信号を用いてＰＣＩ割込みをＳＩＯコンポーネント３５に指示することも可能である。ここで、４つより多いＩＲＱが可能な環境の場合は、ＳＥＬレジスタ４８で３ビット以上をセットすることが必要であり、ＰＡＬ５０へのセレクト線を増やす必要があるということに留意すべきである。選択された制御ビットは、状態機械論理回路６０に供給されるほか、ＩＳＡＩＲＱセレクトマルチプレクサ５２にも供給される。状態機械論理回路６０が制御信号としてアクティブＩＲＱ信号をセレクトマルチプレクサ５２に送ると、マルチプレクサ５２は、セレクトビット及び制御信号に応答して、選択されたＩＲＱ信号をＳＩＯコンポーネント３５に供給する。本発明の一実施形態においては、これらのビットの１つの状態を用いて、ＳＩＯへのＩＲＱ出力が全く生じないようにコード化する。これはＳＥＬＲＥＧ４８のリセット状態であり、従って、ＲＥＳＥＴ時にビットコンフィギュレーションを行わなければならず、そうしないとＰＣＩエージェントからのＩＲＱはどれも処理されない。図３は、図２に示す状態機械論理回路６０の一実施形態によって実行される状態図を示す。状態図は、リセット時のアイドル状態３００で始まる。この例における状態機械は，ＰＣＩＣＬＫの立ち上がりエッジで一つの状態から他の状態へ同期遷移する。この状態機械は、ＩＮＴ信号がイナクティブの間は、アイドル状態のままであり、どのＰＣＩエージェントによってもＰＣＩ割込みがアサートされていないことを知らせる。状態機械６０は、ＩＮＴ信号がアクティブになると、次のＰＣＩＣＬＫ入力でＮ１状態３１０に遷移する。状態機械は、Ｎ１状態３１０になると、ＩＳＡＩＲＱセレクトマルチプレクサ５２に対してＩＲＱアクティブ信号をアサートし、選択されたＩＲＱをＳＩＯコンポーネント３５に供給する。状態機械論理回路がＮ１状態３１０の時ＩＮＴＡ信号が既にアクティブになっている場合は、状態機械はＮ１状態に保たれる。状態機械が初めてＮ１状態になったときのアクティブＩＮＴＡ信号は、ＣＰＵが、現在、前に要求された割込みサービスルーチンを実行中であることを示す。状態機械は、ＩＮＴＡ信号がイナクティブになって、ＣＰＵが前に指示された割込みの処理を終了したこと知らせるまで、Ｎ１状態３１０からＮ２状態３２０へは遷移しない。状態機械は、Ｎ１状態の時ＩＮＴ信号がイナクティブになると、Ｎ１状態３１０から再度アイドル状態３００に遷移することができる。この遷移は、割込みを要求したＰＣＩエージェントについてはもうその割込みをＣＰＵによって処理する必要がないということを知らせることになる。この遷移は、予期されるものではないが、起こり得る。さらに、本発明の図示実施形態においては、ＳＥＬ１とＳＥＬ０のセレクトビットが共にイナクティブになると、状態機械はアイドル状態３００に戻る。これによって、どのＰＣＩ割込みも確認応答がなされないという選択がオペレーティングシステムによりなされたことを知らせることができる。他の実施形態においては、ナル値のＳＥＬ１及びＳＥＬ０を特定のＩＲＱ信号、あるいはＩＲＱ信号を示すものとして定義することも可能である。ＣＰＵがＩＮＴＡ信号をクリアすると、ＩＮＴＡ信号がアクティブであった場合、状態機械は、次のＰＣＩＣＬＫ入力でＮ１状態３１０からＮ２状態３２０へ遷移する。この状態においては、状態機械論理回路へのＩＮＴ信号がアクティブである限り、あるいはセレクト信号がイナクティブにならない限り、プログラマブル論理機構５０からドライブされ続ける。状態機械は、ＩＮＴＡ信号がイナクティブに保たれ、ＣＰＵがどの割込み要求にも応答しないということを示している間は、Ｎ２状態３２０に保たれる。ＩＮＴＡ信号は、再度アクティブになると、それによってＣＰＵが割込みに応答していることを知らせ、その割込みはＰＣＩエージェントによって生成された割込みかもしれないが、ＣＰＵが別の割込みに応答中ということもあり得る。なお、ＩＮＴＡ信号がアクティブになると、状態機械はＮ３状態３３０に遷移し、ＩＮＴＡ信号がアクティブである間この状態に保たれる。状態機械は、Ｎ３状態にある間、ＩＳＡＩＲＱセレクトマルチプレクサ５２にＩＲＱ信号を供給し続ける。ＳＥＬ１及びＳＥＬ０セレクト制御信号がイナクティブになると、状態機械はアイドル状態に戻され、これらのセレクト制御信号がイナクティブにならなければ、ＩＮＴＡ信号がアクティブである限り、状態機械はＮ３状態３３０に保たれる。ＩＮＴＡ信号は、再度イナクティブになったとき、ＣＰＵが割込みサービスルーチン（ＩＳＲ）の実行を終了したことを知らせ、そのＩＳＲは、常にそうであるとは限らないが、割込みを知らせたＰＣＩエージェントによって要求されたＩＳＲのこともある。次に、状態機械は、Ｒ１状態３４０、Ｒ２状態３５０及びＲ３状態３６０の順に順次遷移し、その場合各状態にＰＣＩＣＬＫタイミング信号の１サイクルの間だけ保たれる。この間、ＩＲＱ信号はアクティブではなくなり、ＳＩＯＣＰＴ３５は、割込みＰＡＬ５０からＩＲＱを受け取らない状態になる。Ｒ３状態３６０から、状態機械はアイドル状態３００に戻る。ＣＰＵがＰＣＩエージェントのためのＩＳＲを実行したばかりであれば、処理手順によってそのＰＣＩエージエントの割込み要求はクリアされているはずであり、その場合ＩＮＴ信号はイナクティブになると思われる。しかしながら、状態機械がＮ３状態３３０にあったときＣＰＵが別の割込みに応答していた場合は、ＩＮＴＡ信号をイナクティブにしたのは別のＩＳＲであったはずである。その場合は、ＩＮＴ信号は依然状態機械６０のアクティブ入力として保たれると思われ、その場合、状態機械は、次のＰＣＩＣＬＫ入力でアイドル状態３００からＮ１状態３１０に遷移して、上記のプロセスを繰り返す。ここで、Ｎ３状態３３０からＲ１状態３４０、Ｒ２状態３５０及びＲ３状態３６０を通り、再度アイドル状態３００を通ってＮ１状態へ至る一連の状態によって必要な遅延が確保されるということを理解すべきである。割込みＰＡＬ５０が受け取ったＰＣＩ規格のレベル感応割込みをＩＳＡＩＲＱ規格信号としてＳＩＯコンポーネント３５の割込みコントローラへドライブされるロー−ハイエッジ感応割込みに変換するのは、この遅延と割込みＰＡＬ５０からのＩＲＱ信号のスイッチングオフ及びその後のスイッチングオンである。図４は、状態機械論理回路の一実施形態によって実行されるより全般的な状態図を示す。図４に示す状態図は、上に図３を参照して説明した状態３００、３１０、３２０及び３３０図を含む。図４においては、Ｒ１、Ｒ２及びＲ３状態は遅延状態４００に置き換えられている。図３に示す特定実装形態においては、ハイー−ローエッジ感応割込みがＳＩＯコンポーネント３５に必ず正確に入るようにするために、アイドル状態３００に戻る前にＰＣＩクロック信号３サイクル分の遅延を要した。実施形態によっては、異なる遅延期間が必要な場合もあり、そのような異なる遅延期間も図４に示す遅延状態４００によって包括され、対応が図られている。以上、２つ以上の入出力バスが実装されたコンピュータシステムにおいて異種の割込みプロトコル間の調和をとるための機構について説明した。本発明は、いくつかの実施形態に関して説明したが、当業者にとっては、本発明の精神及び範囲を逸脱することなく様々な修正態様及び変更態様が可能なことは理解できよう。たとえば、ＰＣＩＣＬＫ以外のクロックを用いてプログラマブル論理機構設計を行うことが可能である。同様に、非同期型実装形態も考えられる。従って、本発明は特許請求の範囲の記載によってのみ限定されるものである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＡＭ，ＡＴ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＣＺ，ＤＥ，ＤＥ，ＤＫ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＫ，ＴＪ，ＴＭ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims

【特許請求の範囲】１．中央処理装置（ＣＰＵ）と、そのＣＰＵに接続されていて、そのＣＰＵへ、またそのＣＰＵから信号を転送するためのホストバスと、そのホストバスを介して前記ＣＰＵと通信するよう接続され、コンピュータシステムと周辺装置との間の通信経路手段となる第１のバス規格に従い、かつ伝播する割込みが第１の割込みタイプの割込みである入出力バスと、前記ＣＰＵと通信するよう接続されていて、第２の割込みタイプの割込みに応答して割込みをそのＣＰＵに知らせる割込みコントローラと、その割込みコントローラに接続され、かつ前記入出力バス上のエージェントによって生成された前記第１の割込みタイプの割込みを受け取るように接続されていて、この第１の割込みタイプの割込みの受け取ったとき、これに応答して前記第２の割込みタイプの割込みを前記割込みコントローラに与えるための割込みコンバータとを具備したコンピュータシステム。２．前記第１のタイプの割込みがレベル感応割込みであり、前記第２のタイプの割込みがエッジ感応割込みである請求項１記載のコンピュータシステム。３．前記割込みコンバータが、前記入出力バス上の全てのエージェントからの割込み線について論理和演算を実行するための回路と、その論理和演算を実行するための回路に接続されており、かつこれに応答してエッジ感応割込み制御を出力する状態機械回路とを具備する請求項２記載のコンピュータシステム。４．前記状態機械が、下記の状態図に従って動作する請求項３記載のコンピュータシステム。ただし、状態機械がＮ１、Ｎ２及びＮ３状態にあるとき、その状態機械回路はエッジ感応割込み信号を出力し、状態機械が遅延状態にあるとき、前記状態機械回路は割込み信号を全く出力せず、ＩＮＴ信号は、前記入出力バス上の全てのエージェントからの割込み線の論理和のアクティブ結果であり、ＩＮＴＡ信号は、前記ＣＰＵが割込みを処理中であることを知らせるＣＰＵからの信号である。５．前記状態機械が、下記の状態図に従って動作する請求項３記載のコンピュータシステム。ただし、状態機械がＮ１、Ｎ２及びＮ３状態にあるとき、その状態機械回路はエッジ感応割込み信号を出力し、ＩＮＴ信号は、前記入出力バス上の全てのエージェントからの割込み線の論理和のアクティブ結果であり、ＩＮＴＡ信号は、前記ＣＰＵが割込みを処理中であることを知らせるＣＰＵからの信号であり、Ｒ１、Ｒ２及びＲ３状態は状態機械回路が全く割込み信号を出力しない状態機械の引き続く状態よりなる。６．前記割込みコンバータが、前記状態機械回路に接続された、前記エッジ感応割込み信号を前記割込みコントローラの選択された割込み入力へルーティングするための多重化論理回路をさらに具備する請求項３記載のコンピュータシステム。７．前記多重化論理回路に接続されていて、前記エッジ感応割込みを前記選択された割込み入力へ振り向けるよう該多重化論理回路を制御するためのプログラマブル記憶要素をさらに具備した請求項６記載のコンピュータシステム。８．前記第１のバス規格が周辺機器相互接続（ＰＣＩ）規格である請求項１記載のコンピュータシステム。９．ＣＰＵ及びレベル感応割込みを生成する周辺エージェントを有し、エッジ感応割込みに応答して動作する割込みコントローラを内蔵したコンピュータシステム用のレベル感応−エッジ感応割込みコンバータにおいて、レベル感応割込み信号を発生する全ての周辺エージェントによって発生する割込み信号の論理和演算を実行する回路と、その論理和演算を実行する回路に接続されていて、これに応答して動作する、レベル感応割込み信号が検出されたときエッジ感応割込み信号を前記割込みコントローラに出力する論理回路と；を具備した割込みコンバータ。１０．前記論理回路が下記の状態機械モデルに従って動作する請求項９記載の割込みコンバータ：ただし、状態機械がＮ１、Ｎ２及びＮ３状態にあるとき、状態機械回路はエッジ感応割込み信号を出力し、状態機械が遅延状態にあるとき、状態機械回路は割込み信号を全く出力せず、ＩＮＴ信号は、前記入出力バス上の全てのエージェントからの割込み線の論理和演算のアクティブ結果であり、ＩＮＴＡ信号は、前記ＣＰＵが割込みを処理中であることを知らせるＣＰＵからの信号である。１１．前記論理回路が下記の状態機械モデルに従って動作する請求項９記載の割込みコンバータ、ただし、状態機械がＮ１、Ｎ２及びＮ３状態にあるとき、状態機械回路はエッジ感応割込み信号を出力し、ＩＮＴ信号は、前記入出力バス上の全てのエージェントからの割込み線の論理和演算のアクティブ結果であり、ＩＮＴＡ信号は、前記ＣＰＵが割込みを処理中であることを知らせるＣＰＵからの信号であり、Ｒ１、Ｒ２及びＲ３状態は状態機械回路が全く割込み信号を出力しない状態機械の引き続く状態よりなる。１２．前記状態機械回路に接続された、前記エッジ感応割込み信号を前記割込みコントローラの選択された割込み入力へルーティングする多重化論理回路をさらに具備した請求項９記載の割込みコンバータ。１３．前記多重化論理回路に接続されていて、前記エッジ感応割込みを前記選択された割込み入力へ振り向けるよう前記多重化論理回路を制御するプログラマブル記憶要素をさらに具備した請求項１２記載の割込みコンバータ。１４．ＣＰＵ及び第１のタイプの割込みに応答して動作する割込みコントローラを有し、一部の周辺エージェントが第２の割込みタイプの割込みを生成するコンピュータシステムで割込みを処理する方法において、第２の割込みタイプの割込みを検出するステップと、検出された第２の割込みタイプの割込みに応答して第１の割込みタイプに従う割込み信号を発生するステップと、第１の割込みタイプに従う割込み信号を割込みコントローラに供給して割込み処理を行うステップと、を具備した方法。１５．前記第１の割込みタイプがエッジ感応割込みであり、前記第２の割込みタイプがレベル感応割込みであり、前記第１の割込みタイプに従う割込み信号を発生するステップが下記の状態機械モデルに従うステップよりなる請求項１４記載の方法。ただし、状態機械がＮ１、Ｎ２及びＮ３状態にあるとき、状態機械モデルはエッジ感応割込み信号を前記割込みコントローラへ出力し、状態機械が遅延状態にあるとき、状態機械回路は割込み信号を全く出力せず、ＩＮＴ信号は、第２の割込みタイプの割込みを生成する全てのエージェントからの割込み線の論理和絵演算のアクティブ結果であり、ＩＮＴＡ信号は、前記ＣＰＵが割込みを処理中であることを知らせるＣＰＵからの信号である。１６．前記第１の割込みタイプがエッジ感応割込みであり、前記第２の割込みタイプがレベル感応割込みであり、前記第１の割込みタイプに従う割込み信号を発生するステップが下記の状態機械モデルに従うステップよりなる請求項１４記載の方法。ただし、状態機械がＮ１、Ｎ２及びＮ３状態にあるとき、状態機械モデルはエッジ感応割込み信号を前記割込みコントローラへ出力し、ＩＮＴ信号は、第２の割込みタイプの割込みを生成する全てのエージェントからの割込み線の論理和絵演算のアクティブ結果であり、ＩＮＴＡ信号は、前記ＣＰＵが割込みを処理中であることを知らせるＣＰＵからの信号であり、Ｒ１、Ｒ２及びＲ３状態は状態機械回路が全く割込み信号を出力しない状態機械の引き続く状態よりなる。１７．前記割込みコントローラの選択された割込み入力を指示する制御ビットを記憶するステップをさらに具備した請求項１４記載の方法。１８．前記割込み信号を供給するステップが、前記制御ビットに応答してその割込み信号を前記選択された割込み入力に供給するステップよりなる請求項１７記載の方法。