JPH1050714A - シリコン基板とその製造方法 - Google Patents
シリコン基板とその製造方法Info
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- JPH1050714A JPH1050714A JP21799896A JP21799896A JPH1050714A JP H1050714 A JPH1050714 A JP H1050714A JP 21799896 A JP21799896 A JP 21799896A JP 21799896 A JP21799896 A JP 21799896A JP H1050714 A JPH1050714 A JP H1050714A
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Abstract
く、熱的に安定し厚み制御が容易なDZ層を有し、不整
合転位の発生による重金属ゲッタリング並びにオートド
ーピングの抑制効果を有する半導体シリコン基板並びに
その製造方法の提供。 【解決手段】 ドーパント濃度が大きく異なる層を積層
した2層構造又は3層構造を持ったシリコンウェーハと
なすことにより、ドーパント濃度が大きく異なる層の界
面に不整合転位や応力場が形成され、これらにより重金
属をゲッタリングでき、シリコン基板の特性に依存せ
ず、熱的に安定で、パーティクル発生がなく、低コスト
で効率よく重金属をゲッタリングでき、エピタキシャル
成長によりDZ層を形成しているので酸素析出が起こり
難く、DZ−IG処理工程を省略し、熱的に安定なDZ
層でかつDZ層の厚さの制御が可能なDZ層が形成で
き、DZ層として高濃度ドープ層を用いているので、ラ
ッチアップ対策としても非常に有効。
Description
層を形成した半導体シリコン基板の改良に係り、特に、
ドーパント濃度が1×1016atoms/cm3以下の
シリコン基板を用いて、気相成長法またはイオン注入法
にてドーパント濃度の異なる層を積層することにより、
製造が容易で重金属のゲッタリング能が高く、熱的に安
定し厚み制御が容易な無欠陥層(DZ層)を有し、不整
合転位の発生による重金属ゲッタリング並びにオートド
ーピングの抑制効果を有する半導体シリコン基板とその
製造方法に関する。
して、重金属汚染対策と酸素析出物フリーゾーンの形成
がある。ここではまずこの二つの特性の従来技術につい
て述べる。まず、重金属汚染の影響としては、酸化膜の
耐圧を劣化させること、深い不純物準位を形成し、pn
接合部のリーク電流を増加させること、欠陥生成の核と
なることがよく知られている。
素析出物(BMD)により形成された応力場によりゲッ
タリングしたり、ボロンドープによりFe−Bペア形成
させるゲッタリング等のイントリンシックゲッタリング
(IG)方法、また、バックサイドダメージ(BSD)
により形成された応力場や転位によるゲッタリングや、
ポリバックシール(PBS)(poly−Si膜形成)
により形成された応力場や粒界によるゲッタリング等の
イクストリンシックゲッタリング(EG)方法、さらに
は、Si(Ge)層の挿入により形成される不整合転位
や応力場によるゲッタリングを行うイクストリンシック
・インターナルゲッタリング方法が実用化されている。
有効であるが、反面デバイス工程ではデバイス特性、特
にトレンチキャパシタ容量を変化させるので、BMDが
ない表面領域、すなわち、DZ層が必要とされる。DZ
層を形成するためには、酸素、窒素又はこれら混合雰囲
気中などで熱処理する、所謂DZ−IG処理が一般的で
ある。
おいては、エピタキシャル層では酸素はほとんど拡散せ
ず、BMDも形成されず、また、ラッチアップ対策とし
てできるかぎり低抵抗、すなわち高濃度ドーブ基板を用
いる方がデバイス設計の自由度や誤動作の防止に有効で
あることが知られている。
の従来のゲッタリング技術は以下の問題点を有してい
る。BMD法は、熱的に不安定でBMD形成が基板の酸
素濃度やドーパント濃度に大きく依存し、制御が困難で
且つ析出を促す処理が必要で工程数が増加する。ボロン
ドープによるFe−Bペア形成方法は、Fe以外のゲッ
タリングができず、P−SiやN−Siなどボロン濃度
が低い基板でのゲッタリング能が低下する。
したり、低温プロセスでのゲッタリング能が低く、熱処
理により応力場の緩和や転位の消滅などが起こり、ゲッ
タリング能が低下するなど、熱的に不安定な問題があ
る。PBS法は、BSD法に比べパーティクルの発生は
少ないが、低温プロセスでのゲッタリング能が低く、熱
処理によりpoly−Siが単結晶化してゲッタリング
能が低下するなど、熱的に不安定な問題がある。
タキシャル成長におけるGe導入のためのガスライン新
設や付帯設備増設による設備的なコスト上昇が避けられ
ない問題がある。
程数が増加するのみならず、熱処理後に酸素が拡散しB
MDを形成する可能性があるなどのDZ層の熱的不安定
性が懸念される。
ドープ基板の場合、オートドープが顕著になり、ボロン
濃度が高いとBMDが形成され難く、ゲッタリング能が
低下する等の問題がある。
問題点を解消し、製造が容易で重金属に対するゲッタリ
ング能が高く、熱的に安定し厚み制御が容易なDZ層を
有し、不整合転位の発生による重金属ゲッタリング並び
にオートドーピングの抑制効果を有する半導体シリコン
基板並びにその製造方法の提供を目的としている。
属汚染に関する上述の問題点、すなわち、シリコン基板
の特性、例えば、PタイプかNタイプ、ドーパント濃
度、酸素濃度などに依存せず、熱的に安定で、パーティ
クル発生がなく、低コストで効率よく重金属を捕獲でき
るゲッタリング法について種々検討した結果、シリコン
基板上に、ドーパント濃度が大きく異なる層や基板を積
層することによって、その界面に不整合転位や応力場を
形成し、これらにより重金属をゲッタリングでき、上述
の目的を達成できることを知見した。
Z層に関する上述の問題点、すなわち、シリコン基板の
特性に依存せず、熱的に安定で、パーティクル発生がな
く、低コストで効率よく重金属をゲッタリングでき、か
つDZ−IG処理工程を省略し、熱的に安定なDZ層で
かつDZ層の厚さの制御が容易なDZ層の形成方法につ
いて種々検討した結果、ドーパント濃度が大きく異なる
層を積層した2層構造又は3層構造を持ったシリコンウ
ェーハとなすことにより、ドーパント濃度が大きく異な
る層の界面に不整合転位や応力場が形成され、これらに
より重金属をゲッタリングでき、さらに、エピタキシャ
ル成長によりDZ層を形成しているので酸素析出が起こ
り難く、DZ層として高濃度ドープ層を用いているの
で、ラッチアップ対策としても非常に有効であることを
知見し、この発明を完成した。
もしくは3層のドーパント濃度の異なる層を形成するこ
とを条件に全ての組合せを検討した結果、最も簡単に作
成でき且つ不整合転位の発生による重金属ゲッタリング
並びにオートドーピング効果を有する半導体基板として
以下の2種類の基板を提案する。
いて、ドーパント濃度が1×1016atoms/cm3
以下のシリコンとドーパント濃度が1×1018atom
s/cm3以上であるシリコンとによって形成された界
面を少なくとも一つ以上持つ多層膜を基板上に有するシ
リコン基板である。
1016atoms/cm3以下のシリコン基板におい
て、気相成長法あるいはイオン注入法により、基板上に
ドーパント濃度が1×1018atoms/cm3以上で
ある第一層とドーパント濃度が1×1016atoms/
cm3以下である第二層を順次積層したシリコン基板で
ある。
1016atoms/cm3以下のシリコン基板におい
て、気相成長法あるいはイオン注入法により、基板上に
ドーパント濃度が1×1018atoms/cm3以上で
ある第一層、ドーパント濃度が1×1016〜1×1018
atom/cm3の範囲にある中間層、ドーパント濃度
が1×1016atoms/cm3以下である第二層を順
次積層したシリコン基板である。
面に不整合転位や応力場を形成するには、SiGe結晶
(薄膜を含む)に代表されるように混晶を用いる方法が
あるが、この発明においては、ドーパント濃度の差を利
用するもので、この方法では通常のシリコン基板に含ま
れている元素のみを用いているため、他の特性の劣化や
製作設備費の増加などがほとんどない利点がある。
べく大きい方が歪みが大きくなり、不整合転位や応力場
が形成されやすくなることから、界面のドーパント濃度
差を検討した結果、公知のいずれの特性を有するシリコ
ン基板を用いる場合も、ドーパント濃度が1×1016a
toms/cm3以下のシリコンとドーパント濃度が1
×1018atoms/cm3以上であるシリコンとによ
って形成された界面が最も効果的であることを確認し
た。
利用した界面は、シリコン基板上に積層される2層以上
の多層膜内に1つ以上形成すればよく、シリコン基板の
種類や特性、要求される被膜種等の組合せにより適宜選
定するとよく、また、被膜層内のドーパント濃度が一定
の他、当該界面での所定のドーパント濃度の差が確保で
きれば、被膜層内のドーパント濃度が連続的あるいは漸
次変化するように成膜されても、この発明によるゲッタ
リング能は同様に発揮される。
によるゲッタリング層の形成方法として、実施例に示す
ごとく、気相成長法、イオン注入法を用いていることに
より、ドーパント濃度の制御が容易でドーパント濃度差
が急峻な界面を形成できるという効果がある。また、発
明者らは、基板の貼り合わせ法よっても上記と同様の構
成、作用効果が得られることを確認した。
ント濃度が1×1016atoms/cm3以下のシリコ
ン基板1上に、気相成長法あるいはイオン注入法によ
り、ドーパント濃度が1×1018atoms/cm3以
上である第一層2を形成することにより、ドーパント濃
度の差により界面に不整合転位や歪み場が形成され、重
金属が転位や歪み場に効率よくゲッタリングされる。
濃度、酸素濃度などのシリコン基板の特性に依存するこ
となく、熱的に安定で、パーティクルの発生がなく、低
コストで効率よく重金属をゲッタリングできる。また、
気相成長法やイオン注入法により形成するため、膜厚や
ドーパント濃度の制御が容易で、かつ急峻な界面が得ら
れる。
成長法あるいはイオン注入法により、ドーパント濃度が
1×1016atoms/cm3以下である第二層3、す
なわちエピタキシャル層を形成して2層構造となす。先
の第一層2は重金属ゲッタリング層を兼ねたDZ層であ
り、これによって、気相成長法により形成する場合、D
Z−IG処理工程を省略でき、気相成長法あるいはイオ
ン注入法による場合は、DZ層の厚さの制御が可能とな
る。さらにエピタキシャル層中への酸素の拡散がほとん
ど無視できるので熱処理後にBMDが形成されることも
なく、熱的に安定である。
である第二層3との界面はデバイス領域に近くまたトレ
ンチキャバシタを形成する領域でもあるので、不整合転
位の発生を防止し、応力を低減する必要がある。この対
策として、界面の遷移層幅を大きくし、好ましくは0.
5μm以上とする必要がある。従って、所定のドーパン
ト濃度差の界面を一定厚みで成膜できれば、層内のドー
パント濃度が連続的あるいは漸次変化するように成膜さ
れていてもよい。
ごとく、ドーパント濃度が1×1016atoms/cm
3以下のシリコン基板1上に、気相成長法あるいはイオ
ン注入法により、ドーパント濃度が1×1018atom
s/cm3以上である第一層2を形成し、その上にドー
パント濃度が1×1016〜1×1018atom/cm3
の範囲にある中間層4を同様に積層し、さらにドーパン
ト濃度が1×1016atoms/cm3以下である第二
層3、すなわちエピタキシャル層を形成して3層構造と
なす。
高い層の上または下の界面に形成された不整合転位や応
力場、さらに挿入した層が持つ引張応力により、重金属
を効率よくゲッタリングすることができる。また、その
結果、挿入した層のドーパント濃度が高いのでFe−B
ペアも効率よく生成され、Feのゲッタリング能力も向
上するという効果を有する。
熱的に安定であり、そのゲッタリング能力は基板の特性
に依存しない。また、裏面にPBSやBSDが形成され
ていないので、パーティクルの発生がないという効果も
併せ持っている。更に裏面を表面と同時に鏡面加工でき
加工コストも低減でき、且つ加工精度(平坦度等)も向
上するという2次的効果も発生する。またゲッタリング
シンク位置がデバイス形成領域に近い場所にあるので、
重金属の拡散速度が小さい低温プロセスでも効率よく重
金属をゲッタリングできる。
り形成する場合、DZ−IG処理工程を省略でき、気相
成長法あるいはイオン注入法による場合は、DZ層の厚
さの制御が可能となる。さらにエピタキシャル層中への
酸素の拡散がほとんど無視できるので熱処理後にBMD
が形成されることもなく、熱的に安定である。
16atoms/cm3以下のシリコン基板を用いている
ので、エピタキシャル層におけるオートドーピングレベ
ルがきわめて低く、ほとんど無視できるという効果も生
まれる。
ル層の構造は次の通りである。 1)外観: 8インチφ、(675±5)μmt、両
面鏡面基板 2)面方位: (100)±0.5° 3)抵抗率: 3〜5Ω・cm(ボロン濃度:2.8〜
4.5×1015atoms/cm3) 4)第一層 ・抵抗率:0.001〜0.003Ω・
cm(ボロン濃度:3.5〜13×1019atoms/
cm3) ・膜厚:5μmt 5)第二層 ・抵抗率:〜10Ω・cm(ボロン濃
度:〜l.5×10 15atoms/cm3) ・膜厚:3μmt 第一層と第二層はSiHCl3を原料ガスとした熱CV
D法(化学気相成長法)により形成した。
のゲッタリング能を形成したエピタキシャル基板に〜1
012atoms/cm2のFe、Ni、Cr、Cuの混
合汚染を施し、高温プロセスで熱処理した後、酸化膜耐
圧の良品率(yield)およびC−t法によるキャリ
ア寿命を調べた。それぞれのプロセスを以下に示す。 高温プロセス: 1150℃×5hrs.+700℃×
6hrs.+1050℃×5hrs. 酸化膜耐圧良品率の測定: 酸化膜厚200Å、印加電
圧 11MV/cm
ッタリング法が他の方法に比べて優れていることが示さ
れた。なお、ゲッタリング能仕様に示すBMDについて
は、Wright Etch液を用い、片面2μmの選
択エッチを施した後、光学顕微鏡を用いて測定した値で
ある。
能の比較 上記ゲッタリング能の比較を低温熱処理後に行い、同様
の評価を行い比較した。低温プロセス: 600℃×5
hrs.+900℃×32hrs.+800℃×5hr
s.表2から明らかなように低温プロセスにおいても、
この発明によるゲッタリング法が他の方法に比べて優れ
ていることが示された。
に対するゲッタリング能の安定性を調べたところ、表3
に示すごとく、ボロン濃度が異なる基板を用いてもゲッ
タリング能に変化がないことが示された。
ところ、図3Aに示すごとく不整合転位が形成されてい
る界面および高濃度ボロン層に重金属が選択的にゲッタ
リングされていることがわかった。この結果より本発明
における不整合転位および高濃度ボロン層のゲッタリン
グ効果が示された。
ング能の熱的安定性を従来法と比較した結果を図4A、
図5Aに示す。
ィクル転写により調べた。この方法はウェーハ裏面の鏡
面加工した別の清浄表面をもつウェーハと向かい合わせ
て洗浄槽に入れ、裏面から発生するパーティクルを清浄
な上面に転写させ、転写させたウェーハ表面の0.12
μm以上の大きさのパーティクルを面検器で評価するこ
とによって裏面からのパーティクル発生量を見積もる方
法である。結果を表4に示す。
ル層の構造は次の通りである。 1)外観: 8インチφ、(675±5)μmt、両面
鏡面基板 2)面方位: (100)±0.5° 3)抵抗率: 3〜5Ω・cm(ボロン濃度:2.8〜
4.5×1015atoms/cm3) 4)第一層 ・抵抗率:0.001〜0.003Ω・
cm(ボロン濃度:3.5〜13×1019atoms/
cm3) ・膜厚:5μmt 5)中間層 ・抵抗率:0.01〜0.02Ω・cm
(ボロン濃度:3.5〜9×1018atoms/c
m3) ・膜厚:3μmt 6)第二層 ・抵抗率:〜10Ω・cm(ボロン濃
度:〜l.5×1015atoms/cm3) ・膜厚:3μmt 第一層、中間層、第二層はSiHCl3を原料ガスとし
た熱CVD法(化学気相成長法)により形成した。
のゲッタリングシンクを形成したエピ基板に〜1012a
toms/cm2のFe、Ni、Cr、Cuの混合汚染
を施し、高温プロセスで熱処理した後、酸化膜耐圧の良
品率(yield)およびC−t法によるキャリア寿命
を調べた。それぞれのプロセスを以下に示す。 高温プロセス: 1190℃×6hrs.+600℃×
4hrs.+1000℃×4hrs. 酸化膜耐圧良品率の測定: 酸化膜厚150Å、印加電
圧 11MV/cm 表5から明らかなようにこの発明によるゲッタリング法
が他の方法に比べて優れていることが示された。
能の比較を、実施例1と同様に行った結果を表2に示
す。
ところ、図3Bに示すごとく不整合転位が形成されてい
る界面および高濃度ボロン層に重金属が選択的にゲッタ
リングされていることがわかった。この結果より本発明
における不整合転位の発生による重金属ゲッタリングお
よび高濃度ボロン層のゲッタリング効果が示された。
ング能の熱的安定性を従来法と比較した結果を図4B、
図5Bに示す。
純水中でのパーティクル転写により調べた。結果を表4
に示す。
ル層の構造は次の通りである。 1)外観: 8インチφ、(675±5)μmt、両面
鏡面基板 2)面方位: (100)±0.5° 3)抵抗率: 4〜6Ω・cm(ボロン濃度:2.3〜
3.5×1015atoms/cm3) 4)第一層 ・抵抗率:0.001〜0.003Ω・
cm(ボロン濃度:3.5〜13×1019atoms/
cm3) ・膜厚:5μmt 5)中間層 ・抵抗率:0.01〜0.02Ω・cm
(ボロン濃度:3.5〜9×1018atoms/c
m3) ・膜厚:3μmt 6)第二層 ・抵抗率:〜10Ω・cm(ボロン濃
度:〜l.5×1015atoms/cm3) ・膜厚:3μmt 第一層はイオン注入法、中間層と第二層はSiHCl3
を原料ガスとした成長温度1150℃の熱CVD法(化
学気相成長法)により形成した。
イオンを加速電圧110keVでドープ量5×1015/
cm3を注入し、これをRTP(Rapid Ther
mal Process)により、1000℃、60秒
間熱処理した。このときのボロン濃度の深さ方向分布を
図6に示す。ボロン濃度は第一層表面で1020atom
s/cm3で深さ1μmでほぼエピタキシャル用基板と
同レベルであった。また、このとき基板とイオン注入に
より形成した第一層の界面には不整合転位は観察されな
かった(Plan view TEM観察)。従って、
界面にはボロン濃度差による応力場のみが形成されてい
ると考えられる。
ッタリング能の比較を示す。それぞれのゲッタリングシ
ンクを形成したエピ基板に〜1012atoms/cm2
のFe、Ni、Cr、Cuの混合汚染を施し、高温プロ
セスで熱処理した後、酸化膜耐圧の良品率(yiel
d)およびC−t法によるキャリア寿命を調べた。それ
ぞれのプロセスを以下に示す。 高温プロセス: 1150℃×6hrs.+600℃×
4hrs.+950℃×4hrs. 酸化膜耐圧良品率の測定: 酸化膜厚200Å、印加電
圧 11MV/cm 表6から明らかなようにこの発明によるゲッタリング法
が他の方法に比べて優れていることが示された。
リング能の比較を低温熱処理後に行い、実施例と同様の
評価を行い比較した。 低温プロセス: 600℃×4hrs.+850℃×3
hrs.+680℃×6hrs. 表7から明らかなように低温プロセスにおいても、この
発明によるゲッタリング法が他の方法に比べて優れてい
ることが示された。
ところ、図3Cに示すごとく応力場が形成されている界
面および高濃度ボロン層である第一層に重金属が選択的
にゲッタリングされていることがわかった。この結果よ
り本発明における応力場および高濃度ボロン層のゲッタ
リング効果が示された。
なる層を積層した2層構造又は3層構造を持ったシリコ
ンウェーハとなすことにより、ドーパント濃度が大きく
異なる層の界面に不整合転位や応力場が形成され、これ
らにより重金属をゲッタリングでき、シリコン基板の特
性(PタイプかNタイプ、ドーパント濃度、酸素濃度な
ど)に依存せず、熱的に安定で、パーティクル発生がな
く、低コストで効率よく重金属をゲッタリングでき、エ
ピタキシャル成長によりDZ層を形成しているので酸素
析出が起こり難く、DZ−IG処理工程を省略し、熱的
に安定なDZ層でかつDZ層の厚さの制御が可能なDZ
層が形成でき、DZ層として高濃度ドープ層を用いてい
るので、ラッチアップ対策としても非常に有効である。
説明図である。
説明図である。
IMS分析プロファイスを示すグラフである。
関係を示すグラフである。
係を示すグラフである。
る。
Claims (5)
- 【請求項1】 シリコン基板において、ドーパント濃度
が1×1016atoms/cm3以下のシリコンとドー
パント濃度が1×1018atoms/cm3以上である
シリコンとによって形成された界面を少なくとも一つ以
上持つ多層膜を基板上に有するシリコン基板。 - 【請求項2】 ドーパント濃度が1×1016atoms
/cm3以下のシリコン基板において、基板上にドーパ
ント濃度が1×1018atoms/cm3以上である第
一層とドーパント濃度が1×1016atoms/cm3
以下である第二層を順次積層したシリコン基板。 - 【請求項3】 請求項2において、第一層と第二層の間
にドーパント濃度が1×1016〜1×1018atom/
cm3の範囲にある中間層を積層したシリコン基板。 - 【請求項4】 気相成長法により各層を順次形成する請
求項1〜請求項3に記載のシリコン基板の製造方法。 - 【請求項5】 イオン注入法により各層を形成する請求
項1〜請求項3に記載のシリコン基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21799896A JP4061418B2 (ja) | 1996-07-30 | 1996-07-30 | シリコン基板とその製造方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP21799896A JP4061418B2 (ja) | 1996-07-30 | 1996-07-30 | シリコン基板とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050714A true JPH1050714A (ja) | 1998-02-20 |
| JP4061418B2 JP4061418B2 (ja) | 2008-03-19 |
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ID=16713029
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| JP21799896A Expired - Fee Related JP4061418B2 (ja) | 1996-07-30 | 1996-07-30 | シリコン基板とその製造方法 |
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| JP (1) | JP4061418B2 (ja) |
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| US8449675B2 (en) | 2004-12-16 | 2013-05-28 | Siltronic Ag | Semiconductor wafer with an epitaxially deposited layer, and process for producing the semiconductor wafer |
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| JP2008159976A (ja) * | 2006-12-26 | 2008-07-10 | Shin Etsu Handotai Co Ltd | シリコンエピタキシャルウェーハ及びその製造方法、並びに半導体デバイスの製造方法及びsoiウェーハの製造方法 |
| JP2009164590A (ja) * | 2007-12-13 | 2009-07-23 | Sumco Corp | エピタキシャルウェーハ及びその製造方法 |
| EP2112254A2 (en) * | 2008-03-05 | 2009-10-28 | Sumco Corporation | Silicon substrate and manufacturing method thereof |
| JP2010199225A (ja) * | 2009-02-24 | 2010-09-09 | Sumco Corp | エピタキシャルシリコンウェーハ、およびその製造方法 |
| JP2014099456A (ja) * | 2012-11-13 | 2014-05-29 | Sumco Corp | 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法 |
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|---|---|
| JP4061418B2 (ja) | 2008-03-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20040721 |
|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| RD02 | Notification of acceptance of power of attorney |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent (=grant) or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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