JPS59165455A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59165455A JPS59165455A JP58039542A JP3954283A JPS59165455A JP S59165455 A JPS59165455 A JP S59165455A JP 58039542 A JP58039542 A JP 58039542A JP 3954283 A JP3954283 A JP 3954283A JP S59165455 A JPS59165455 A JP S59165455A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- high density
- polycrystalline silicon
- high concentration
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/021—Manufacture or treatment of interconnections within wafers or substrates
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置に係シ、特にバイポーラトランジ
スタにおけるコレクタ・シリーズ抵抗の低減化を図るた
めの高濃度層に関する。
スタにおけるコレクタ・シリーズ抵抗の低減化を図るた
めの高濃度層に関する。
通常、ＮＰＮトランノスタにおいては、コレクタ・シリ
ーズ抵抗の低減化を図るために、基板表面から高濃度埋
込み層に達する程深くＮ型の高濃度層（表面濃度；１０
１９〜１０２０ｃｒｎ−３）が形成される。
ーズ抵抗の低減化を図るために、基板表面から高濃度埋
込み層に達する程深くＮ型の高濃度層（表面濃度；１０
１９〜１０２０ｃｒｎ−３）が形成される。
従来、この高濃度層は熱拡散によシ形成されている。す
なわち、例えばｐｏｃｔ３（オキシ塩化リン）等の高濃
度Ｎ＋材料を約９００〜１１００℃の温度でシリコン基
板上に堆積し、その後９００〜１２００℃の温度の窒素
雰囲気中でスランビング処理を行うものである。
なわち、例えばｐｏｃｔ３（オキシ塩化リン）等の高濃
度Ｎ＋材料を約９００〜１１００℃の温度でシリコン基
板上に堆積し、その後９００〜１２００℃の温度の窒素
雰囲気中でスランビング処理を行うものである。
〔背景技術の問題点〕 ／しかしながら
、この従来方法では、高濃度不純物を高温で拡散処理す
るために高濃度層の近傍に結晶欠陥を誘発してしまう。
、この従来方法では、高濃度不純物を高温で拡散処理す
るために高濃度層の近傍に結晶欠陥を誘発してしまう。
この結晶欠陥が発生すると、高濃度層とペース層との間
でリーク電流が増大し、素子の耐圧が劣化することにな
る。この結晶欠陥は特に素子の微細化に対して重大な悪
影響を及ぼすもので、このため製品の歩留りが低下する
。このような結晶欠陥の発生を防止するには、拡散不純
物の濃度を低下させればよいが、これではコレクタ・シ
リーズ抵抗の低減化を図ることができなくなる。
でリーク電流が増大し、素子の耐圧が劣化することにな
る。この結晶欠陥は特に素子の微細化に対して重大な悪
影響を及ぼすもので、このため製品の歩留りが低下する
。このような結晶欠陥の発生を防止するには、拡散不純
物の濃度を低下させればよいが、これではコレクタ・シ
リーズ抵抗の低減化を図ることができなくなる。
この発明は上記実情に鑑みてなされたもので、その目的
は、結晶欠陥の発生を防止し、かつコレクタ・シリ−・
ズ抵抗の低減化を図ることのできる半導体装置を提供す
ることにある。
は、結晶欠陥の発生を防止し、かつコレクタ・シリ−・
ズ抵抗の低減化を図ることのできる半導体装置を提供す
ることにある。
この発明は、半導体基板上のバイポーラトランジスタが
形成された島領域において、その表面から高濃度埋込み
層に達する溝を形成し、この溝に例えば高濃度不純物を
含む多結晶シリコンを堆積して、この高濃度多結晶シリ
コン層により、コレクタ・シリーズ抵抗の低減化を図る
もので、高温の熱処理や高濃度不純物の拡散処理が不要
である。
形成された島領域において、その表面から高濃度埋込み
層に達する溝を形成し、この溝に例えば高濃度不純物を
含む多結晶シリコンを堆積して、この高濃度多結晶シリ
コン層により、コレクタ・シリーズ抵抗の低減化を図る
もので、高温の熱処理や高濃度不純物の拡散処理が不要
である。
以下、図面を参照してこの発明の一実施例を説明する。
第１図（、）は、例えばＰ型のシリコン基板１１上にＮ
＋高濃度埋込み層１２及び戸高濃度埋込み層１３．１４
を拡散形成し、その上にエピタキシャル層１５を成長さ
せ、さらにこのエピタキシャル層１５上に酸化膜（Ｓｉ
Ｏ□）１６を形成した状態を示したものである。ここで
、エピタキシャル層１５′の厚さは５μｎＢＱ抵抗は１
．５〜２．００・ｃｍ−’とする。この状態から素子分
離領域を形成するために、第２図（ｂ）に示すように写
真蝕刻法を用いて所定の領域の酸化膜１６をエツチング
し、開口１７．１８を形成する。
＋高濃度埋込み層１２及び戸高濃度埋込み層１３．１４
を拡散形成し、その上にエピタキシャル層１５を成長さ
せ、さらにこのエピタキシャル層１５上に酸化膜（Ｓｉ
Ｏ□）１６を形成した状態を示したものである。ここで
、エピタキシャル層１５′の厚さは５μｎＢＱ抵抗は１
．５〜２．００・ｃｍ−’とする。この状態から素子分
離領域を形成するために、第２図（ｂ）に示すように写
真蝕刻法を用いて所定の領域の酸化膜１６をエツチング
し、開口１７．１８を形成する。
その後、第１図（Ｃ）に示すように、開口１７゜１８を
通してＰ型不純物例えばボロンを選択的に拡散し素子分
離領域１９．２０を形成する。
通してＰ型不純物例えばボロンを選択的に拡散し素子分
離領域１９．２０を形成する。
なお、この分離方法は酸化膜分離のような他の方法でも
可能である。次に、第１図（ｄ）に示すようにコレクタ
・シリーズ抵抗低減化のだめの高濃度層形成予定領域の
酸化膜１６を写真蝕刻法によシ選択的にエツチングして
開口を形成する。
可能である。次に、第１図（ｄ）に示すようにコレクタ
・シリーズ抵抗低減化のだめの高濃度層形成予定領域の
酸化膜１６を写真蝕刻法によシ選択的にエツチングして
開口を形成する。
引き続き、反応性イオンエツチング技術を用いて、水素
（Ｈ２）と塩素（Ｃｔ３）との混合ガス中でプラズマを
発生させ、シリコン基板１１を選択的にエツチングして
溝２１を形成する。この選択エツチングにはレジスト材
料をマスクとして使用する。溝２ノの深さはエピタキシ
ャル層１５の厚、さと略同じとし、Ｎ＋高濃度埋込み層
１２に達するように深く形成するものとする。
（Ｈ２）と塩素（Ｃｔ３）との混合ガス中でプラズマを
発生させ、シリコン基板１１を選択的にエツチングして
溝２１を形成する。この選択エツチングにはレジスト材
料をマスクとして使用する。溝２ノの深さはエピタキシ
ャル層１５の厚、さと略同じとし、Ｎ＋高濃度埋込み層
１２に達するように深く形成するものとする。
次に、第１図（、）に示すように、例えばＣＶＤ（（Ｊ
６ｍｉｃａｌ″Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ
）法によシリコン基板１１上に高濃度のＮ型不純物を添
加した多結晶シリコンを堆積させ、所望の厚さの高濃度
多結晶シリコン層２２を形成する。すなわちへ００〜７
００℃の温度で、５ＩＨ４（シラン）ガスとドーピング
ガ゛ス（例えば、ＰＨ３１ＡＳＨ３）を同時に流して熱
分解させることにより、高濃度多結晶シリコン層２２を
形成するものである。
６ｍｉｃａｌ″Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ
）法によシリコン基板１１上に高濃度のＮ型不純物を添
加した多結晶シリコンを堆積させ、所望の厚さの高濃度
多結晶シリコン層２２を形成する。すなわちへ００〜７
００℃の温度で、５ＩＨ４（シラン）ガスとドーピング
ガ゛ス（例えば、ＰＨ３１ＡＳＨ３）を同時に流して熱
分解させることにより、高濃度多結晶シリコン層２２を
形成するものである。
その後、この溝２１内に埋込壕れだ高濃度多結晶シリコ
ン層２２を電気的に活性化させるために熱処理を施す。
ン層２２を電気的に活性化させるために熱処理を施す。
第２図は上記高濃度多結晶シリコン層２２を加工した後
、ＮＰＮ）ランジスタのＰ層（ペース）２３及び１層（
エミッタ）２４を形成し、さらにペース電極２５、エミ
ッタ電極２６及びコレクタ電極２７をそれぞれ形成した
ものである。
、ＮＰＮ）ランジスタのＰ層（ペース）２３及び１層（
エミッタ）２４を形成し、さらにペース電極２５、エミ
ッタ電極２６及びコレクタ電極２７をそれぞれ形成した
ものである。
第１図（、）の工程において、高濃度多結晶シリコン層
２２の形成は、第３図に示すようにＰ層（ペース）２３
を形成した後、エミッタ拡散の拡散材料として利用する
高濃度多結晶シリコン２８の形成と同様に行うようにし
てもよい。
２２の形成は、第３図に示すようにＰ層（ペース）２３
を形成した後、エミッタ拡散の拡散材料として利用する
高濃度多結晶シリコン２８の形成と同様に行うようにし
てもよい。
このようにして形成されたバイポーラトランジスタにお
いては、溝２１の内部に高濃度多結晶シリコン層２２が
埋め込まれているために、コレクタ・シリーズ抵抗の低
減化を図ることができる。また、この高濃度多結晶シリ
コン層２２の形成には高濃度不純物の拡散や高温の熱処
理が不要であるため、結晶欠陥の発生を防止することが
できる。従って、リーク電流の増大、素子の耐圧劣化を
防止することができ、このため高濃度多結晶シリコン層
２２をＰ層（ペース）２３に近接して形成することがで
き、集積度が向上すると共に製品の製造歩留りが向上す
る。
いては、溝２１の内部に高濃度多結晶シリコン層２２が
埋め込まれているために、コレクタ・シリーズ抵抗の低
減化を図ることができる。また、この高濃度多結晶シリ
コン層２２の形成には高濃度不純物の拡散や高温の熱処
理が不要であるため、結晶欠陥の発生を防止することが
できる。従って、リーク電流の増大、素子の耐圧劣化を
防止することができ、このため高濃度多結晶シリコン層
２２をＰ層（ペース）２３に近接して形成することがで
き、集積度が向上すると共に製品の製造歩留りが向上す
る。
具体的には、従来、６０〜７０チであった製造品（ａで
示す）と本発明による製品（ｂで示す）とを比較して示
すものである。ここで、測定条件はＲｇ＝ １０ ｋΩ
、■。＝５００μＡとしている。同図によれば、従来製
品と比較して本発明による製品が良好な特性を示すこと
がわかる。
示す）と本発明による製品（ｂで示す）とを比較して示
すものである。ここで、測定条件はＲｇ＝ １０ ｋΩ
、■。＝５００μＡとしている。同図によれば、従来製
品と比較して本発明による製品が良好な特性を示すこと
がわかる。
尚、上記実施例においては、高濃度多結晶シリコン層２
２をＣＶＤ法により形成するようにしだが、その他プラ
ズマ励起による方法、スパッタリング方法を用いてもよ
く、さらにはＣＶＤ法により多結晶シリコンを堆積した
後に不純物のイオン注入を行う方法によっても形成する
ことができる。また、上記実施例においては、溝２１内
に高濃度多結晶シリコン層２２を形成するようにしたが
、これに限定するものではなく、高濃度多結晶シリコン
層２２の代シに金属（Ａｔ、 ＡＡ合金、 Ｍｏ 、
Ｍｏ５ｔ 、 Ｐｔ 、 Ｔｉ 、 ＴｉＮ。
２をＣＶＤ法により形成するようにしだが、その他プラ
ズマ励起による方法、スパッタリング方法を用いてもよ
く、さらにはＣＶＤ法により多結晶シリコンを堆積した
後に不純物のイオン注入を行う方法によっても形成する
ことができる。また、上記実施例においては、溝２１内
に高濃度多結晶シリコン層２２を形成するようにしたが
、これに限定するものではなく、高濃度多結晶シリコン
層２２の代シに金属（Ａｔ、 ＡＡ合金、 Ｍｏ 、
Ｍｏ５ｔ 、 Ｐｔ 、 Ｔｉ 、 ＴｉＮ。
ＴＩＷ等）をＣＶＤ法、スクリーンプリンタ法等により
堆積するようにしてもよい。
堆積するようにしてもよい。
以上のようにこの発明によれば、結晶欠陥の発生を防止
することができるため、リーク電流の増大及び素子の耐
圧劣化を防止して集積度を向上させることができると共
にコレクタ・シリーズ抵抗の低減化を図ることが容易と
なる。
することができるため、リーク電流の増大及び素子の耐
圧劣化を防止して集積度を向上させることができると共
にコレクタ・シリーズ抵抗の低減化を図ることが容易と
なる。
第１図（、）〜（、）はこの発明の一実施例に係る半導
体装置の製造工程を示す断面図、第２図及び指数を従来
製品と本発明による製品とを比較して示す特性図である
。 １１・・・シリコン基板、１２・・・Ｎ＋高濃度埋込み
層、１５・・・エピタキシャル層、１９．２０・・・素
子分離領域、２１・・・溝、−２２・・・高濃度多結晶
シリコン層、２３・・・Ｐ！（ペース）、２４・・・Ｎ
＋層（エミッタ）。 出願人代理人 弁理士 鈴 江 武 彦第１図 １６ 第１図 １ 第２図
体装置の製造工程を示す断面図、第２図及び指数を従来
製品と本発明による製品とを比較して示す特性図である
。 １１・・・シリコン基板、１２・・・Ｎ＋高濃度埋込み
層、１５・・・エピタキシャル層、１９．２０・・・素
子分離領域、２１・・・溝、−２２・・・高濃度多結晶
シリコン層、２３・・・Ｐ！（ペース）、２４・・・Ｎ
＋層（エミッタ）。 出願人代理人 弁理士 鈴 江 武 彦第１図 １６ 第１図 １ 第２図
Claims (1)
- 第一導電型の半導体基板と、この半導体基板上に形成さ
れた第二導電型の半導体層と、この半導体層に形成され
た島領域と、この島領域に形成された能動層と、この能
動層の下部に形成された第二導電型の高濃度埋込み層と
、前記半導体基板の表面から前記高濃度埋込み層に達す
るように形成された溝と、この溝の内部に堆積された導
電層とを具備したことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58039542A JPS59165455A (ja) | 1983-03-10 | 1983-03-10 | 半導体装置 |
| GB08405871A GB2137019A (en) | 1983-03-10 | 1984-03-06 | Semiconductor Device and Method for Manufacturing |
| DE19843408552 DE3408552A1 (de) | 1983-03-10 | 1984-03-08 | Halbleitervorrichtung und verfahren zur herstellung derselben |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58039542A JPS59165455A (ja) | 1983-03-10 | 1983-03-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59165455A true JPS59165455A (ja) | 1984-09-18 |
Family
ID=12555937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58039542A Pending JPS59165455A (ja) | 1983-03-10 | 1983-03-10 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS59165455A (ja) |
| DE (1) | DE3408552A1 (ja) |
| GB (1) | GB2137019A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166071A (ja) * | 1985-01-17 | 1986-07-26 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS63215068A (ja) * | 1987-03-04 | 1988-09-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JPH04123076U (ja) * | 1991-04-24 | 1992-11-06 | 船井電機株式会社 | 平行ジヤンパーワイヤ |
| KR20190019191A (ko) * | 2016-06-23 | 2019-02-26 | 리텔퓨즈 인코퍼레이티드 | 측면-확산 트렌치 플러그를 가지는 반도체 디바이스 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2181889A (en) * | 1985-10-19 | 1987-04-29 | Plessey Co Plc | Improvements relating to bipolar transistors |
| SG46606A1 (en) * | 1990-05-31 | 1998-02-20 | Conon Kabushiki Kaisha | Device seperation structure and semiconductor device improved in wiring structure |
| GB9013926D0 (en) * | 1990-06-22 | 1990-08-15 | Gen Electric Co Plc | A vertical pnp transistor |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA928863A (en) * | 1970-01-19 | 1973-06-19 | Rca Corporation | Semiconductor integrated circuit device |
| DE2106540A1 (de) * | 1970-02-13 | 1971-08-19 | Texas Instruments Inc | Halbleiterschaltung und Verfahren zu ihrer Herstellung |
| US3847687A (en) * | 1972-11-15 | 1974-11-12 | Motorola Inc | Methods of forming self aligned transistor structure having polycrystalline contacts |
| US3913124A (en) * | 1974-01-03 | 1975-10-14 | Motorola Inc | Integrated semiconductor transistor structure with epitaxial contact to the buried sub-collector including fabrication method therefor |
| GB1534896A (en) * | 1975-05-19 | 1978-12-06 | Itt | Direct metal contact to buried layer |
-
1983
- 1983-03-10 JP JP58039542A patent/JPS59165455A/ja active Pending
-
1984
- 1984-03-06 GB GB08405871A patent/GB2137019A/en not_active Withdrawn
- 1984-03-08 DE DE19843408552 patent/DE3408552A1/de not_active Ceased
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166071A (ja) * | 1985-01-17 | 1986-07-26 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS63215068A (ja) * | 1987-03-04 | 1988-09-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JPH04123076U (ja) * | 1991-04-24 | 1992-11-06 | 船井電機株式会社 | 平行ジヤンパーワイヤ |
| KR20190019191A (ko) * | 2016-06-23 | 2019-02-26 | 리텔퓨즈 인코퍼레이티드 | 측면-확산 트렌치 플러그를 가지는 반도체 디바이스 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2137019A (en) | 1984-09-26 |
| DE3408552A1 (de) | 1984-09-20 |
| GB8405871D0 (en) | 1984-04-11 |
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