JPH10507294A - ビデオ画像の転送用の単一集中メモリアーキテクチャ - Google Patents

Abstract

(57)【要約】 静止又は動ビデオ画像を記憶及び転送するアーキテクチャが開示される。上記アーキテクチャは、ビデオ画像データアクセス用の少なくとも一つの入力回路（Ｅ１，Ｅ２，．．．，Ｅｎ）と、ビデオ画像を記憶するメモリ領域（Ｍ）と、少なくとも一つのビデオ画像出力回路（Ｓ１，Ｓ２，．．．，Ｓｊ）と、上記メモリ領域（Ｍ）、上記入力回路及び上記出力回路の間でデータを転送するビデオバス（Ｂ）とを含む。上記メモリ領域（Ｍ）は作業領域であり、上記ビデオバス（Ｂ）の幅（Ｌ）は、上記メモリ領域（Ｍ）の幅よりも小さくはない。上記作業領域は、制御回路（ＣＴＲＬ）の集中制御下にある。上記アーキテクチャは、放送品質画像を転送する専用コンピュータプラットフォーム、又は、コンピュータ作成画像アニメーション用のビデオ装置に使用される。上記アーキテクチャは、ビデオ画像処理回路（Ｔ１，Ｔ２，．．．，Ｔｎ）を更に有する。

Description

【発明の詳細な説明】 ビデオ画像の転送用の単一集中メモリアーキテクチャ 本発明は、静止又は動ビデオ画像の記憶及び転送が行える多重の入力及び出力 パスを備えたアーキテクチャに関する。 より詳細に言うと、本発明は、ディジタルビデオ画像用の“放送”品質に従う と共に、上記の動作（転送、記憶）を実時間的に実施し得る新規のアーキテクチ ャに関する。“放送”品質は、例えば、１０ビットの４：２：２：４フォーマッ トのデータ表現を意味することを理解する必要がある。 発明の説明 先行技術によれば、ビデオ画像の記憶は、“フレームメモリ”と称され、当業 者には“フレームバッファ”としてより良く知られた専用メモリを用いて行われ る。 “フレームバッファ”は、ビデオ機能を目的とし、特に、その設計目的とされ たビデオフォーマットに適合した物理的に配置されたメモリである。そのメモリ が、数通りのビデオパスと共に動作することが望まれるならば、情報記憶システ ムは、各ビデオパスに専用メモリが対応するように、幾つかの専用メモリを備え ている必要がある。大量の情報へのアクセスを有することが望まれるならば、“ フレームバッファ”の個数まで多重化させることが必要である。 使用されるビデオパスの数が一時的に減少した場合に、“フレームバッファ” は、一部しか使用されないことになる。これが欠点である。一方、例えば、数が ８個に一致するパスのような多数のパスに関し実時間的に動作することは不可能 である。本発明は上記の欠点がない。 発明の概要 本発明は、静止又は動ディジタルビデオ画像を記憶及び転送させ得るアーキテ クチャであって、ビデオ画像を構成する目的のためのデータへのアクセスを与え る少なくとも一つの入力回路と、ビデオ画像を記憶することができるメモリ領域 と、上記アーキテクチャから少なくとも１本のビデオパスを得ることができる少 なくとも一つの出力回路と、メモリ領域、入力回路及び出力回路の間で情報の転 送を設ける目的のためのビデオバスとからなり、上記メモリ領域は汎用メモリで あり、並びに、上記ビデオバスは上記メモリ領域の幅以上の幅を有することを特 徴とするアーキテクチャに関する。 ビデオ画像を構成する目的のためのデータへのアクセスを与える入力回路は、 直接のビデオ入力でもよい。ビデオアニメーションを描画させることができる入 力、或いは、“ビットマップ”ファイルタイプの入力でもよい。 本発明によれば、種々のビデオパスを構成するビデオフレームは、単一汎用メ モリに記憶される。“汎用”メモリとは、その中に、特にあるパスに専用の部分 がないメモリを意味することを理解する必要がある。要求された用途に依存して 、このメモリは、数百万のフレーム又は画像と共に多数のユニットを格納するこ とができる。本発明のアーキテクチャによれば、各パスがメモリで得られるフレ ームのシーケンスによって構成される幾つかのパスを同時に使用し得る利点があ る。従って、何れのシーケンス内であっても、フレームを変更、挿入又は削除す ることが可能である。かくして得られたシステムからの出力は、単一メモリに記 録され、次に、ソースシーケンスになる。 ビデオのフォーマット化／フォーマット解除のサブアセンブリを除いて、上記 システムは、画像の寸法、走査システム、及び、出力で使用されるビデオ規格の 周波数とは無関係であることが有利である。 図面の簡単な説明 本発明の他の特徴及び利点は、添付図面を参照して以下の好ましい実施例の説 明を読むことにより明らかになる。添付図面において、 図１は、本発明によるアーキテクチャの基本構成図であり、 図２は、本発明によるアーキテクチャの第１の応用を表わす図であり、 図３は、図１及び２のアーキテクチャの詳細を表わす図であり、 図４及び５は、本発明によるアーキテクチャの第２の応用の２個の異なる実施 例を表わす図である。 全ての図において、同じラベルは同じ素子を指定する。 好ましい実施例の説明 図１には本発明のアーキテクチャの基本構成図が示される。上記の如く、メモ リＭは単一汎用メモリである。例えば、メモリＭはＤＲＡＭタイプによりなる。 メモリＭは、幅Ｌのワードに構造化され、その寸法は、所定の時点に処理するこ とが望ましいビデオフレームの量に適合される。かくして、幅Ｌは、メモリのア クセス時間と、所定のビデオ走査システム内で実時間にＮ個のビデオチャンネル を処理可能にするため要求されるビットレートとの関数として選択される。好ま しくは、幅Ｌは以下のパラメータ： − 選択されたビデオ規格の画素周波数Ｆ − ビデオの１画素あたりのビット数ｂ − 同時に処理されるビデオのチャンネル数Ｎ − 選択されたメモリ技術のサイクル時間Ｔｃｙ の関数として定められる。従って、幅Ｌに関する式は、 Ｌ＝Ｆ×ｂ×Ｎ×Ｔｃｙ である。 例えば、２７メガワード／秒で動作するＤＲＡＭメモリと、３２に一致する１ 画素あたりのビット数ｂとに対し、幅Ｌは３２０ビッ トでも良く、２７×３２０／８ メガバイト／秒、即ち、１０８０メガバイト／ 秒に一致するビットレートＤが導かれる。従って、５４メガバイト／秒の２０個 の並列アクセスが実現可能である。 メモリＭは制御回路ＣＴＲＬによって集中方式で動作させられる。この制御回 路はメモリの実時間管理を行う。 メモリの時間的管理の基本は、各ビデオパスのデータが連続したパケットで書 込み又は読み出され、各パケットはメモリブロックの内容であり、各パスは輪番 式に読まれることである。各パスは、好ましくは、サイクルの周波数とは無関係 に、同じ時間の割合が割当てられ、同じビットレートであるので、各パスをアク セスする上記の輪番式機構は、例えば、ライン周波数で動作する。 本発明の好ましい実施例によれば、各ブロックの物理的空間は、予め定められ ないが、記録の時点で開放されたメモリの動的割当てにより定められる。上記の 如くの連続的なワードのブロックを介したアクセスは、制御回路ＣＴＲＬが各パ スの次のブロックを検出し、そのブロックの物理的な転送をトリガーすることが できるように、各ブロックの間に十分な時間を与える点が有利である。 メモリの動的管理は、各パスの必要なメモリだけを要求に応じて割り当てるこ とができるので有利である。特に、ビデオパスが一部分だけで活性的であるなら ば、ビットレートは低下させられ、必要なメモリだけが消費される。従って、本 発明によるアーキテクチャは、特に、可変寸法の画像の管理に良く適合する。 メモリＭは、要求された高いビデオビットレートを提供するよう設計されたビ デオバスＢに接続される。 ビデオデータ交換サイクルは、メモリＭにより駆動される。好ましくは、ビデ オバスの幅は、メモリＭの幅Ｌと一致する。 図１には、入力回路（Ｅ１，Ｅ２，．．．，Ｅｎ）及び出力回路（Ｓ１，Ｓ２ ，．．．，Ｓｊ）だけではなく、ビデオ情報を処理する回路（Ｔ１，Ｔ２，．． ．，Ｔｍ）が示されている。ビデオ情報 を処理する回路は、例えば、ミキシング回路、又は、他の圧縮回路である。一般 的に言うと、本発明は、処理回路を含まないアーキテクチャと同様に、処理回路 により構成されたアーキテクチャにも同じ程度に関係する。 各入力回路（Ｅ１，Ｅ２，．．．，Ｅｎ）、処理回路（Ｔ１，Ｔ２，．．．， Ｔｍ）及び出力回路（Ｓ１，Ｓ２，．．．，Ｓｊ）は、バスＢ側にある大きい幅 のポートを回路側にあるビデオ幅のポートに変換する機能を有し、通常のビデオ 周波数で連続的に動作するインタフェース回路ＩによりビデオバスＢに接続され る。 かかるインタフェース回路Ｉは、慣用的にＦＩＦＯと称される回路により構成 され、処理されるべきビデオ信号の性質によって生じた問題に特有である特徴を 有し、以下、（図３を参照して）説明される。 制御バスＢＣは、種々のインタフェース回路Ｉを監視、制御することができる 。 同期バス（図１には示されない）は、全ての回路（Ｅ１，．．．，Ｅｎ，Ｔ１ ，．．．，Ｔｍ，Ｓ１，．．．，Ｓｊ）に必要な時間基準を配給する。 図２は、本発明によるアーキテクチャの第１の応用を表わす図である。この応 用は、放送分野における画像管理専用のコンピュータプラットフォームに関係す る。考慮される装置は、例えば、写真ライブラリ、グラフィックパレット又は動 画ライブラリである。上記の本発明の第１のモードの応用の一つの利点は、標準 的なコンピュータプラットフォーム、例えば、標準的なＰＣプラットフォームを 使用して、放送ビデオ設備の種々の電子カードの間で、幾つかのビデオ画像を同 時に転送できることである。当業者において知られているように、頭文字ＰＣは “パーソナルコンピュータ”を意味する。かかるアーキテクチャは、標準的なハ ードウェア及びソフトウェアを使用するため、低価格である点が有利である。 メモリＭはメモリカードＫＭであり、上記の種々の入力回路（Ｅ１，Ｅ２，． ．．，Ｅｎ）、処理回路（Ｔ１，Ｔ２，．．．，Ｔｍ）及び出力回路（Ｓ１，Ｓ ２，．．．，Ｓｊ）は、総称的にＫｉ（ｉ＝１，．．．，ｑ）により表わされた 電子カードである。例えば、カードＫ１は、入力Ｖ上のビデオ信号アクセスが行 える入力カードであり、カードＫｑは、二つの異なる出力Ｗ１及びＷ２にビデオ 信号を出力することができるカードである。 カードＫＭ及びカードＫｉは、例えば、各ユーザが個人的な目的としてＰＣに 組み込み得る電子カードである。図２に表わされたアーキテクチャの好ましい実 施例によれば、各ＰＣユーザは、４：４：４：４フォーマットのビデオを８個ま で同時に処理することが可能である。メモリカードＫＭの容量は、４０から３２ ０メガバイトに拡張可能である。 好ましい実施例によれば、カードＫＭの構造は、各サイクルに、４画素のブロ ックへの読み出し又は書込みを可能にさせる。例えば、１６０ビットに一致する 幅Ｌのビデオバスは、４画素のブロックを各サイクルに転送することが可能であ る。メモリカードＫＭ及びカードＫｉは、更に、ＰＣの標準バスＢＳに接続され る。 ビデオバスは、ＰＣにより構成されたホストコンピュータのバスＢＳとは無関 係である点が有利である。 上記の如く、データの空間的及び時間的な多重化によってビットレートレベル の実行が達成され、バスの寸法と、その動作周波数との妥協によって、多重化の 特性の寸法を定めることが可能である。選択された好ましい実施例によれば、２ ５ＭＨｚの周波数の４画素のブロックの転送は、１０ビットの４：４：４：４フ ォーマットの８個のビデオよりも大きい平均ビットレートを実時間に提供するこ とが可能である。 特に知られた方法において、入力カードＫ１はあらゆるタイプの入力信号のフ ォーマットに適合される。同様のことが出力カードＫ ｑにも当てはまる。 制御回路ＣＴＲＬは、一方で、メモリカードＫＭ上にある専用電子回路から構 成され、他方で、ホストＰＣの中央制御ユニットにより実行されるソフトウェア により構成される。メモリカードＫＭ上にある専用電子回路は、メモリカードＫ Ｍの全ての制御信号を発生させ、カードＫｉのインタフェース回路Ｉを駆動し、 データバスの転送レートと互換性のある高い周波数で動作する。ホストＰＣの中 央制御ユニットにより実行されるソフトウェアは、上記の専用電子回路に、シス テムを利用するオペレータにより要求された命令を表わすパラメータを送る。 上記の如くのコンピュータプラットフォームは、標準的なユーティリティ及び ソフトウェアツールと、通信ツールと、特に、テレビ局内の静止又は動画像の管 理の要求に特に適合したコンピュータ化されたクライアント／サーバの解決手段 を提供することができるイーサネット又はＦＤＤＩネットワークとを備えたＤＯ Ｓ／Ｗｉｎｄｏｗｓの下でユーザインタフェースを与える。 ビデオ情報を処理するため確保されたカードＫｉは、例えば、ネットワークを 介した画像の記憶及び伝送速度を最適化するＭＪＰＥＧ、ＭＰＥＧ１又はＭＰＥ Ｇ２方式の圧縮カードである。例えば、３２０メガバイトのメモリに対し、ＭＪ ＰＥＧ方式圧縮カードを使用することにより、２分のビデオ記録間隔を実現する ことが可能である。 混合機能が要求されるならば、カードＫｉは、幾つかのビデオ信号を混合する ことが可能なカードでもよい。 上記の如く、本発明によるアーキテクチャは、処理カードが無くてもよく、入 力カード及び出力カードしか含まなくても構わない。 図３には、図１及び２のアーキテクチャの詳細が示される。図３は、図１及び ２に示されたようなインタフェース回路Ｉの一例を表わす。この例によれば、ビ デオは１６０ビットの幅を有する。イン タフェース回路Ｉは４画素Ｐ１，Ｐ２，Ｐ３，Ｐ４のパケットを処理し得る。好 ましい実施例によれば、各画素は、１０ビットで符号化された４個の成分Ｃ１乃 至Ｃ４を有する。各インタフェース回路Ｉは、バス側で４０ビットを受け、カー ド側で１０ビットを再現する４個の回路１１、１２、１３及び１４により構成さ れる。回路１１、１２、１３及び１４により受けられた４０ビットは、夫々、４ 個の各画素Ｐ１，Ｐ２，Ｐ３，Ｐ４の成分Ｃ１、成分Ｃ２、成分Ｃ３及び成分Ｃ ４である。 各回路１１、１２、１３及び１４は、ＦＩＦＯタイプの回路１と、回転式セレ クタＳＲとにより構成される。特に知られた方法において、回路Ｉは、図を不必 要に混乱させることがないよう図３には示されないバスドライバ又はＦＩＦＯ用 制御回路のような補助回路を更に有する。 クロックＨＢ及びＨＳは、夫々、各ＦＩＦＯタイプの回路１に収容されたビッ トの充填及び空乏化を制御する。 上記の選択された例の場合に、クロック信号ＨＳの値の４倍に一致する値を有 するビデオクロック信号ＨＣは、連続的なパケットに夫々の画素Ｐｉ（ｉ＝１， ２，３，４）の成分Ｃ１、Ｃ２、Ｃ３、Ｃ４を再現するため、夫々の回路１１、 １２、１３及び１４の回転式セレクタを作動する。 より詳細に言うと、インタフェース回路Ｉは、Ｐ画素のパケットを処理するた め、ＦＩＦＯタイプのＰ個の回路１と、Ｐ個の回転式セレクタＳＲとにより構成 される。上記例に示されているように、各回路１は、バス側にある大きい幅のポ ートを、規則的な周波数で連続的に動作する通常のビデオ幅のポートに変換する ことが可能である。従って、ビデオクロック信号ＨＣの値は、クロック信号ＨＳ の値のＰ倍に一致する。 メモリカードＫＭから出されるデータパケットの寸法に起因して、本発明によ る回路１１、１２、１３及び１４は、別個の部品、或い は、ＡＳＩＣとして実現し、それらの機能を最適な態様で提供するとが可能であ る。 図２は、本発明によるアーキテクチャの第２の応用を表わす図である。第２の 応用によれば、本発明のアーキテクチャは、ビデオアニメーションを幾つかの独 立したレベル上に直接的に描画し、アニメーション化されたシーケンスを実時間 で調整することができる。上記の如く、種々のパスを構成するビデオフレームの 組は、数ユニットから数百万個のフレーム又は画像までを格納し得る単一メモリ Ｍに一つずつ記憶される。各ビデオフレームは、フレームメモリを使用すること なく汎用的なメモリ内で、並列的な視覚検査と共に、描画又は補正される。何れ のシーケンスにおいても、フレームを修正、挿入又は削除することができる。 上記の如く、従来技術によれば、各画像又はビデオフレームは、一般的に“フ レームメモリ”と称される明確な局部メモリに記憶される。同様に、グラフィッ クスの分野において、あらゆるグラフックスシステムは、一般的に“ビットマッ プ”と称される特定の画像メモリの概念を使用する。本発明の一つの利点は、一 方で、ディジタルビデオ分野、他方で、コンピュータシステムのグラフィックス 分野によって代表される二つの異なる分野の関連だけではなく、上記の二分野に おいて実時間で動作する同一メモリを使用することである。上記の第２の応用の 好ましい実施例によれば、メモリＭの制御回路ＣＴＲＬは、アクセスハンドラ３ を制御するメモリの実時間管理の目的の専用プロセッサ２により構成される。 プロセッサ２は、各パスに対するビデオスクローリング命令ＣＶを受け、実行 し、各パスに対するブロックの割当て及び系列化を管理する。プロセッサは、各 パスに対しブロックのリストをそのアドレスと共に更新するので、パスの向きに 依存して読み出し又は書込みモードの転送をトリガーすることができる。アクセ スハンドラ３は、メモリへのブロック形式の転送の発生器である。それは、各ブ ロックに対する転送の全パラメータ、即ち、 − 開始アドレス − ブロック寸法 − 転送のタイプ（読み出し又は書込み） を供給するメモリ管理プロセッサの完全な制御下で動作する。 ハンドラ３は、連続的なメモリアクセスの発生器として動作し、更に、制御バ スＢＣを介して、インタフェースＩに収容されたＦＩＦＯタイプの回路を同期さ せる制御信号を供給する。 かかる制御回路は、（１５０乃至３００キロブロック／秒のオーダーの）高い 周波数でブロックを管理し得る点が有利である。図４に示された実施例によれば 、入力回路の中の一つは、命令ＣＤの動作の下で、視覚的検査と共に、メモリＭ に記憶されたビデオフレームの描画又は補正を行う電子描画回路５により構成さ れる。 本願の課題であるシステムのアーキテクチャは、各パスがメモリＭで得られる フレームのシーケンスにより構成され得る幾つかのパス上で同時に動作させるこ とが可能である。ビデオシーケンスと描画の混合は、多重パスディジタルミキサ ４において行われる。上記の如くのインタフェース回路Ｉは、高いビットレート のバスＢから出る各ビデオパスと、ディジタルミキサ４の各入力パスとの間にあ る。所望のビデオ信号ＳＶはミキサ４から出る。図４に示されているように、好 ましい実施例によれば、信号ＳＶはバスＢに戻され、次に、ソースシーケンスに なる。他の実施例によれば、信号ＳＶはバスＢに戻されない。 図５は、本発明によるアーキテクチャの第２の応用の第２の実施例を表わす。 この実施例は、画像アニメーション構築用のビデオシステムだけに関係する。メ モリＭへの書込みアクセスは、電子描画装置５だけにより行われる。このアーキ テクチャの他の全ての構成要素は図４に記載された構成要素と同じである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルビアイ，モハメド フランス国，95240 コルメイユ−ザン− パリシ，リュ・ジェルマン・ピロン 23番 (72)発明者 ブリュア，パトリス フランス国，38410 ユリアジュ，カルテ ィエ・サン・ジョルジュ，シュマン・デ ュ・パルク 105番

Claims (1)

1. 【特許請求の範囲】 １． ビデオ画像を作成するためのデータに対するアクセスを行う少なくとも一 つの入力回路（Ｅ１，Ｅ２，．．．，Ｅｎ）と、ビデオ画像を記憶し得るメモリ 領域（Ｍ）と、少なくとも一つのビデオ画像出力回路（Ｓ１，Ｓ２，．．．，Ｓ ｊ）と、上記メモリ領域（Ｍ）、上記入力回路（Ｅ１，Ｅ２，．．．，Ｅｎ）及 び上記出力回路（Ｓ１，Ｓ２，．．．，Ｓｊ）の間で情報の転送を行うためのビ デオバス（Ｂ）とにより構成され、静止又は動ビデオ画像を記憶及び転送させ得 るアーキテクチャであって、 上記メモリ領域（Ｍ）は汎用メモリであり、 上記ビデオバス（Ｂ）は、上記メモリ領域（Ｍ）の幅以上の幅Ｌを有すること を特徴とするアーキテクチャ。 ２． 上記メモリ領域（Ｍ）に書込み又は読み出されるべきデータが連続的なパ ケットで書込み又は読み出されるよう、上記メモリ領域（Ｍ）用の集中制御回路 （ＣＴＲＬ）を更に有することを特徴とする請求項１記載のアーキテクチャ。 ３． 上記各入力回路（Ｅ１，Ｅ２，．．．，Ｅｎ）及び上記各出力回路（Ｓ１ ，Ｓ２，．．．，Ｓｊ）は、上記ビデオバス（Ｂ）側にあり、Ｐ画素のパケット に対応した幅Ｌのポートを上記パケットに関係したビデオ幅のポートに変換する 少なくとも一つのインタフェース回路（Ｉ）により上記ビデオバス（Ｂ）に接続 されることを特徴とする請求項１又は２記載のアーキテクチャ。 ４． 上記各インタフェース回路（Ｉ）は、ＦＩＦＯタイプのＰ個の回路（１） と、回転式セレクタ（ＳＲ）タイプのＰ個の回路とにより構成されることを特徴 とする請求項３記載のアーキテクチャ。 ５． 少なくとも一つのインタフェース回路（Ｉ）により上記ビデオバス（Ｂ） に接続された少なくとも一つのビデオ処理回路（Ｔ１，Ｔ２，．．．，Ｔｍ）を 更に有することを特徴とする請求項１乃至４のうちいずれか１項記載のアーキテ クチャ。 ６． 上記入力回路（Ｅ１，Ｅ２，．．．，Ｅｎ）、上記メモリ領域（Ｍ）、上 記処理回路（Ｔ１，Ｔ２，．．．，Ｔｍ）及び上記出力回路（Ｓ１，Ｓ２，．． ．，Ｓｊ）は、標準的なコンピュータプラットフォームに組み込み可能な電子カ ードであり、 上記ビデオバス（Ｂ）は、上記種々のカードを上記プラットフォームの内部に 接続することを特徴とする請求項１乃至５のうちいずれか１項記載のアーキテク チャ。 ７． 少なくとも一つの処理カードは圧縮用カードであることを特徴とする請求 項６記載のアーキテクチャ。 ８． 上記圧縮用カードはＭＪＰＥＧ方式圧縮用カードであることを特徴とする 請求項７記載のアーキテクチャ。 ９． 少なくとも一つの処理カードはミキシング用カードであることを特徴とす る請求項６乃至８のうちいずれか１項記載のアーキテクチャ。 １０． Ｌ＝１６０ビットであり、かつ、Ｐ＝４であることを特徴とする請求項 ３乃至９のうちいずれか１項記載のアーキテクチャ。 １１． 少なくとも一つの上記入力回路（Ｅ１，Ｅ２，．．．，Ｅｎ）は、ビデ オパス用の入力回路であることを特徴とする請求項１ 乃至１０のうちいずれか１項記載のアーキテクチャ。 １２． 少なくとも一つの上記入力回路（Ｅ１，Ｅ２，．．．，Ｅｎ）は、電子 描画回路（５）であることを特徴とする請求項１乃至１１のうちいずれか１項記 載のアーキテクチャ。 １３． 少なくとも一つの上記入力回路（Ｅ１，Ｅ２，．．．，Ｅｎ）は、“ビ ットマップ”ファイルタイプの入力回路であることを特徴とする請求項１乃至１ ２のうちいずれか１項記載のアーキテクチャ。 １４． 上記処理回路はビデオ多重パスディジタルミキサ（４）であり、 １個のビデオパスあたりに一つのインタフェース回路（Ｉ）を有し、 少なくとも一つの上記入力回路（Ｅ１，Ｅ２，．．．，Ｅｎ）は、電子描画回 路（５）であることを特徴とする請求項５記載のアーキテクチャ。 １５． 上記多重パスディジタルミキサ（４）の出力は、上記ディジタルミキサ から出る信号（ＳＶ）がソースシーケンスになるように、インタフェース回路（ Ｉ）により上記ビデオバスに接続されることを特徴とする請求項１４記載のアー キテクチャ。 １６． 上記集中制御回路（ＣＴＲＬ）は、上記メモリ（Ｍ）の実時間管理の目 的のための専用プロセッサ（２）と、上記専用プロセッサ（２）の制御下で動作 し、各ブロックに対し上記ブロックの転送パラメータ、即ち、開始アドレス、ブ ロック寸法及び転送のタイプ（読み出し／書込み）を上記メモリに供給するメモ リアクセス ハンドラ（３）とにより構成されることを特徴とする請求項１４又は１５記載の アーキテクチャ。 １７． 請求項１乃至１３に記載されたアーキテクチャを使用する放送品質写真 ライブラリタイプの装置。 １８． 請求項１乃至１３に記載されたアーキテクチャを使用する放送品質動画 像ライブラリタイプの装置。 １９． 請求項１乃至１３に記載されたアーキテクチャを使用する放送品質グラ フィックスパレットタイプの装置。 ２０． 請求項１４乃至１６に記載されたアーキテクチャを使用して放送品質ビ デオアニメーションを実時間的に描画する装置。