JPH10507861A - プラス及びマイナス電圧モードを有するデコードされたワードラインドライバ - Google Patents

Abstract

(57)【要約】 フラッシュＥＥＰＲＯＭ内の複数のワードラインの中の選択されたワードラインを、プラス電圧とグランドのどちからを選択する第１モード、及びマイナス電圧とグランドのどちらかを選択する第２モードにおいて、選択された電圧で駆動するワードライン駆動回路。第１供給電圧セレクタは、前記第１モード中にプラス電圧を供給し、前記第２モード中にグランドのような第２モード参照電圧を供給する。第２供給電圧セレクタは、前記第１モード中にグランドのような第１モード参照電圧を供給し、第２モード中にマイナス電圧を供給する。インバータドライバはワードライン選択信号を受信する入力と、前記ワードラインに接続された出力と、前記第１供給電圧セレクタに接続される第１供給電圧入力、及び前記第２供給電圧セレクタに接続される第２供給電圧入力を有する。このインバータドライバは前記第１供給電圧入力を、前記ワードライン選択信号がロー状態のとき前記ワードラインに接続し、前記第２供給電圧入力を、前記ワードライン選択信号がハイ状態のとき前記ワードラインに接続する。第２インバータは前記インバータドライバを介したフィードバック内に接続され、前記マイナス電圧デコート中に前記インバータドライバの入力をワードライン選択信号の値に保持する。前記ワードライン選択信号はアドレスデコーダから送られる。分離回路が前記アドレスデコーダと前記インバータドライバの間に設けられ、前記マイナス電圧デコーディング状態のときに前記第２インバータの出力に発生するマイナス電圧から前記デコーダを分離する。

Description

【発明の詳細な説明】 プラス及びマイナス電圧モードを有する デコードされたワードラインドライバ 発明の背景 発明の技術分野 本発明はワードライン上にプラス及びマイナス電圧の両方を供給できるメモリ アレイ用のワードラインドライバに関し、詳細にはプログラムモードでマイナス の電圧を各ワードラインに供給し、リードモード中にプラスの電圧を各ワードラ インに供給するフラッシュＥＥＰＲＯＭ装置に関する。 従来の技術 フラッシュＥＥＰＲＯＭとして知られる不揮発性半導体メモリ装置において、 不揮発性メモリアレイに対してデータをリード・ライトするためにプラス及びマ イナスの電圧が用いられる。フラッシュＥＥＰＲＯＭ装置の不揮発性メモリアレ イに対するデータリードは、プログラム及び消去モードとして知られる処理が含 まれる。消去モードはアレイ全て、又は少なくともアレイの１セクタを、１つの 状態に設定することを含む。この１つの状態とは、アレイ（又はセクタ）内の全 セルが低い閾値を有するか、又はアレイ（又はセクタ）内の全セルが高い閾値を 有する状態をいう。消去状態が、フラッシュＥＥＰＲＯＭセルのフローティング ゲートが充電された高い閾値状態か、又はフローティングゲートが放電された低 い閾値状態かは、フラッシュメモリの各用途に応じて設定される。プログラミン グモードはアレイ内のアドレスされた各セルのフローティングゲートを充電又は 放電し、消去状態に対して逆の閾値レベルを確立することを含む。 フローティングゲートを放電するために、そのセルに関するワードラインにマ イナスの電圧を供給して、放電するのが効果的なのは良く知られている。これは 、電子をフローティングゲートから、セルのソース又はドレイン領域（プラスに バイアスされており電子を引きつける）に移動するのに役立つ。 ワードラインドライバは、装置の通常リードモード中にデコードされたアドレ スに応答して、プラス電圧を選択されたワードラインに駆動しなければならない 。選択されたワードラインにマイナス電圧も又供給できる簡単な回路をワードラ インドライバに提供することは、従来から困難であることが判っている。ワード ラインにマイナスの電圧を供給する従来のシステムは、ワードラインドライバを 駆動するためのデコーディング機能を無効にし、選択的にマイナスの電圧を各ワ ードラインに供給するのが不可能であった。例えば、ヨーロッパ特許出願 Ｎｏ ．９２１１２７２７．０ NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING ROW DECODER 発明者：Atsumi,et al.(Publication No.0525 678 A2)、及びヨー ロッパ特許出願 Ｎｏ．９２８３０１１５．９、DECODER CIRCUIT CAPABLE OF T RANSFERRING POSITIVE AND NEGATIVE VOLTAGS、発明者：Gastaldi(Publication No.0 559 95 A1)を参照願いたい。これらのヨーロッパ特許出願において、プラ ス電圧を選択されたワードラインに通常のリードモード動作で提供し、全ワード ラインにマイナスの電圧を消去モードで供給し、デコーダの選択された機能を無 効にしないワードラインドライバが開示されている。これらの従来技術では、マ イナスのワードライン電圧はプログラミング中に用いられない。なぜなら、デコ ード機能が無効にされ、マイナスのワードライン電圧は、デコード機能が必要と なるプログラムモード中に供給できないからである。 プログラムモード中にマイナスの電圧を供給し、フラツシユＥＥＰＲＯＭ内の ソース及び（又は）ドレインについての高電圧要求を減少する必要があるとき、 ワードラインドライバの設計は難しくなる。従って、例えば、ワードラインの両 端に設けられ各々デコーディング回路に接続され一方がプラス他方がマイナスの 電圧用の分離ドライバが用いられた。例えぱ、Arakawa,U.S.Patent No.5,136,54 1 PROGRAMMABLE READ ONLY MEMORY USING STACKED-GATE CELL ERASABLE BY HOLE INJECTION，及びArakawa,U.S.Patent No.5,253,200 ELECTRICALLY ERASABLE AN D PROGRAMMABLE READ ONLY MEMORY USING STACKED-GATE CELLは、個別のドライ バの使用に基づいてワードラインをプラス及びマイナス電圧に駆動するシステム を説明している（Arakawa,U.S.Patent No.5,136,541の図３を参照願いたい）。U .S.Patent No.5,331,480 METHOD AND APPARATUS FOR EPROM NEGATIVE VOLTAGE W ORDLINE DECODING 発明者：Schreckは、各ワードラインがマイナス電圧状態及び プラス電圧状態でのデコーディングを提供するために、別々のマイナス電圧チャ ージポンプを有するシステムを説明している。しかし、１つのマイナス電圧源が 複数のワードラインドライバに接続された場合、全ワードラインが同時にマイナ スに駆動される。従って、Schreckの回路は実用的ではない程大きなメモリシス テムとなった。なぜなら、単一チップ上に高価で複雑な多数の繰り返しチャージ ポンプが設けられるからである。 従って、プログラムモード中のフラッシュＥＥＰＲＯＭ装置又は他のメモリア レイのワードラインに、プラス又はマイナスの電圧を選択的に供給できる簡単な 構成のワードラインドライバを提供するのが望まれている。 発明の概要 本発明はメモリアレイ内の複数のワードラインの中の選択されたワードライン を、プラス電圧とグランドのどちからを選択する第１モード、及びマイナス電圧 とグランドのどちらかを選択する第２モードにおいて選択された電圧で駆動する 装置を提供する。つまりこの発明は、プラス電圧源及びマイナス電圧源を具備す ることを特徴としているといえる。第１供給電圧セレクタは、前記第１モード中 にプラス電圧を供給し、前記第２モード中に例えばグランドのような第２参照電 圧を提供する。第２供給電圧セレクタは、前記第１モード中にグランドのような 第１モード参照電圧を供給し、第２モード中にマイナス電圧を供給する。各ワー ドライン上のインバータドライバはワードライン選択信号を受信する入力、及び 前記ワードラインに接続された出力を有する。このドライバの第１供給電圧入力 は前記第１供給電圧セレクタに接続されている。このドライバの第２供給電圧入 力は前記第２供給電圧セレクタに接続されている。前記インバータドライバは前 記第１供給電圧入力を前記ワードライン選択信号がロー状態のとき前記ワードラ インに接続し、前記第２供給電圧入力を前記ワードライン選択信号がハイ状態の とき前記ワードラインに接続する。第２フィードバックインバータは前記ワード ラインに接続された入力と、前記インバータドライバの入力に接続された出力を 有する。インバータドライバを介したフィードバック内に前記第２フィードバッ クインバータは接続され、マイナス電圧デコード中に、前記インバータドライバ の入力を前記ワードライン選択信号の値に保持する。このフィードバックは又、 プラス電圧デコード中に前記ワードライン選択信号の値を保持し、その結果複数 のワードラインを同時に高い電圧にすることができる。 前記ワードライン選択信号はアドレスデコーダから送られる。分離回路がアド レスデコーダとインバータドライバの間に設けられ、このデコーダをマイナス電 圧デコーディング状態のときに前記フィードバックインバータの出力に発生する ことのあるマイナス電圧から分離する。 前記インバータドライバは直列に接続されたｐ−チャンネルＭＯＳトランジス タ及びｎ−チャンネルＭＯＳトランジスタを具備する。前記ｎ−チャンネルＭＯ Ｓトランジスタは分離ｐ−ウェル内に形成される。このトランジスタはｐ−タイ プウェル内に設けられるｎ−タイプソースとドレイン拡散領域を具備し、このｐ −タイプウェルはｎ−タイプウェル内に形成され、前記ｎ−タイプウェルはｐ− タイプ基板内に設けられる。前記ｎ−タイプウェルはプラス供給電圧に接続され 、マイナス電圧デコーディングモード中に前記ｐ−タイプウェルを分離する。 本発明はフラッシュＥＥＰＲＯＭメモリアレイ内のマイナスワードライン電圧 プログラムモードに特に適している。従って本発明は、フラッシュＥＥＰＲＯＭ メモリアレイ内の特定ワードラインをアドレスに応じて、リードモード中にプラ ス電圧に駆動し、プログラムモード中にマイナスの電圧に駆動する装置として特 徴づけられる。この特徴において、本システムはプラス電圧源及びマイナス電圧 源を含んでいる。デコーダはアドレスを受信し、そのアドレスに応じて複数のワ ードライン選択信号を発生する。各ワードライン選択信号は、フラッシュＥＥＰ ＲＯ装置内の複数のワードラインの中の１ワードラインに対応する。ワードライ ン選択信号に対応する複数のワードラインドライバが提供される。これらのドラ イバは前述のように構成され、各ワードラインについて１つのデコードされたド ライバ及び複数のデコードされたドライバについて１つのマイナス電圧源を使用 するプラス及びマイナスのデコーディングモードが可能になる。 従って本発明は、フラッシュＥＥＰＲＯＭに使用でき、プラス及びマイナスの デコードモードを提供する小型のデコードされたワードラインドライバを提供す る。このシステムは非常に小さく、高効率で動作し、従来システムのような複雑 な回路構成を必要としない。 本発明の他の特徴及び効果は発明の詳細な説明、図面及び請求の範囲により明 かとなる。 図面の簡単な説明 図１は本発明によるプラス及びマイナス電圧ワードラインドライバを有するデ コーダを含むフラッシュＥＥＰＲＯＭ装置の概略構成図。 図２は図１の装置に用いられるフラッシュＥＥＰＲＯＭアレイの構成を示す図 。 図３は本発明によるワードラインドライバの概略構成図。 図４は図３のドライバに用いられる分離ｎ−チャンネルトランジスタを示す。 図５は本発明によるワードラインドライバの電気的構成を示す図。 図６は図５のワードラインドライバに用いられる本発明によるプラス電圧モー ド及びマイナス電圧モードを有するデコーダの電気的構成を示す図。 図７は図６のワードラインドライバに用いられるアドレスデコーダの等価回路 。 図８は図５のワードラインドライバに用いられるマイナス電圧又はグランド電 位選択回路を示す。 好適実施例の詳細な説明 本発明の好適実施例を図１〜８を参照して説明する。 図１はフラッシュＥＥＰＲＯＭアレイ１００を含むフラッシュＥＥＰＲＯＭ装 置を示し、このアレイ１００は図２のように構成できる。フラッシュＥＥＰＲＯ Ｍアレイにはデコーダ１０１が接続され、このデコーダはプラス及びマイナス電 圧ワードラインドライバを含む。モード制御回路１０６はマイナス電圧発生器１ ０８、プラス電圧発生器１０９、及び列及びバーチャルグランドデコーダ(colum n and virtual ground decoder)１０５に接続され、フラッシュＥＥＰＲＯＭ装 置にリードＲＤ、プログラムＰＧＭ、及び消去ＥＲＳモードを与える。マイナス 電圧発生器１０８及びプラス電圧発生器１０９もデコーダに接続されている。 列及びバーチャルグランドデコーダ１０５は図示されるようにビットライン、 及びマイナス電圧発生器１０８及びプラス電圧発生器１０９に接続されている。 最後に、センスアンプ１０７及びプログラムデータ入力部１０３が列及びバーチ ャルグランドデコーダ１０５に接続され、アレイのプログラム及びリードに使用 される。 図２は図１のシステムに用いることができるフラッシュＥＥＰＲＯＭアレイの 一実施例を示す。図２はアレイの２対の列を示し、列の各対はフラッシュＥＥＰ ＲＯＭセルをドレイン・ソース・ドレイン形式で含んでいる。 従って、列の第１対は、第１ドレイン拡散ライン１２１、ソース拡散ライン１ ２２、及び第２ドレイン拡散ライン１２３を含む。ＷＬ０〜ＷＬ６３は各々、列 の第１対におけるセル、及び列の第２対でのセルのフローティングゲートを覆っ ている。図から判るように、列の第１対は、セル１２４、セル１２５、セル１２ ６、及びセル１２７を含む１列を含む。ワードラインＷＬ２〜ＷＬ６１に接続さ れているセルは図示されていない。列対１２０の第２列は、セル１２８、セル１ ２９、セル１３０、及びセル１３１を含む。アレイの同一列に沿って、列の第２ 対１３５が示されている。これは鏡像(mirror image)に配置されていることを除 き、列の対１２０と同一構成である。 従って、セル１２５のような列の第１対内のトランジスタは、ドレイン拡散ラ イン１２１内のドレインとソース拡散ライン１２２内のソースを含んでいるのが 判る。フローティングゲートは、第１ドレイン拡散ライン１２１とソース拡散ラ イン１２２の間のチャンネル領域を覆っている。ワードラインＷＬ１はセル１２ ５のフローティングゲートを覆い、フラッシュＥＥＰＲＯＭを構成している。 列対１２０及び列対１３５はアレイバーチャルグランド拡散１３６（ＡＲＶＳ Ｓ）を共用している。従って、列対１２０のソース拡散ライン１２２はグランド 拡散１３６に接続されている。同様に、列対１３５のソース拡散ライン１３７は グランド拡散１３６に接続されている。 前述したように、セル列の各対１２０は単一金属ラインを共用している。従っ て、ブロック右選択トランジスタ１３８及びブロック左選択トランジスタ１３９ が含まれる。トランジスタ１３９はドレイン拡散ライン１２１内のソース、金属 接点１４０に接続されるドレイン、及びライン１４１上の制御信号ＢＬＴＲ１に 接続されたゲートを含む。同様に、右選択トランジスタ１３８はドレイン拡散ラ イン１２３内のソース、金属接点１４０に接続されたドレイン、及びライン１４ ２上の制御信号ＢＬＴＲ０に接続されたゲートを含む。従って、トランジスタ１ ３８及び１３９を含む選択回路により、第１ドレイン拡散ライン１２１及び第２ ドレイン拡散ライン１２３は金属ライン１４３（ＭＴＢＬ０）及び金属接点１４ ０へ選択的に接続される。これから判るように、列対１３５は左選択トランジス タ１４４及び右選択トランジスタ１４５を含み、これらトランジスタは金属接点 １４６に同様に接続されている。接点１４６は、列対１２０に接続される接点１ ４０のように同一の金属ライン１４３に接続されている。この金属ラインは追加 の選択回路により３つ以上のセル列により共用することができる。 列対は縦及び横に配置され、Ｍワードライン及び２Ｎ列で構成されるフラッシ ュＥＥＰＲＯＭのアレイを提供する。このアレイはＮ金属ビットラインのみを必 要とし、各ビットラインは前述のように選択回路を介してフラッシュＥＥＰＲＯ Ｍセルの列対に接続される。 図は２つの金属ビットライン１４３及び１５２（ＭＴＢＬ０〜ＭＴＢＬ１）に 接続される４つのサブブロック１２０、１３５、１５０及び１５１のみを示して いるが、アレイは要求される規模のフラッシュＥＥＰＲＯＭメモリアレイを構成 するために横及び縦に反復して設けられる。従って、ワードラインを共用する列 対１２０及び１５０は、横に反復されアレイの１セグメントを提供する。 図３は本発明によるワードラインドライバの基本的構成を示すブロック図であ る。ワードラインドライバはインバータ３００を含む駆動回路を有し、このイン バータの出力はワードライン３０１に接続され、入力はノード３０２に接続され ている。このインバータ３００の入力は分離ｐ−ウェル内に形成されたトランジ スタ３０３により構成される分離回路を介してデコーダからワードライン選択信 号を受信する。トランジスタ３０３のソースはノード３０２に接続され、ドレイ ンはデコード入力３０４に接続されている。トランジスタ３０３のゲートはセレ クタ３０５に接続され、このセレクタはライン３０６上の信号ＰＧＭＮＶＢ又は ライン３０７上の信号ＡＶＸを供給する。このドライバは又、分離トランジスタ ３０３がオフのとき、ノード３０２のワードライン選択信号の値を保持する回路 を含む。この保持回路はインバータ３０８により構成され、このインバータの入 力はワードライン３０１に接続され、出力はノード３０２に接続されている。従 って、インバータ３００及び３０８は格納要素を形成する。 電源電圧ＡＶＸ及びＰＧＭＮＶＢは電源選択回路３０９及び３１０を各々介し て供給される。図示されてはいないが、セレクタ３０９及び３１０は複数のワー ドラインドライバにより共用される。 セレクタ３０９は、ライン３２５上のプラス電源電圧ＶDD、ライン３１１上の プラス高電圧ＶPOS、ラィン３１２上の中間プラス電圧ＶINT＋の中の１つ又は複 数の電圧、及びライン３１３上のグランド（参照電圧を与える）の中から信号Ａ ＶＸをライン３０７に供給する。セレクタ３１０は、ライン３１４上のマイナス 電位ＶNEG、ライン３１５上の１つ又は複数の中間マイナス電圧ＶINT−、及びラ イン３１６上のグランド電位の中から電圧を選択する。 インバータ３００は、ライン３０４上のデコーダからのワードライン選択信号 の値に応じて、値ＡＶＸ又は値ＰＧＭＮＶＢのどちらかを選択し、ワードライン ３０１へ接続する。以下、このドライバの詳細を図５を参照して説明する。セレ クタ３０９、３１０及び３０５は、チップ上のモード制御状態装置(mode contro l state machine)の制御の下に動作し、プログラムモード、リードモード、及び 消去モードを確立する。 消去モード中、セレクタ３０９が動作し、プラス高電位ＶPOSをライン３０７ に信号ＡＶＸとして供給しセレクタ３１０が動作して、グランド電位をライン３ ０６に信号ＰＧＭＮＶＢとして供給する。選択されたワードライン（即ち消去モ ード中に消去されるセクタ内のワードライン）はこの例では＋１２ボルト（ＶPO S）に充電され、一方、選択されなかったワードラインは接地される。 リードモード中、セレクタ３０９が動作し、値ＶDDを信号ＡＶＸとして供給し 、セレクタ３１０が動作してグランド電位を供給する。 プログラムモードでは、本発明によれば、セレクタ３０９が動作して、信号Ａ ＶＸとしてグランド電位を供給し、セレクタ３１０が動作して信号ＰＧＭＮＶＢ としてライン３０６上に信号ＶNEGを供給する。又、中間モードが存在し、この モードではセレクタ３０９及び３１０が動作して、リードモードからプログラム モードに変わるときに、以下に詳述するように、信号ＶINT＋及びＶINT−を選択 する。 リード及び消去モード中にセレクタ３０５が動作して、信号ＡＶＸをトランジ スタ３０３のゲートに供給し、トランジスタ３０３をオン状態にしておく。プロ グラムモードでは、ライン３０６上の信号ＰＧＭＮＶＢがそのゲートに供給され る。この電圧は、できる限り低く、又はノード３０２の値より低く設定され、ト ランジスタ３０３をオフし、ノード３０２をデコーダから分離する。 インバータ３００及び３０８は直列のｎ−チャンネルトランジスタとｐ−チャ ンネルトランジスタにより構成される。両インバータに用いるこのｎ−チャンネ ルトランジスタは、トランジスタ３０３のように分離ウェル内に構成される。こ の種のｎ−チャンネルトランジスタの構造を図４に示す。詳細には、このトラン ジスタのゲート端子４００はチャンネル領域４０１上に構成され、この領域４０ １はｎ−タイプ拡散領域４０２と４０３の間に形成され、これら領域はトランジ スタのドレイン及びソースとして各々動作する。ｎ−タイプ拡散領域４０２及び ４０３は分離ｐ−タイプウェル４０４内に形成される。ｐ−タイプウェルは点４ ０５に接点を有し、この接点はライン３０６上のＰＧＭＮＶＢ値に接続されてい る。ソース端子４０３は各用途に応じてライン３０６に接続するか又は接続しな い。例えば、トランジスタ３０３はそのようには接続されない。 ｐ−タイプウェル４０４はｎ−タイプウェル４０６内に形成され、これはプラ ス電圧源ＶDDへの接点４０７を有する。ｎ−タイプウェル４０６はｐ−タイプ基 板４０８内に形成される。この構造により、ｐ−ウェル４０４とｎ−ウェル４０ ６間のダイオード記号４０９により示されるｐ−ｎ接合が構成される。マイナス 電圧がｐ−ウェル４０４に供給されると、この接合は逆バイアスされ、ｎ−ウェ ルをマイナス電圧から分離する。同様に、ダイオード記号４１０により示される ｐ−ｎ接合がｐ−タイプ基板とｎ−ウェル４０６の間に形成される。このｎ−ウ ェル４０６をプラスにバイアスすることにより、この接合４１０は逆バイアスさ れ、構造全体を基板から分離する。 図５は図３に示したワードラインドライバの電気的構成を示す。ノードＡＶＸ ３０７、ＰＧＭＮＶＢ３０６、デコード入力３０４、及びワードライン３０１の 参照符号は図３で用いたものと同一である。図３のインバータ３００はトランジ スタＭＰ１及びＭＮ１により構成される。トランジスタＭＰ１は幅４５ミクロン 、長さ１．２ミクロンのｐ−チャンネルトランジスタである。これはｎ−ウェル 内に形成され、このｎ−ウェルはライン４００上の電圧ＡＶＷによりバイアスさ れている。ｎ−チャンネルトランジスタＭＮ１は図４の上部に示されるように構 成され、その分離ｐ−ウェルはそのソース及びライン３０６上の端子ＰＧＭＮＶ Ｂに接続されている。ｎ−チャンネルトランジスタＭＮ１の幅は５５ミクロンで 長さは１．２ミクロンである。 トランジスタＭＰ１及びＭＮ１のゲートはノード３０２に接続されている。ノ ード３０２は分離トランジスタＭＮ３（図３のトランジスタ３０３に対応する） のソースに接続される。分離トランジスタＭＮ３のドレインはノード３０４に接 続される。分離トランジスタＭＮ３のゲートはライン４０２上のＮＶＳＸ信号で あり、このラインには図３のセレクタ３０５の出力が供給される。 図３のインバータ３０８はｐ−チャンネルトランジスタＭＰ２及びｎ−チャン ネルトランジスタＭＮ２により構成される。ｐ−チャンネルトランジスタＭＰ２ はｎ−ウェル内に形成され、このウェルはライン４００上のレベルＡＶＷにより バイアスされている。ＭＰ２のソースはノード３０７に接続され、値ＡＶＸを受 信する。そのドレインはノード３０２に接続されている。ｎ−チャンネルトラン ジスタＭＮ２はドレインがノード３０２へ接続され、ソースがノード３０６に接 続されそのゲートはライン３０１に接続されている。同様にトランジスタＭＰ２ のゲートはライン３０１に接続されている。トランジスタＭＮ２の分離ｐ−ウェ ルはノード３０６に接続される。トランジスタＭＰ２の幅は３ミクロンで、長さ は４ミクロンである。又、トランジスタＭＮ２の幅は３ミクロンで長さは４ミク ロンである。 ライン３０４上のワードライン選択信号は、ライン４０３上の信号ＩＮ、ライ ン４０４上のデコード信号ＸＲ及びライン４０５上のＸＲＢに応じて発生される 。ライン４０３上の信号ＩＮは、ｎ−チャンネルトランジスタＭＮ５のドレイン に接続され、トランジスタＭＮ５の幅は２０ミクロン、長さは１．０ミクロンで ある。トランジスタＭＮ５のソースはノード３０４に接続される。トランジスタ ＭＮ５のゲートはライン４０４に接続されれデコード信号ＸＲを受信する。 ライン４０５上のＸＲＢ信号はｎ−チャンネルトランジスタＭＮ４のゲートに 接続されるトランジスタＭＮ４のドレインは電源電圧ＶDDに接続される。トラン ジスタＭＮ４のソースはノード３０４に接続される。トランジスタＭＮ４の幅は １０ミクロンで長さは１．０ミクロンである。これらｎ−チャンネルトランジス タは分離ｐ−ウェル内には形成されない。なぜなら、それらは分離トランジスタ ＭＮ３によりマイナス電圧から保護されているからである。 図６はライン４０３上に信号ＩＮを発生する回路を示す。図６において、図５ に示したようなワードラインドライバのアレイが示されている。各ワードライン ドライバは参照符号６００Ｌまたは６００Ｒが左及び右側に対して付されている 。左及び右側は同一ワードラインを駆動する。電圧ＡＶＸ，ＡＶＷ、ＰＧＭＮＶ Ｂ、及びＮＶＳＸは、ボックス６０１で示される電源選択回路により供給される 。以下に説明するアドレスデコーダは右側ドライバについて信号ＸＲ（Ｎ）Ｒを 発生し、左側のドライバについてＸＲ（Ｎ）Ｌを発生し、その相補(complement) 信号ＸＲ（Ｎ）ＢＲ及びＸＲ（Ｎ）ＢＬを発生する。 ＩＮ信号は選択回路（一般に６０２）によりライン４０３上に供給される。回 路６０２は電源ＶDDに接続される第１供給ノード６０３及びセレクタ６０５に接 続される第２供給ノード６０４を有し、セレクタ６０５は動作モードに応じてＶ DDまたはグランド電位を供給する。リード及び消去モード（ポジティブデコード モード）において、ノード６０４は接地されている。プログラムモード（ネガテ ィブデコードモード）において、ノード６０４は電源電圧ＶDDに接続される。 回路６０２は全ｎ−チャンネルＮＡＮＤゲート構造により構成され、ＮＡＮＤ ゲートはノード６０３及びライン４０３の間に並列に接続されているトランジス タＭ１及びトランジスタＭ２を有している。トランジスタＭ３及びトランジスタ Ｍ４はノード４０３及びノード６０４の間で直列に接続されている。トランジス タＭ１のゲートはデコード信号ＸＰＢに接続される。トランジスタＭ２のゲート はデコード信号ＸＢＬ３Ｂに接続される。トランジスタＭ３のゲートはデコード 信号ＸＰに接続され、トランジスタＭ４のゲートはデコード信号ＸＢＬ３に接続 されている。トランジスタＭ１〜Ｍ４は全てｎ−チャンネルトランジスタで、そ の幅は２０ミクロン、長さは０．８ミクロンである。 ＸＰ及びＸＰＢは同一信号の真値及び相補値である。同様にＸＢＬ３及びＸＢ Ｌ３Ｂは同一信号の真値及び相補値である。従って、ＸＰとＸＢＬ３の両方がハ イレベルのとき、ノード４０３はノード６０４に接続され、トランジスタＭ１及 びＭ２はオフである。ＸＰ及びＸＢＬ３がローレベルのとき、ノード４０３はノ ード６０３に接続されトランジスタＭ３及びＭ４はオフである。ＸＰ−ＸＰＢ、 ＸＢＬ３−ＸＢＬ３Ｂ及びＸＲ（Ｎ）Ｌ／Ｒ−ＸＲ（Ｎ）ＬＢ／ＲＢ（これらは 同一信号のノーマリー真値及び相補値である）も又、ＸＰＢ，ＸＢＬ３Ｂ及びＸ Ｒ（Ｎ）ＬＢ／ＲＢを接地させ、以下に説明す様々のモードでＸＰ、ＸＢＬ３、 及びＸＲ（Ｎ）Ｌ／Ｒをデコードすることによりワードラインの制御が行われる 。 ワードラインドライバ６００は次の３つのモードで動作する。 （Ａ）”リード” リードモードにおいて、デコーダはプラス電圧を供給し、選択されたワードラ インをＶDDに設定する。１ワードラインのみがＡＶＸに選択され、これはＶCCに 設定されている。他のワードラインはグランドに設定されたＰＧＭＮＶＢに設定 される。この状態で、信号ＸＰ及びＸＰＢ，ＸＢＬ３及びＸＢＬ３Ｂ、及びＸＲ 及びＸＲＢは同一信号の真値及び相補値である。この状態でライン６０４はグラ ンドに選択されている。 （Ｂ）”消去” 消去モードにおいて、デコーダは選択されたワードラインにプラス電圧の高い 消去電圧レベルを供給する。複数のワードラインドライバ（各ワードラインドラ イバは８以上のワードラインを駆動できる）はＡＶＸ端子で高い消去電圧に接続 される。ワードライン設定シーケンスがアドレスデコーダ入力データをラッチす るために用いられる。信号ＸＰＢ、ＸＢＬ３Ｂ、及びＸＲＢは接地される。図６ のライン６０４は接地される。信号ＸＰ、ＸＢＬ３、及びＸＲは、対応するワー ドラインドライバがＡＶＸに接続されるように、デコードされ特定アドレスをラ ッチする。信号ＸＲは接地されている。ＡＶＸの値はＶDDレベルから高い消去電 圧に切り替わる。 （Ｃ）”プログラム” プログラムモードにおいて、デコーダは選択されたワードラインにマイナスの 電圧を供給する。ここでマイナスはＰＧＭＮＶＢに発生した高いマイナス電圧で ある。従って、選択されたワードラインはＰＧＭＮＶＢに接続され、一方他の全 てはＡＶＸに接続される。このプログラムシーケンスを以下に示す。 ワードライン設定モードＷＬＳＥＴにおいて、全ワードラインは高いリード電 圧ＶDDに設定される。これを行うため、ＸＰＢ、ＸＢＬ３Ｂ、及びＸＲ（Ｎ）Ｌ Ｂ／ＲＢは接地され、信号ＡＶＸは５Ｖに設定され、ＡＶＷは５Ｖに設定され、 ＰＧＭＮＶＢは０Ｖに設定される。状態装置は信号ＸＰ及びＸＢＬ３を制御して ＩＮノード４０３にグランドを供給し、ＸＲをハイレベルに保持することにより 、アレイ内のワードラインを順番にプラスの値に設定する。 次に、ワードライン選択ステップが始まり、このステップで図６のライン６０ ４はＶDDに設定され、信号ＸＲ、ＸＰ、及びＸＢＬ３がデコードされ、１ワード ラインドライバをＰＧＭＮＶＢ電圧に接続する。従って、供給シフトステップが 実行され、このステップは供給電圧ＡＶＸを＋５Ｖから０Ｖに、供給電圧ＰＧＭ ＮＶＢを０Ｖから−８Ｖにシフトする。このシフトは複数のステップで実行され る。 最後に、プログラムシーケンスが実行され、このシーケンスで電圧ＡＶＸは０ Ｖ、電圧ＡＶＷは３Ｖ、及びＰＧＭＮＶＢ電圧は選択されたワードライン上の− ８Ｖである。 リード及び消去モード中、ＮＡＮＤゲート回路６０２は通常、信号ＸＢＬ３及 びＸＰの真値及び補償値に応じて動作し、ノード６０４は接地されている。従っ て、選択されたワードライン（ＸＲハイレベル）はライン４０３上の低電圧を受 信し、このラインは図５のトランジスタＭＮ５及びトランジスタＭＮ３によりノ ード３０２へ到達する。トランジスタＭＰ１及びＭＮ１で構成されるインバータ は、ワードライン３０１上の（ＡＶＸ）を高い電圧に駆動する。リードまたは消 去モードで選択されなかったワードラインは、ライン４０３上の高い電圧を受信 する（又はＸＲをローレベルにする）。従って高い電圧がノード３０２へ到達し 、トランジスタＭＰ１及びＭＮ１により反転され、ライン３０１上に低い電圧を 供給する。 選択されたワードラインがノード３０６からマイナスの電圧を受信するプログ ラムモードにおいて、ライン４０３上のデコード入力信号の局性は反転されなけ ればならない。即ち、ノード４０３上のハイレベルは選択されたワードラインに 対応し、一方、ノード４０３上のローレベルは選択されなかったワードラインに 対応する。この機能を実現するため、セレクタ６０５はプログラムモード中にＶ DDをノード６０４に供給するよう動作し、デコード信号ＸＰＢ、ＸＢＬ３Ｂ、及 びＸＲＢはグランドにクランプされる。図６を参照して判るように、ノード６０ ３はプログラム期間中にノード４０３から切り離される。ノード４０３をプルア ップするために、信号ＸＰ及びＸＢＬ３はハイレベルでなければならない。それ らがハイレベルのとき、ＶDDがセレクタ６０２からノード６０４及びノード４０ ３に供給される。ＸＰ又はＸＢＬ３がローレベルのとき、ＶDDはノード４０３に 接続されずノード４０３はフローティングである。同様に信号ＸＲＢはローレベ ルとなり、トランジスタＭＮ４をオフさせ、ノード３０４からＶDDへの蓄積を防 止する。選択されたワードラインは信号ＸＲに応答するトランジスタＭＮ５を介 してハイレベルを通過させ、ノード３０２をプルアップし、その結果マイナスの 電圧ＰＧＭＮＶＢをノード３０６からワードライン３０１へ供給する。選択され なかったワードラインはＡＶＸに接続される。従って、プラス電圧がノード３０ ４に供給されない場合、ノード３０２が必ずプルダウンされるよう注意しなけれ ばならない。これは以下に示す動作の注意シーケンスにより実現できる。即ち、 ２状態デコーダが使用され、第１状態（マイナス電圧デコード）で選択されたラ インにはライン３０４上のハイレベルが供給され、第２状態（プラス電圧デコー ド）で選択されたラインにはノード３０４上のローレベルが供給される。 図７は図６の制御信号を供給するアドレスデコーダの等価回路である。この図 から判るように、信号ＸＲ（Ｎ）Ｌ，ＸＲ（Ｎ）Ｒ，ＸＰ、及びＸＢＬ３がアド レスデコーダ７００から直接供給される。信号ＸＰＢ，ＸＢＬ３Ｂ、ＸＲ（Ｎ） ＢＲ及びＸＲ（Ｎ）ＢＬはライン７０１にアドレスデコーダ７００により供給さ れる。トランジスタ７０２により概略示されるプルダウン回路はライン７０３上 のマイナス電圧デコード信号により制御される。マイナス電圧デコーディング期 間中、ライン７０１上の信号は前述したようにプルダウンされる。 動作に関して、リードモードからプログラムモードに変わるとき、プログラム 設定動作が実行され、ワードラインドライバ内のトランジスタを介して高電圧が 発生するのを防止し、ワードライン選択信号の値を止めていく。このプログラム 設定動作は次のステップを含む。 （１）ワードライン設定 ワードライン設定モードのとき、全てのワードラインは高いリード電圧ＶDDに 設定される。これを行うため、ＸＰＢ，ＸＢＬ３Ｂ、及びＸＲ（Ｎ）ＬＢ／ＲＢ は接地され、信号ＡＶＸは５Ｖに設定され、ＡＶＷは５Ｖに設定され、ＰＧＮＭ ＶＢは０ボルトに設定され、状態装置は信号ＸＰ及びＸＢＬ３を制御してアレイ 内のワードラインをＩＮノード４０３にグランド電位を供給するＫＴＯＮＩＹＯ ＲＩプラスレベルに順番にフリップし、ＸＲの値をハイレベルに保持する。これ はワードラインを設定するのに必要な過渡電流の大きさを小さくするためにシー ケンシャルに行われる。 （２）ワードライン選択 ワードラインが全てプラスの値に設定された後、ノードＰＧＭＮＶＢをそのワ ードラインに接続するために、１つのワードラインが選択される。この状態で、 図６のライン６０４はＶDDに設定される。信号ＸＲＢ、ＸＢＬ３Ｂ、及びＸＲ（ Ｎ）ＬＢ／ＲＢは接地される。信号ＸＲ、ＸＰ、及びＸＢＬ３は１つのワードラ インドライバを選択しＰＧＭＮＶＢに接続されるようデコードされる。 （３）供給シフト 供給電圧ＡＶＸを＋５から０に、そして供給電圧ＰＧＭＮＶＢを０から−８に シフトするために、シフトシーケンスが実行される。これはワードライン選択後 の複数のステップを含む。先ずＡＶＸが５ボルトから３ボルトに低められる。次 にＡＶＷが５ボルトから３ボルトに低められ、ＰＧＭＮＶＢは０から−５ボルト に低められる。次にＡＶＸがグランドに落とされ、ＡＶＷは３ボルトのままで、 ＰＧＭＮＶＢは−５ボルトに低められる。次にＡＶＸは０ボルトのままで、ＡＶ Ｗは３ボルトのままで、ＰＧＭＮＶＢは−８ボルトに変更される。 （４）プログラム ＡＶＸが０ボルトのとき、ＡＶＷは３ボルト ＰＧＭＮＶＢは−８ボルトで、 プログラムサイクルが、デコーダをマイナス電圧デコードモードに設定する事に より実行される。 プログラムリセットシーケンスが実行され、値ＰＧＭＮＶＢをグランドにし、 ＡＶＸを＋５ボルトに変化させることにより、プログラムモードをリードモード に戻す。プログラムリセットシーケンスにおいて、値ＰＧＭＮＶＢは０ボルトに 直接切り替わり、ＡＶＸは３ボルトに変化する。次のステップで、ＡＶＷは５ボ ルトに上昇する。最後に、ＡＶＸは５ボルトに上昇し、通常のリードモード用に 設定された電圧のままになる。 電源電圧の緩やかなシフトがそのドライバのラッチ構造のために必要である。 これは電源電圧を徐々にシフトしデータをノード３０２に維持するのに用いられ る。 前述したように、選択されたかったワードラインの値をノード３０４がプルア ップしない場合にノード３０２をプログラムモード中にプルダウンする必要があ る。これはプログラム設定動作により実現され、この動作はワードライン３０１ 上の高い値を確立する。これによりトランジスタＭＮ２をオンさせ、このトラン ジスタはノード３０２をＰＧＭＮＶＢの値にプルダウンする。トランジスタＭＮ ２は回路６０２と比較してパワーがない。従って、選択されたワードラインにつ いて、回路６０２がＶDDをライン４０３に接続したとき、ノード３０２はそのド ライバを十分に設定するレベルにプルアップされる。又、このドライバはローレ ベル入力を保持し、ＰＧＭＮＶＢをノード３０２に接続する。 ノード３０２がマイナスにプルダウンされたときノード３０２をノード４０３ から分離するようにラインＮＶＳＸ上の信号が制御される。従って、プログラム モードのとき、信号ＮＶＳＸはＡＶＸからＰＧＭＮＶＢに変化する。ＰＧＭＮＶ Ｂがマイナスの時、その電圧は少なくともノード３０２と同じくらいマイナスで あって、これによりトランジスタＭＮ３がプログラムモード中にオフになる。し かし、プログラム設定時、ライン３０４上のワードライン選択信号の値はノード ３０２に供給され、トランジスタＭＰ２及びＭＮ２からによって構成されるイン バータにより保持される。 図８はライン３０６のＰＧＭＮＶＢにグランドレベル又はマイナス電圧を供給 するための選択回路である。詳細には、マイナスチャージポンプ８００は送信ゲ ート８０１を介してノード３０６に接続される。この送信ゲート８０１はｐ−チ ャンネルトランジスタで、約１ボルトのＷＥＬＬ１Ｖにバイアスされたｎ−ウェ ル内に形成され、ライン８０２上の信号ＶBにより制御される。トランジスタ８ ０１のソースはノード３０６に接続され、チャージポンプ回路８００の出力はＶ Bがローレベルの時ノード３０６に接続される。ＷＥＬＬ１Ｖレベルはドライバ のストレスをマイナス電圧デコードのときに軽減する。 グランドが分離ｎ−チャンネルトランジスタ８０３を介してノード３０６に供 給され、このトランジスタの幅は８００ミクロンで、長さは１．２ミクロンであ る。トランジスタ８０３のゲートはノード８０４に接続される。ノード８０４は 分離ｎ−チャンネルトランジスタ８０５のドレインに接続され、トランジスタ８ ０５のソースはノード３０６に接続される。トランジスタ８０５のゲートはライ ン８０６上の制御信号ＣＴＬに接続されている。ノード８０４は又ｐ−チャンネ ルトランジスタ８０７を介してライン８０９上の制御信号に接続され、この制御 信号はライン８０６上の信号の相補信号である。ｐ−チャンネルトランジスタ８ ０７のゲートはライン８０８上のグランドに接続される。従って、制御信号ＣＴ Ｌに応じて、ノード８０４はライン３０６又はライン８０９に接続される。通常 状態で、ＰＧＭＮＶＢはグランドに接続されている。従って、トランジスタ８０ ５はオフで、８０９上のＣＴＬＢはハイレベルである。これによりトランジスタ ８０３をオンし、ノード３０６をグランドにプルダウンする。ＣＴＬＢがローレ ベルになると、マイナスの電圧がノード８０４に供給され、トランジスタ８０３ をオフに保つ。信号ＶBがローレベルになり、チャージポンプ８００をノード３ ０６に接続する。ノード３０６がローレベルになると、マイナスの電圧がノード ８０４に供給され、トランジスタ８０３をオフに保つ。 以上、フラッシュＥＥＰＲＯＭ装置に適したワードラインドライバが提供され 、プログラムモードでのワードライン上にマイナス電圧の使用を可能にした。こ の回路は多数のワードラインに用いられる単一チャージポンプの場合に効果的で 、従来のものより遥かに簡単な構成である。この装置は、プログラム状態がメモ リセルの放電されたフローティングゲート、つまり低閾値状態に対応するページ モードプログラムフラッシュＥＥＰＲＯＭ装置に特に適している。 前述した本発明の好適実施例は説明を目的として示されたもので、発明を限定 する意図はない。勿論、当業者は本発明に対して様々な修正及び変形を施すこと ができる。本発明の範囲は以下に示す請求の範囲によって定義される。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 亀井 輝彦 神奈川県川崎市中原区上小田中 300 ビ ー−245 (72)発明者 フン、チュン−シュン 台湾、シンチュ、ユニバーシティー・ロー ド、レーン 81、アレイ ３、ナンバー ５、エフ４ (72)発明者 ワン、レイ−リン アメリカ合衆国、カリフォルニア州 95035、ミルピタス、オロビル・ロード 520 (72)発明者 チェン、ヤオ−ウ 台湾、タイペイ、セカンド ２、ホーピン グ・イー・ロード、レーン 118、 ナン バー５、エフ３ 【要約の続き】 を介したフィードバック内に接続され、前記マイナス電 圧デコート中に前記インバータドライバの入力をワード ライン選択信号の値に保持する。前記ワードライン選択 信号はアドレスデコーダから送られる。分離回路が前記 アドレスデコーダと前記インバータドライバの間に設け られ、前記マイナス電圧デコーディング状態のときに前 記第２インバータの出力に発生するマイナス電圧から前 記デコーダを分離する。

Claims (1)

1. 【特許請求の範囲】 １．メモリアレイ内の複数のワードラインを駆動する装置であって、 プラス電圧を提供するプラス電圧源と、 マイナス電圧を提供するマイナス電圧源、及び ワードライン選択入力を各々有し、及びワードライン選択入力に応答して前記 ワードラインにプラス電圧又は第１モード参照電圧を選択的に供給する第１モー ドと、前記ワードライン選択入力に応答してマイナス電圧又は第２モード参照電 圧を前記ワードラインに供給する第２モードとを有する複数のワードライン電圧 ドライバを具備することを特徴とするワードライン駆動装置。 ２．前記第１及び第２モード参照電圧は実質的にグランド電位であることを特徴 とする請求項１記載のワードライン駆動装置。 ３．前記第１モード中に、前記プラス電圧を第１供給電圧ノードに供給し、前記 第２モード中に、前記マイナス電圧を前記第１供給電圧ノードに供給する第１供 給電圧選択回路と、及び 前記第１モード中に、前記第１モード参照電圧を第２供給電圧ノードに供給し 、前記第２モード中に、前記マイナス電圧を前記第２供給電圧ノードに供給する 第２供給電圧選択回路とを更に具備し、 前記複数のワードライン電圧ドライバは更に、前記ワードライン選択信号を受 信する入力及び前記ワードラインに接続された出力を有し前記第１供給電圧ノー ド又は前記第２供給電圧ノードを入力信号に応じて前記ワードラインに接続する ドライバ回路を有することを特徴とする請求項１記載のワードライン駆動装置。 ４．ワードライン選択信号の信号源を更に有し、前記ワードライン電圧ドライバ は、 前記ワードライン選択信号の信号源に接続された入力と前記ドライバ回路に接 続された出力を有し、前記第１モード中と前記第１モード及び前記第２モードの 間の過渡期間に、前記ワードライン選択信号の信号源をその出力に接続し、前記 第２モード中に前記ワードライン選択信号の信号源をその出力から分離する分離 回路、及び 前記分離回路の出力を前記第２モード中に、前記ワードライン選択信号の値に 対応するレベルに保持する回路を更に具備することを特徴とする請求項３記載の ワードライン駆動装置。 ５．前記第１モード中に、前記プラス電圧を第１供給電圧ノードに供給し、前記 第２モード中に、前記マイナス電圧を前記第１供給電圧ノードに供給する第１供 給電圧セレクタと、及び 前記第１モード中に、前記第１モード参照電圧を第２供給電圧ノードに供給し 、前記第２モード中に、前記マイナス電圧を前記第１供給電圧ノードに供給する 第２供給電圧セレクタとを更に具備し、前記複数のワードライン電圧ドライバは 更に、 前記ワードライン選択信号を受信する入力及び前記ワードラインに接続された 出力を有し、前記第１供給電圧ノードに接続された第１供給電圧入力を有し、及 び前記第２供給電圧ノードに接続された第２供給電圧入力を有し、前記第１供給 電圧ノードを前記ワードライン選択信号がロー状態のときに前記ワードラインに 接続し、前記第２供給電圧ノードを前記ワードライン選択信号がハイ状態の時に 前記ワードラインに接続するインバータドライバ、及び 前記ワードラインに接続された入力と前記インバータドライバの入力に接続さ れた出力を有するインバータを具備することを特徴とする請求項１記載のワード ライン駆動装置。 ６．前記インバータドライバは直列に接続されたｐ−チャンネルＭＯＳトランジ スタ及びｎ−チャンネルＭＯＳトランジスタを具備し、前記ｎ−チャンネルＭＯ ｓトランジスタはｐ−タイプウェル内にｎ−タイプソース及びドレイン拡散領域 を有し、前記ｐ−タイプウェルはｎ−タイプウェル内に形成され、前記ｎ−タイ プウェルはｐ−タイプ基板内に形成され、前記ｎ−タイプウェルは少なくとも前 記第２モード中に供給電圧に接続され、前記ｐ−タイプウェルを分離することを 特徴とする請求項５記載のワードライン駆動装置。 ７．ワードライン選択信号の信号源を更に有し、前記ワードライン電圧ドライバ は、 前記ワードライン選択信号の信号源に接続された入力と前記ドライバ回路に接 続された出力を有し、前記第１モード中と前記第１モード及び前記第２モードの 間の過渡期間に、前記ワードライン選択信号の信号源をその出力に接続し、前記 第２モード中に前記ワードライン選択信号の信号源をその出力から分離する分離 回路を更に具備することを特徴とする請求項５記載のワードライン駆動装置。 ８．前記インバータドライバは直列に接続されたｐ−チャンネルＭＯＳトランジ スタ及びｎ−チャンネルＭＯＳトランジスタを具備し、前記ｎ−チャンネルＭＯ Ｓトランジスタはｐ−タイプウェル内にｎ−タイプソース及びドレイン拡散領域 を有し、前記ｐ−タイプウェルはｎ−タイプウェル内に形成され、前記ｎ−タイ プウェルはｐ−タイプ基板内に形成され、前記ｎ−タイプウェルは少なくとも前 記第２モード中に供給電圧に接続され、前記ｐ−タイプウェルを分離し、及び 前記分離回路は更に、ｐ−タイプウェル内に形成されたｎ−タイプソース及び ドレイン拡散領域を具備し、このｐ−タイプウェルはｎ−タイプウェル内に形成 され、このｎ−タイプウェルはｐ−タイプ基板内に形成され、前記ｎ−タイプウ ェルは少なくとも前記第２モード中に供給電圧に接続され、前記ｐ−タイプウェ ルを分離する分離回路を更に具備することを特徴とする請求項７記載の装置。 ９．前記ワードライン選択信号の信号源は、特定アドレスに応答して前記ワード ライン選択信号を前記特定アドレスに対応したワードラインに発生するデコーダ を具備し、このデコーダは前記第１モード中に前記特定アドレスに応答してロー レベルのワードライン選択信号を供給し、前記第２モード中に前記特定アドレス に応答してハイレベルのワードライン選択信号を供給することを特徴とする請求 項７記載のワードライン駆動装置。 １０．複数のワードラインと、アドレスに応じて前記複数のワードラインの中の 前記アドレスに対応する特定ワードラインを、第１モード中にプラス電圧により 、第２モード中にマイナス電圧により駆動する装置とを含むメモリアレイにおい て、前記駆動装置は、 プラス電圧を提供するプラス電圧源と、 マイナス電圧を提供するマイナス電圧源と、 プラスの電圧を第１供給電圧ノードに前記第１モード中に供給し、第２モード 参照電圧を前記第１供給電圧ノードに前記第２モード中に供給する第１供給電圧 選択回路と、 第１モード参照電圧を第２供給電圧ノードに前記第１モード中に供給し、前記 マイナスの電圧を前記第２供給電圧ノードに前記第２モード中に供給する第２供 給伝合う選択回路と、 アドレスを受信し、前記アドレスに応答して複数のワードライン内の１ワード ラインに対応するワードライン選択信号を発生するデコーダと、 前記デコーダ及び前記複数のワードライン内の対応するワードラインに接続さ れ、対応するワードライン選択信号を受信するための入力及び前記対応するワー ドラインに接続された出力を有し、前記第１供給電圧ノード又は前記第２供給電 圧ノードを前記ワードライン選択信号に応じて前記対応するワードラインに接続 する複数のワードラインドライバを具備することを特徴とする駆動装置。 １１．前記ワードラインドライバは、 前記デコーダに接続された入力及び前記ドライバ回路に接続された出力を有し 、前記デコーダを前記ドライバ回路に前記第１モード中及び前記第１モードと前 記第２モードの間の過渡期に接続し、前記第２モード中に前記デコーダを前記ド ライバ回路から分離する分離回路、及び 前記第２モード中、前記デコーダにより供給された前記ワードライン選択信号 の値に対応するレベルに前記ドライバ回路の入力を保持する回路を含むことを特 徴とする請求項１０記載の装置。 １２．前記ドライバ回路は、 前記ワードライン選択信号を受信する入力及び前記ワードラインに接続された 出力を有し、前記第１供給電圧ノードに接続された第１供給電圧入力を有し、及 び前記第２供給電圧ノードに接続された第２供給電圧入力を有し、前記第１供給 電圧ノードを前記ワードライン選択信号がロー状態のときに前記ワードラインに 接続し、前記第２供給電圧ノードを前記ワードライン選択信号がハイ状態の時に 前記ワードラインに接続する第１インバータ、及び 前記ワードラインに接続された入力と前記第１インバータの入力に接続された 出力を有する第２インバータを具備することを特徴とする請求項１０記載のワー ドライン駆動装置。 １３．前記第１インバータは直列に接続されたｐ−チャンネルＭＯＳトランジス タ及びｎ−チャンネルＭＯＳトランジスタを具備し、前記ｎ−チャンネルＭＯＳ トランジスタはｐ−タイプウェル内のｎ−タイプソース及びドレイン拡散領域を 有し、前記ｐ−タイプウェルはｎ−タイプウェル内に形成され、前記ｎ−タイプ ウェルはｐ−タイプ基板内に形成され、前記ｎ−タイプウェルは少なくとも前記 第２モード中に供給電圧に接続され、前記ｐ−タイプウェルを分離することを特 徴とする請求項１２記載の装置。 １４．前記ワードラインドライバは、 前記デコーダに接続された入力と前記第１インバータの入力に接続された出力 を有し、前記デコーダを前記ドライバ回路に前記第１モード及び前記第１モード と前記第２モードの間の過渡期に接続し、前記第２モード中に前記デコーダを前 記ドライバ回路から分離する分離回路を具備することを特徴とする請求項１２記 載の装置。 １５．前記第１インバータは直列に接続されたｐ−チャンネルＭＯＳトランジス タ及びｎ−チャンネルＭＯＳトランジスタを具備し、前記ｎ−チャンネルＭＯＳ トランジスタはｐ−タイプウェル内のｎ−タイプソース及びドレイン拡散領域を 有し、前記ｐ−タイプウェルはｎ−タイプウェル内に形成され、前記ｎ−タイプ ウェルはｐ−タイプ基板内に形成され、前記ｎ−タイプウェルは少なくとも前記 第２モード中に供給電圧に接続され、前記ｐ−タイプウェルを分離し、及び 前記分離回路は更に、ｐ−タイプウェル内に形成されたｎ−タイプソース及び ドレイン拡散領域を具備し、このｐ−タイプウェルはｎ−タイプウェル内に形成 され、このｎ−タイプウェルはｐ−タイプ基板内に形成され、前記ｎ−タイプウ ェルは少なくとも前記第２モード中に供給電圧に接続され、前記ｐ−タイプウェ ルを分離する分離回路を更に具備することを特徴とする請求項１４記載の装置。 １６．前記デコーダはローレベルのワードライン選択信号を前記特定阿どれに応 じて前記第１モード中に供給し、ハイレベルのワードライン選択信号を前記特定 アドレスに応じて前記第２モード中に供給する供給源を含むことを特徴とする請 求項１２記載の装置。 １７．複数のワードラインを含むフラッシュＥＥＰＲＯＭメモリアレイにおいて 、アドレスに応じて前記複数のワードライン内の前記アドレスに対応する特定の １ワードラインを、リードモード中にプラス電圧で駆動し、プログラムモード中 にマイナスの電圧で駆動する装置であって、この装置は、 プラス電圧を提供するプラス電圧源と、 マイナス電圧を提供するマイナス電圧源と、 前記プラスの電圧を第１供給電圧ノードに前記リードモード中に供給し、プロ グラムモード参照電圧を前記第１供給電圧ノードに前記プログラムモード中に供 給する第１供給電圧選択回路と、 リードモード参照電圧を第２供給電圧ノードに前記リードモード中に供給し、 前記マイナスの電圧を前記第２供給電圧ノードに前記プログラムモード中に供給 する第２供給電圧選択回路と、 アドレスを受信し、前記アドレスに応答して複数のワードライン内の１ワード ラインに対応するワードライン選択信号を発生するデコーダと、 前記デコーダ及び前記複数のワードライン内の対応するワードラインに接続さ れ、対応するワードライン選択信号を受信するための入力及び前記対応するワー ドラインに接続される出力を有し、前記第１供給電圧ノード又は前記第２供給電 圧ノードを前記ワードライン選択信号に応じて前記対応するワードラインに接続 する複数のワードラインドライバを具備することを特徴とする駆動装置。 １８．前記ワードラインドライバは、 前記デコーダに接続された入力及び前記ドライバ回路に接続された出力を有し 、前記デコーダを前記ドライバ回路に前記リードモード中及び前記リードモード と前記プログラムモードの間の過渡期に接続し、前記プログラムモード中に前記 デコーダを前記ドライバ回路から分離する分離回路、及び 前記プログラムモード中、前記デコーダにより供給された前記ワードライン選 択信号の値に対応するレベルに前記ドライバ回路の入力を保持する回路を含むこ とを特徴とする請求項１７記載の装置。 １９．前記ドライバ回路は、 前記ワードライン選択信号を受信する入力及び前記ワードラインに接続された 出力を有し、前記第１供給電圧ノードに接続された第１供給電圧入力を有し、及 び前記第２供給電圧ノードに接続された第２供給電圧入力を有し、前記第１供給 電圧ノードを前記ワードライン選択信号がロー状態のときに前記１ワードライン に接続し、前記第２供給電圧ノードを前記ワードライン選択信号がハイ状態のと きに前記１ワードラインに接続する第１インバータ、及び 前記ワードラインに接続された入力と前記第１インバータの入力に接続された 出力を有する第２インバータを具備することを特徴とする請求項１７記載の装置 。 ２０．前記第１インバータは直列に接続されたｐ−チャンネルＭＯＳトランジス タ及びｎ−チャンネルＭＯＳトランジスタを具備し、前記ｎ−チャンネルＭＯＳ トランジスタはｐ−タイプウェル内のｎ−タイプソース及びドレイン拡散領域を 有し、前記ｐ−タイプウェルはｎ−タイプウェル内に形成され、前記ｎ−タイプ ウェルはｐ−タイプ基板内に形成され、前記ｎ−タイプウェルは少なくとも前記 第２モード中に供給電圧に接続され、前記ｐ−タイプウェルを分離することを特 徴とする請求項１９記載の装置。 ２１．前記ワードラインドライバは、 前記デコーダに接続された入力と前記第１インバータの入力に接続された出力 を有し、前記デコーダを前記ドライバ回路に前記第１モード及び前記第１モード と前記第２モードの間の過渡期に接続し、前記第２モード中に前記デコーダを前 記ドライバ回路から分離する分離回路を具備することを特徴とする請求項１９記 載の装置。 ２２．前記第１インバータは直列に接続されたｐ−チャンネルＭＯＳトランジス タ及びｎ−チャンネルＭＯＳトランジスタを具備し、前記ｎ−チャンネルＭＯＳ トランジスタはｐ−タイプウェル内のｎ−タイプソース及びドレイン拡散領域を 有し、前記ｐ−タイプウェルはｎ−タイプウェル内に形成され、前記ｎ−タイプ ウェルはｐ−タイプ基板内に形成され、前記ｎ−タイプウェルは少なくとも前記 第２モード中に供給電圧に接続され、前記ｐ−タイプウェルを分離し、及び 前記分離回路は更に、ｐ−タイプウェル内に形成されたｎ−タイプソース及び ドレイン拡散領域を具備し、このｐ−タイプウェルはｎ−タイプウェル内に形成 され、このｎ−タイプウェルはｐ−タイプ基板内に形成され、前記ｎ−タイプウ ェルは少なくとも前記第２モード中に供給電圧に接続され、前記ｐ−タイプウェ ルを分離する分離回路を更に具備することを特徴とする請求項２１記載のワード ライン駆動装置。 ２３．前記デコーダは前記第リードモード中にローレベルのワードライン選択信 号を前記特定アドレスに応じて供給し、前記第プログラムモード中にハイレベル のワードライン選択信号を前記特定アドレスに応じて供給する供給源を含むこと を特徴とする請求項１９記載の装置。