JPH10507876A

JPH10507876A - ウエハ上にスイッチングマトリクスを持つ半導体試験チップ

Info

Publication number: JPH10507876A
Application number: JP8514210A
Authority: JP
Inventors: タジンダーマンク，; ワンイーサン，
Original assignee: ミテルコーポレイション
Priority date: 1994-10-27
Filing date: 1995-10-26
Publication date: 1998-07-28
Also published as: US5508631A; CA2203782A1; DE19581814T1; GB2310047B; GB9708546D0; GB2310047A; DE19581814B4; WO1996013731A1; CA2203782C

Abstract

(57)【要約】半導体試験チップは、個々に試験される能動半導体装置と、外部にあるテスト回路との接続のための複数のテスト線と、前記テスト線に各々の半導体装置を選択的に接続するためのこれに関連づけられるイネーブル回路と、テストすることを望まれる装置を識別する指示を受けるための入力と、上記チップに合体され、入力からの指示を受けるためのデコーダと、を備える。テスト装置が上記テスト線に接続される状態になるように、指示を受けると同時に、デコーダが識別される装置に能力を与えるために、デコーダはイネーブル回路によって個々のテスト装置に接続される。この回路は、先行技術よりも効率的で、且つ面倒ではない。

Description

【発明の詳細な説明】ウエハ上にスイッチングマトリクスを持つ半導体試験チップ本発明は集積回路に関し、詳細には半導体試験チップに関する。試験チップの設計に対する現在のアプローチ、たとえば直流の素子パラメータの抽出を目的とするアプローチは、チップ上の様々なすべての試験素子の端子用に与えられるコンタクトパッドを提供することである。従って、コンタクトパッドの数は試験素子の数に比例する。さらに、１個の素子にアクセスするためには、外部にあるスイッチマトリクスコントローラを使用して正しいパッドにアクセスしなければならない。その結果、回路は複雑になり、収容し得る素子の数は、コンタクトパッドの物理的な大きさにより制限される。本発明の目的は、従来技術の前記欠点を軽減することである。本発明によれば、個別に試験されることが可能な能動半導体素子のマトリクスを備え、各能動半導体素子はｎ個の複数端子を有し、ここでｎは２を超える整数であり；外部にある試験回路へ接続するための一群のｎ本の素子計測ラインを備え、前記素子計測ラインのうちの（ｎ−１）本は、前記能動半導体素子上の端子へ常設的に接続され、前記素子計測ラインの残りの１本は、前記各能動半導体素子に関連するスイッチ手段を介して、前記各能動半導体素子の残りの端子に接続され；試験を望む前記能動半導体素子を識別する命令を受信する入力手段と；前記チップ内に内蔵された行デコーダおよび列デコーダを備えたデコーダ手段と；を備え、個々の前記行デコーダと列デコーダは、前記マトリクスの行および列に対応するイネーブルラインをそれぞれ有し、前記行デコーダと列デコーダは、前記受けた指示に従って、対応するイネーブルラインをアクティブ状態にすることにより、試験を望む前記能動半導体素子の行と列をそれぞれ識別し；前記能動半導体素子のそれぞれに関連し、その能動半導体素子の行および列に対応する前記イネーブルラインをその入力で受ける論理ゲートを備え、前記論理ゲートは、その入力に接続されたイネーブルラインのイネーブル状態（enablement）に応答して、その関連する能動半導体素子のスイッチ手段をアクティブ状態にし、その関連する能動半導体素子の残りの端子を残りの素子計測ラインに接続し、それにより前記関連する能動半導体素子をアクティブ状態にする、半導体試験チップが提供される。上記構成において、スイッチマトリクスコントローラはもはや必要ではなく、コンタクトパッド数は、試験素子数の２を底とする対数に比例することになる（すなわち、チップの同一面積上にもっと多くの試験素子を配置できる）。さらに、この新しい構成では、始めのセットアップ時間および試験時間が短縮される。本発明の特に有利な局面は、１個だけの素子の端子をイネーブル状態とすることがアドレス構成上可能であるという点である。その結果、その特定の素子の直流特性が抽出可能となる。本構成において、半導体素子、たとえばＮＭＯＳトランジスタのマトリクスは、直流パラメータの抽出のために、そのアクセス制御回路（access controlling circuitry）に加えて、ひとつのチップ上に配置される。マトリクス内のこの素子は、抽出要件に応じて別のレイアウトを有してもよい。本発明の更なる詳細を、添付図面を参照して例により説明する。図１は、従来の試験チップの平面図である。図２は、従来の試験チップを包含する回路配置のブロック図である。図３は、本発明による試験チップの平面図である。図４は、イネーブル回路付き能動素子のブロック図である。図５は、イネーブル回路を示す能動素子の第１の実施例のさらに詳細なブロック図である。図６は、イネーブル回路を示す能動素子の第２の実施例のさらに詳細なブロック図である。図７は、イネーブル回路を示す能動素子の第３の実施例のさらに詳細なブロック図である。図１および図２において、従来の試験チップ１は、試験用能動素子２（ＤＵＴ１．．ＤＵＴ４）の任意の配置を備え、４個のコンタクトパッド３にそれぞれ接続されるパッド３は、それぞれのライン４によりスイッチマトリクス及びコントローラ５に接続され、このスイッチマトリクス及びコントローラ５は複数のＤＭＬ（素子計測ライン６）を有する。動作において、チップ外部にあるスイッチマトリクス及びコントローラ５は、所望のＤＵＴ２に接続されるラインを選択し、それらをＤＭＬライン６に接続する。スイッチコントローラマトリクス５は比較すれば扱いが難しいもので、また各ＤＵＴ２に接続される１セットのコンタクトパッド３を備える必要があるという理由で、収容できるＤＵＴ２の数が制限される。図３において、チップ１は、マトリクスの行と列の交点で、ＤＵＴ（図示せず）の直交マトリクスを備えている。さらに、チップ１は、行デコーダ７と列デコーダ８を備え、各デコーダは、入力ライン１２、１３上で指示ワードを受け、試験を望む素子を識別する。デコーダ７、８は、行と列のイネーブルライン１０、１１をそれぞれアクティブ状態にしてイネーブル状態とする特定の素子を指定する。各試験用素子（ＤＵＴ）２は、外部試験回路に接続した素子計測ライン（ＤＭＬ）１５に、イネーブル回路１４（circuitry）（図４）を介して接続される。ＤＭＬ１５は、ＤＵＴの入力／出力端子を構成する。バイアスライン（ＢＬ）１６は、各素子の内部のイネーブル回路および／またはデコーダ７、８をバイアスするために使用される。チップは、「試験用素子」（ＤＵＴ）としてのマトリクスエレメントを選択するために使用されるデコード回路を内蔵している。マトリクスの下側にあるデコード回路は、行をイネーブル状態にする回路であって「Ｒ」で表わし、左側の回路は列をイネーブル状態にする回路であって「Ｃ」で表わす。動作において、デコーダ７、８の入力１２、１３に指示ワードが与えられ、ライン１０、１１の中の適切なラインＲｉ、Ｃｊがイネーブル状態となる。図４に示すように、これらはイネーブル回路１４をイネーブル状態にし、ＤＵＴ２をＤＭＬ１５に接続する。「ＥＣ」（イネーブルチップ）で表わしたラインは、チップがマトリクスにアクセスできるようにするために用いられる。ＤＵＴは、たとえばＭＯＳトランジスタであってもよく、その場合、ＤＭＬは、ソース、ゲート、バルク（もしくは基板）、ドレインを含む。図４において、イネーブル回路がラインＣｊおよびＲｉによりアクティブ状態にされると、イネーブル回路はオンとなり、ＤＭＬライン１５を介して素子特性を計測できる。図５から図７は、各マトリクスエレメント中のイネーブル回路をさらに詳細に示す。図５において、ＤＵＴ２はＭＯＳトランジスタを備えており、このＭＯＳトランジスタは、ＤＭＬラインＤＭＬ２、ＤＭＬ３、ＤＭＬ４に接続されるバルク( 基板)、ソース、ゲートコンタクトを有する。ＤＵＴ２のドレインは、トランスミッションゲート１９、２０に接続される。ラインＣｊ、Ｒｉは、ＮＯＲゲート１７に接続される。入力ラインＤＭＬ１は演算増幅器１８の非反転入力１８ａを介してトランスミッションゲート１９に接続されており、演算増幅器１８はチップ上に内蔵されていても、独立していても、あるいは外部接続されていてもよい。トランスミッションゲート２０は、演算増幅器１８の反転入力１８ｂに接続される。動作において、ラインＣｊ、Ｒｉがアクティブになると、ＮＯＲゲート１７をイネーブル状態とし、順にそのドレイン２ａを経由してＤＵＴ２をイネーブル状態にする。トランジスタＭ１−Ｍ３およびＭ２−Ｍ４により形成されるトランスミッションゲート１９、２０は、ＣｊとＲｉがともにロウ（low）となった時だけアクティブ状態（すなわち導通状態）となる。この状態で、ＤＵＴ２は、イネーブル状態となり、ＤＭＬ２は、バルクコンタクトに、ＤＭＬ３はソースに、ＤＭＬ４はゲートに対応する。「ＤＭＬ１」で表わした入力は、演算増幅器１８を介してＤＵＴ２のドレインに結合される。この回路は、高利得、高入力インピーダンスを有するので、ＤＵＴ２のドレインが、入力ＤＭＬ１の電圧であることを確保することができる。ＣｊとＲｉの両方またはいずれかがハイ（high）の場合、トランスミッションゲート１９、２０は非アクティブ状態である。この状態で、ＤＵＴのドレインは、演算増幅器１８の、出力と非反転入力で、それぞれＤＭＬ１ａとＤＭＬ１ｂから切り離される。演算増幅器１８は、低オフセット電圧、低ノイズ特性、高利得、高入力抵抗も有する。このイネーブル回路に関して、ＤＵＴ２はそのゲート経由でイネーブル状態とされる。図６において、トランジスタＭ７−Ｍ５により形成されるトランスミッションゲート２１は、ＣｊとＲｉが共にロウ（low）でアクティブ状態であるときにのみ導通する。この条件下でのトランジスタＭ６は、オフに引き込まれる。従って、ゲート入力ＤＭＬ４はアクティブ状態になる。ＣｊとＲｉの両方、またはいずれかが共にハイ（high）の場合、トランスミッションゲートは非アクティブ状態であり、トランジスタＭ６は、ＤＵＴ２のゲートをグランドレベルに引き込む。この状態で、ＤＵＴ２はディスエーブル状態である。図７において、イネーブル回路は、以下を除いて図６と類似している。すなわち、 (i) ＤＭＬ１は２本のラインを有し、１本はドレイン電圧のモニタ用（高インピーダンスライン）で、もう１本は電流を供給する（低インピーダンスライン）。 (ii) ＤＵＴのソースには、試験チップのＶＳＳライン（すなわち、グランドライン）が使用される。ＮＭＯＳトランジスタに関して説明を行なったが、本発明は、ＰＭＯＳトランジスタ、バイポーラトランジスタ、あるいはひとつのチップ上のこれらあらゆるタイプのトランジスタ（ＮＭＯＳ、ＰＭＯＳ、バイポーラ）にも適用できる。必要であれば、安定性、精度向上のため、または入力／出力に関する理由のために別のコンポーネントを追加してもよい。既に示した構成と異なる構成も、もちろん使用することができる。このチップは、回路シミュレータに接続して、シミュレーション（つまり実時間抽出）中に重要な直流パラメータを抽出したり、半導体プロセスの歩留りを解析する半導体プロセスの評価用に使用できる。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９６年１０月４日【補正内容】特許法第１８４条の４第１項の規定により提出された明細書の翻訳文の第１頁第３行〜第２頁第１４行目に「ウエハ上にスイッチングマトリックスを持つ・・・別のレイアウトを有してもよい。」とあるのを以下の文に差し替える。］ウエハ上にスイッチングマトリクスを持つ半導体試験チップ本発明は集積回路に関し、詳細には半導体試験チップに関する。試験チップの設計に対する現在のアプローチ、たとえば直流素子のパラメータ計測を目的とするアプローチは、チップ上の様々なすべての試験素子の端子用に与えられるコンタクトパッドを提供することである。従って、コンタクトパッドの数は試験素子の数に比例する。さらに、１個の素子にアクセスするためには、外部スイッチマトリクスコントローラを使用して正しいパッドにアクセスしなければならない。その結果、回路は複雑になり、収容し得る素子の数は、コンタクトパッドの物理的な大きさにより制限される。 EP 01/4236 は、行と列の配線を持つマトリクスで編成された複数のゲートセルを備え、試験を望む能動半導体素子を識別する指示に応答して任意のゲートセルの試験を可能としている。る半導体試験チップを開示している。さらに、素子は行と列の読み出し配線マトリクスを有している。この編成は、データライン関するデコーダを必要とし、加えて各素子に対しては２本のデータラインを提供するだけである。本発明によれば、個別に試験されることが可能な能動半導体素子のマトリクスを備え、各能動半導体素子はｎ個の複数端子を有し、ここでｎは２を超える整数であり；外部試験回路へ接続するための一群のｎ本の素子計測ラインと；試験を望む前記能動半導体素子を識別する指示を受ける入力手段と；前記チップ内に合体される行デコーダおよび列デコーダを備えたデコーダ手段と、を備え、前記行デコーダと列デコーダの各々は、前記マトリクスの行および列に対応するイネーブルラインをそれぞれ有し、前記行デコーダと列デコーダは、受けた前記指示に従って、対応するイネーブルラインをアクティブ状態にすることにより、試験を望む前記能動半導体素子の行と列をそれぞれ識別する、半導体試験チップが提供される。本発明により、（ｎ−１）本の素子計測ラインは、能動半導体素子上の端子に常設的に接続され、残りの１本の素子計測ラインは、各能動半導体素子に関連するスイッチ手段を介して、各能動半導体素子の残りの端子に接続される。各能動半導体素子に関連する論理ゲートは、その能動半導体素子の行と列に対応するイネーブルラインを入力で受ける。論理ゲートは、その入力に接続されるイネーブルラインのイネーブル状態（enablement）に応答しその関連する能動半導体素子のスイッチ手段をアクティブ状態にし、その関連する能動半導体素子の残りの端子を、素子の残りの計測ラインに接続して、それにより関連する能動半導体素子をアクティブ状態にする。上記構成において、スイッチマトリクスコントローラはもはや必要ではなく、コンタクトパッド数は、試験素子数の２を底とする対数に比例することになる（すなわち、チップの同一面積上にもっと多くの試験素子を配置できる）。さらに、この新しい構成では、始めのセットアップ時間および試験時間が短縮される。本発明の特に有利な局面は、１個だけの素子の端子をイネーブル状態とすることがアドレス構成上可能であるという点である。その結果、その特定の素子の直流特性が抽出可能となる。本構成において、半導体素子、たとえばＮＭＯＳトランジスタのマトリクスは、直流パラメータの抽出のために、そのアクセス制御回路（access controlling circuitry）に加えて、ひとつのチップ上に配置される。マトリクス内のこの素子は、抽出要件に応じて別のレイアウトを有してもよい。特許法第１８４条の４第１項の規定により提出された明細書の翻訳文の第３頁第２２行〜第５頁第１７行目に「動作においては、デコーダ７、８の・・・（すなわち、グランドライン）が使用される。」とあるのを以下の文に差し替える。］動作において、デコーダ７、８の入力１２、１３に指示ワードが与えられ、ライン１０、１１の中の適切なラインＲｉ、Ｃｊがイネーブル状態となる。図４に示すように、これらはイネーブル回路１４をイネーブル状態にし、ＤＵＴ２をＤＭＬ１５に接続する。「ＥＣ」(enable chip)で表わしたラインは、チップがマトリクスにアクセスできるようにするために用いられる。ＤＵＴは、たとえばＭＯＳトランジスタであってもよく、その場合、ＤＭＬは、ソース、ケート、バルク(もしくは基板)、ドレインを含む。図４において、イネーブル回路がラインＣｊおよびＲｉによりアクティブ状態にされると、イネーブル回路はオンとなり、ＤＭＬライン１５を介して素子特性を抽出できる。図５から図７は、各マトリクスエレメント中のイネーブル回路をさらに詳細に示す。図５において、ＤＵＴ２はＭＯＳトランジスタを備えており、このＭＯＳトランジスタは、ＤＭＬラインＤＭＬ２、ＤＭＬ３、ＤＭＬ４に接続されるバルク( 基板)、ソース、ゲートコンタクトを有する。ＤＵＴ２のドレインは、トランスミッションゲート１９、２０に接続される。ラインＣｊ、Ｒｉは、ＮＯＲゲート１７に接続される。入力ラインＤＭＬ１は演算増幅器１８の非反転入力１８ａを介してトランスミッションゲート１９に接続され、演算増幅器１８は、チップに内蔵されていても、チップの外部にあってもよい。トランスミッションゲート２０は、演算増幅器１８の反転入力１８ｂに接続される。動作において、ラインＣｊ、Ｒｉがアクティブになると、ＮＯＲゲート１７をイネーブル状態とし、順にそのドレイン２ａを経由してＤＵＴ２をイネーブル状態にする。トランジスタＭ１−Ｍ３およびＭ２−Ｍ４により形成されるトランスミッションゲート１９、２０は、ＣｊとＲｉがともにロウ（low）となった時だけアクティブ状態（すなわち導通状態）となる。この状態で、ＤＵＴ２は、イネーブル状態となり、ＤＭＬ２は、バルクコンタクトに、ＤＭＬ３はソースに、ＤＭＬ４はゲートに対応する。「ＤＭＬ１」で表わした入力は、演算増幅器１８を介してＤＵＴ２のドレインに結合される。この回路は、高利得、高入力インピーダンスを有するので、ＤＵＴ２のドレインが、入力ＤＭＬ１の電圧であることを確保することができる。ＣｊとＲｉの両方またはいずれかがハイ（high）の場合、トランスミッションゲート１９、２０は非アクティブ状態である。この状態で、ＤＵＴのドレインは、演算増幅器１８の、出力と非反転入力で、それぞれＤＭＬ１ａとＤＭＬ１ｂから切り離される。演算増幅器１８は、低オフセット電圧、低ノイズ特性、高利得、高入力抵抗も有する。このイネーブル回路に関して、ＤＵＴ２はそのゲート経由でイネーブル状態とされる。図６において、トランジスタＭ７−Ｍ５により形成されるトランスミッションゲート２１は、ＣｊとＲｉが共にロウ（low）でアクティブ状態であるときにのみ導通する。この条件下でのトランジスタＭ６は、オフに引き込まれる。従って、ゲート入力ＤＭＬ４はアクティブ状態になる。ＣｊとＲｉの両方、またはいずれかが共にハイ（high）の場合、トランスミッションゲートは非アクティブ状態であり、トランジスタＭ６は、ＤＵＴ２のゲートをグランドレベルに引き込む。この状態で、ＤＵＴ２はディスエーブル状態である。図７において、イネーブル回路は、以下を除いて図６と類似している。すなわち (i) ＤＭＬ１は２本のラインを有し、１本はドレイン電圧のモニタ用（高インピーダンスライン）で、もう１本は電流を供給する(低インピーダンスライン)。 (ii) ＤＵＴのソースには、試験チップのＶＳＳライン（すなわち、グランドライン）が使用される。１．半導体試験チップであって、個別に試験されることが可能な能動半導体素子のマトリクスであって、各能動半導体素子はｎ個の複数の端子を有し、ここでｎは２を超える整数であり；外部にある試験回路へ接続するための一群のｎ本の素子計測ラインと；試験を望む前記能動半導体素子を識別する指示を受ける入力手段と；前記チップに合体される(i ncorporaed)行デコーダおよび列デコーダを備えるデコーダ手段であって、前記行デコーダおよび列デコーダの各々は、前記マトリクスの行および列に対応するイネーブルラインをそれぞれ有し、前記行デコーダおよび列デコーダは前記受けた指示に従って対応するイネーブルラインをアクティブ状態にすることによって試験を望む前記能動半導体素子の行と列をそれぞれ識別し、を備え、前記素子測定ラインのうち（ｎ−１）本は、前記能動半導体素子上の端子へ常設的に接続され、前記素子測定ラインの残りの１本は、前記能動半導体素子のそれぞれに関連するスイッチ手段を介して、前記各能動半導体素子の残りの端子に接続される、ことを特徴とし、論理ゲートは、前記能動半導体素子のそれぞれに関連づけられ、前記論理ゲートはその能動半導体素子の行と列に対応する前記イネーブルラインをその入力で受け、前記論理ゲートは、その入力に接続されるイネーブルラインをイネーブル状態（enablement）にすることに応答してその関連する能動半導体素子のスイッチ手段をアクティブ状態にし、関連する能動半導体素子の残りの端子を残りの素子計測ラインに接続して、それにより関連する能動半導体素子をアクティブ状態にする、ことを特徴とする半導体試験チップ。２．前記スイッチ手段が、少なくとも１個のトランスミッションゲートを備える、ことを特徴とする請求項１に記載の半導体試験チップ。３．前記論理ゲートがＮＯＲゲートであり、前記各能動半導体素子がＭＯＳＦＥＴであり、前記スイッチ手段が前記ＭＯＳＦＥＴのドレインに接続された第１のトランスミッションゲートである、ことを特徴とする請求項１に記載の半導体試験チップ。４．各能動半導体素子に関して、前記残りの素子計測ラインに接続された第１入力、第２トランスミッションゲートを介し前記ＭＯＳＦＥＴのドレインに接続された第２入力、前記第１トランスミッションゲートに接続された出力、を有する演算増幅器を更に備え、前記論理回路は前記各能動半導体素子の両方の前記トランスミッションゲートを制御する、請求項３に記載の半導体試験チップ。５．前記素子計測ラインのうちの３本が前記各ＭＯＳＦＥＴのソース、ドレイン、および基板へそれぞれ常設的に接続され、残りの素子計測ラインが前記トランスミッションゲートを介して、前記各ＭＯＳＦＥＴのゲートに接続されている、ことを特徴とする請求項２に記載の半導体試験チップ。６．前記論理ゲートはトランジスタも制御し、それの関連する半導体能動素子をイネーブル状態（enable）およびディスエーブル状態（disable）とする、ことを特徴とする請求項５に記載の半導体試験チップ。７．前記各能動半導体素子はＭＯＳＦＥＴであり、前記論理ゲートは、前記論理ゲートが前記関連するスイッチ手段をアクティブ状態にするとき、前記ＭＯＳＦＥＴをイネーブル状態にするために前記ＭＯＳＦＥＴのゲートに接続されたトランジスタの制御も行なう、ことを特徴とする請求項２に記載の半導体試験チップ。８．前記（ｎ−１）本の素子計測ラインのうちの２本は、１本が低インピーダンスを示し、もう１本が高インピーダンスを示し、いずれも前記各ＭＯＳＦＥＴの同じ端子に常設的に接続されている、ことを特徴とする請求項７に記載の半導体試験チップ。９．前記（ｎ−１）本の素子計測ラインのうちの前記２本は、前記各ＭＯＳＦＥＴのドレインに接続されている、ことを特徴とする請求項８に記載の半導体試験チップ。【図２】【手続補正書】特許法第１８４条の８第１項【提出日】１９９６年１０月３０日【補正内容】【図３】【図４】【図５】

Claims

【特許請求の範囲】１．半導体試験チップであって、ａ）個別に試験されることが可能な能動半導体素子のマトリクスであって、各能動半導体素子はｎ個の複数の端子を有し、ここでｎは２を超える整数であり；ｂ）外部にある試験回路へ接続するための一群のｎ本の素子計測ラインであって、前記素子計測ラインのうちの（ｎ−１）本は前記能動半導体素子上の端子へ常設的に接続され、前記素子計測ラインの残りの１本は前記各能動半導体素子に関連するスイッチ手段を介して前記各能動半導体素子の残りの端子に接続され；ｃ）試験を望む前記能動半導体素子を識別する指示を受ける入力手段と；ｄ）前記チップに合体される（incorporated）行デコーダおよび列デコーダを備えるデコーダ手段であって、前記行デコーダおよび列デコーダの各々は、前記マトリクスの行および列に対応するイネーブルラインをそれぞれ有し、前記行デコーダおよび列デコーダは、受けた前記指示に従って、対応するイネーブルラインをアクティブ状態にすることによって、試験を望む前記能動半導体素子の行および列をそれぞれ識別し；ｅ）前記能動半導体素子のそれぞれに関連づけられると共に、その能動半導体素子の行および列に対応する前記イネーブルラインをその入力で受ける論理ゲートであって、前記論理ゲートは、その入力に接続されたイネーブルラインのイネーブル状態（enablement）に応答して、その関連する能動半導体素子のスイッチ手段をアクティブ状態にし、その関連する能動半導体素子の残りの端子を残りの素子計測ラインに接続して、それにより前記関連する能動半導体素子をアクティブ状態にする、半導体試験チップ。２．前記スイッチ手段が、少なくとも１個のトランスミッションゲートを備える、ことを特徴とする請求項１に記載の半導体試験チップ。３．前記論理ゲートが、ＮＯＲゲートであり、前記各能動半導体素子がＭＯＳＦＥＴであり、前記スイッチ手段が前記ＭＯＳＦＥＴのドレインに接続されたトランスミッションゲートである、ことを特徴とする請求項１に記載の半導体試験チップ。４．さらに、各能動半導体素子に関して、前記残りの素子計測ラインに接続された第１入力、第２トランスミッションゲートを介し前記ＭＯＳＦＥＴのドレインに接続された第２入力、前記第１に述べたトランスミッションゲートに接続された出力、を有する演算増幅器を更に備え、前記論理回路は前記各能動半導体素子の両方の前記トランスミッションゲートを制御する、請求項３に記載の半導体試験チップ。５．前記（ｎ−１）本の素子計測ラインが前記各ＭＯＳＦＥＴのソース、ドレイン、および基板へそれぞれ常設的に接続され、残りの素子計測ラインが前記トランスミッションゲートを介して前記各ＭＯＳＦＥＴのゲートに接続されている、ことを特徴とする請求項２に記載の半導体試験チップ。６．前記論理ゲートがトランジスタも制御し、それの関連する半導体能動素子をイネーブル状態（enable）およびディスエーブル状態（disable）とする、ことを特徴とする請求項５に記載の半導体試験チップ。７．前記各能動半導体素子がＭＯＳＦＥＴであり、前記論理ゲートは前記論理ゲートが前記関連するスイッチ手段をアクティブ状態にすると、前記ＭＯＳＦＥＴをイネーブル状態にするために、前記ＭＯＳＦＥＴのゲートに接続されたトランジスタの制御も行なう、ことを特徴とする請求項２に記載の半導体試験チップ。８．前記（ｎ−１）本の素子計測ラインのうちの２本は、１本が低インピーダンスであり、もう１本が高インピーダンスであり、いずれも前記各ＭＯＳＦＥＴの同じ端子に常設的に接続されている、ことを特徴とする請求項７に記載の半導体試験チップ。９．前記（ｎ−１）本の素子計測ラインのうちの前記２本は、前記ＭＯＳＦＥＴのドレインに接続されている、ことを特徴とする請求項８に記載の半導体試験チップ。