JPH07128396A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07128396A JPH07128396A JP5272171A JP27217193A JPH07128396A JP H07128396 A JPH07128396 A JP H07128396A JP 5272171 A JP5272171 A JP 5272171A JP 27217193 A JP27217193 A JP 27217193A JP H07128396 A JPH07128396 A JP H07128396A
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
- G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
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- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】
【目的】ゲートリーク試験用治具を必要とせずに、ＬＳ
Ｉの入力バッファ回路のゲートリーク電流を短時間で容
易に測定し得るＬＳＩを提供する。 【構成】複数個の信号入力端子１１１〜１１ｎと、この
複数個の信号入力端子に対応して各入力ノードが接続さ
れ、各入力ノードにゲートが接続されたＭＯＳトランジ
スタを有する複数個の入力バッファ回路１２１〜１２ｎ
と、この複数個の入力バッファ回路の各入力ノード間を
短絡し得るように挿入された複数個のスイッチ回路１４
と、この複数個のスイッチ回路をスイッチ制御するため
のテストモード切換信号が与えられ、このテストモード
切換信号に基づいて複数個のスイッチ回路をそれぞれオ
フ状態あるいはそれぞれオン状態に制御する制御回路１
６１、１６２とを具備することを特徴とする。
Ｉの入力バッファ回路のゲートリーク電流を短時間で容
易に測定し得るＬＳＩを提供する。 【構成】複数個の信号入力端子１１１〜１１ｎと、この
複数個の信号入力端子に対応して各入力ノードが接続さ
れ、各入力ノードにゲートが接続されたＭＯＳトランジ
スタを有する複数個の入力バッファ回路１２１〜１２ｎ
と、この複数個の入力バッファ回路の各入力ノード間を
短絡し得るように挿入された複数個のスイッチ回路１４
と、この複数個のスイッチ回路をスイッチ制御するため
のテストモード切換信号が与えられ、このテストモード
切換信号に基づいて複数個のスイッチ回路をそれぞれオ
フ状態あるいはそれぞれオン状態に制御する制御回路１
６１、１６２とを具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、特に大規模集積回路（ＬＳＩ）における入力バッフ
ァ回路のゲートリーク試験機能を行うためのテスト回路
に関する。
り、特に大規模集積回路（ＬＳＩ）における入力バッフ
ァ回路のゲートリーク試験機能を行うためのテスト回路
に関する。
【０００２】
【従来の技術】ＬＳＩのＤＣ試験の１つとして、ＬＳＩ
の入力バッファ回路のＭＯＳトランジスタのゲートリー
ク電流量の測定を行っている。このゲートリーク試験を
行う方法の１つとして、ＬＳＩの各入力ピン毎にＬＳＩ
テスタより“Ｈ”レベルあるいは“Ｌ”レベルに設定
し、この状態での入力バッファ回路毎のゲートリーク電
流を測定している。
の入力バッファ回路のＭＯＳトランジスタのゲートリー
ク電流量の測定を行っている。このゲートリーク試験を
行う方法の１つとして、ＬＳＩの各入力ピン毎にＬＳＩ
テスタより“Ｈ”レベルあるいは“Ｌ”レベルに設定
し、この状態での入力バッファ回路毎のゲートリーク電
流を測定している。
【０００３】しかし、この方法は、各入力ピン毎に測定
条件を設定して測定を行うので、ＬＳＩのピン数の増大
に伴い、測定時間が増加する。また、近年のＬＳＩの微
細化加工技術の進歩により高集積化が進み、ＬＳＩの入
／出力ピンに接続されている双方向バッファ回路の入／
出力制御を行うために膨大なテストパターンが必要にな
り、このことも測定時間の増加を招いている。
条件を設定して測定を行うので、ＬＳＩのピン数の増大
に伴い、測定時間が増加する。また、近年のＬＳＩの微
細化加工技術の進歩により高集積化が進み、ＬＳＩの入
／出力ピンに接続されている双方向バッファ回路の入／
出力制御を行うために膨大なテストパターンが必要にな
り、このことも測定時間の増加を招いている。
【０００４】前記ゲートリーク試験を行う方法の他の例
として、ＬＳＩの各入力ピンをＬＳＩ外部で短絡状態に
設定し得るゲートリーク試験用治具を用い、各ピンを短
絡した状態でＬＳＩの全入力ピンにＬＳＩテスタより
“Ｈ”レベルあるいは“Ｌ”レベルを印加し、全入力バ
ッファ回路のゲートリーク電流を一度に測定するジャイ
アントリークテストが行われる。
として、ＬＳＩの各入力ピンをＬＳＩ外部で短絡状態に
設定し得るゲートリーク試験用治具を用い、各ピンを短
絡した状態でＬＳＩの全入力ピンにＬＳＩテスタより
“Ｈ”レベルあるいは“Ｌ”レベルを印加し、全入力バ
ッファ回路のゲートリーク電流を一度に測定するジャイ
アントリークテストが行われる。
【０００５】しかし、この方法は、ＬＳＩの品種毎にゲ
ートリーク試験用治具を準備する必要があり、ＬＳＩの
検査コストや開発期間の増大を招く。また、ＬＳＩの入
力ピンとして、入力負荷抵抗が接続されているものとそ
うでないものとが混在している場合には、前記したよう
なゲートリーク試験用治具の修正が必要となり、ＬＳＩ
の全入力ピンに対して一度に測定することができず、複
数回に分けて測定する必要が生じ、このことも開発期間
の増大を招いている。
ートリーク試験用治具を準備する必要があり、ＬＳＩの
検査コストや開発期間の増大を招く。また、ＬＳＩの入
力ピンとして、入力負荷抵抗が接続されているものとそ
うでないものとが混在している場合には、前記したよう
なゲートリーク試験用治具の修正が必要となり、ＬＳＩ
の全入力ピンに対して一度に測定することができず、複
数回に分けて測定する必要が生じ、このことも開発期間
の増大を招いている。
【０００６】一方、ＤＲＡＭなどのＬＳＩにおいては、
機能試験を行うためのテスト回路をＬＳＩに内蔵するこ
とにより、ＬＳＩテスターの簡素化を図る技術が知られ
ており、これに準じてＬＳＩのゲートリーク試験を行う
ためのテスト回路をＬＳＩに内蔵することが考えられる
が、ＬＳＩの入力回路部に固有の各種の問題点を解決
し、適切な回路構成を工夫する必要がある。
機能試験を行うためのテスト回路をＬＳＩに内蔵するこ
とにより、ＬＳＩテスターの簡素化を図る技術が知られ
ており、これに準じてＬＳＩのゲートリーク試験を行う
ためのテスト回路をＬＳＩに内蔵することが考えられる
が、ＬＳＩの入力回路部に固有の各種の問題点を解決
し、適切な回路構成を工夫する必要がある。
【０００７】
【発明が解決しようとする課題】上記したように従来の
半導体集積回路は、ＬＳＩの複数の入力バッファ回路の
ゲートリーク電流を同時に測定する場合に、ＬＳＩの品
種毎にゲートリーク試験用治具を準備する必要があり、
ＬＳＩの検査コストや開発期間の増大を招くという問題
があった。
半導体集積回路は、ＬＳＩの複数の入力バッファ回路の
ゲートリーク電流を同時に測定する場合に、ＬＳＩの品
種毎にゲートリーク試験用治具を準備する必要があり、
ＬＳＩの検査コストや開発期間の増大を招くという問題
があった。
【０００８】本発明は上記の問題点を解決すべくなされ
たもので、ゲートリーク試験用治具を必要とせずに、Ｌ
ＳＩの入力バッファ回路のゲートリーク電流を短時間で
容易に測定し得る半導体集積回路を提供することを目的
とする。
たもので、ゲートリーク試験用治具を必要とせずに、Ｌ
ＳＩの入力バッファ回路のゲートリーク電流を短時間で
容易に測定し得る半導体集積回路を提供することを目的
とする。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、複数個の信号入力端子と、この複数個の信号入力端
子に対応して各入力ノードが接続され、上記各入力ノー
ドにゲートが接続されたＭＯＳトランジスタを有する複
数個の入力バッファ回路と、この複数個の入力バッファ
回路の各入力ノード間を短絡し得るように挿入された複
数個のスイッチ回路と、この複数個のスイッチ回路をス
イッチ制御するためのテストモード切換信号が与えら
れ、このテストモード切換信号に基づいて前記複数個の
スイッチ回路をそれぞれオフ状態あるいはそれぞれオン
状態に制御する制御回路とを具備することを特徴とす
る。
は、複数個の信号入力端子と、この複数個の信号入力端
子に対応して各入力ノードが接続され、上記各入力ノー
ドにゲートが接続されたＭＯＳトランジスタを有する複
数個の入力バッファ回路と、この複数個の入力バッファ
回路の各入力ノード間を短絡し得るように挿入された複
数個のスイッチ回路と、この複数個のスイッチ回路をス
イッチ制御するためのテストモード切換信号が与えら
れ、このテストモード切換信号に基づいて前記複数個の
スイッチ回路をそれぞれオフ状態あるいはそれぞれオン
状態に制御する制御回路とを具備することを特徴とす
る。
【００１０】
【作用】通常動作時には、テストモード切換信号に基づ
いて各スイッチ回路をそれぞれオフ状態に制御すること
により、各入力バッファ回路の動作が可能になる。ゲー
トリーク電流試験時には、テストモード切換信号に基づ
いて各スイッチ回路をそれぞれオン状態に制御すること
により、複数の入力バッファ回路の各入力ノード相互が
短絡状態になるので、ＬＳＩの入力バッファ回路のゲー
トリーク電流を短時間で測定することが可能になる。
いて各スイッチ回路をそれぞれオフ状態に制御すること
により、各入力バッファ回路の動作が可能になる。ゲー
トリーク電流試験時には、テストモード切換信号に基づ
いて各スイッチ回路をそれぞれオン状態に制御すること
により、複数の入力バッファ回路の各入力ノード相互が
短絡状態になるので、ＬＳＩの入力バッファ回路のゲー
トリーク電流を短時間で測定することが可能になる。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明のＬＳＩにおける入力回路
部の第１実施例を示している。このＬＳＩにおいて、１
１１〜１１ｎは複数個の信号入力ピン、１２１〜１２ｎ
は上記複数個の信号入力ピンに対応して接続されている
複数個の入力バッファ回路であり、それぞれ例えばＣＭ
ＯＳインバータ回路１３が二段接続されており、その出
力ノードはＬＳＩ内部回路に接続されている。
に説明する。図１は、本発明のＬＳＩにおける入力回路
部の第１実施例を示している。このＬＳＩにおいて、１
１１〜１１ｎは複数個の信号入力ピン、１２１〜１２ｎ
は上記複数個の信号入力ピンに対応して接続されている
複数個の入力バッファ回路であり、それぞれ例えばＣＭ
ＯＳインバータ回路１３が二段接続されており、その出
力ノードはＬＳＩ内部回路に接続されている。
【００１２】１４…は前記複数個の入力バッファ回路１
２１〜１２ｎの各入力ノード間を短絡し得るように挿入
された複数個のスイッチ回路である。本例では、任意の
１個の入力バッファ回路の入力ノードと別の１個の入力
バッファ回路の入力ノードとの間に１個づつ例えばＣＭ
ＯＳトランスファゲート回路が接続され、入力バッファ
回路１２１〜１２ｎの各入力ノード間を順次接続する
（全体としてリング状に接続する）ように構成されてい
る。
２１〜１２ｎの各入力ノード間を短絡し得るように挿入
された複数個のスイッチ回路である。本例では、任意の
１個の入力バッファ回路の入力ノードと別の１個の入力
バッファ回路の入力ノードとの間に１個づつ例えばＣＭ
ＯＳトランスファゲート回路が接続され、入力バッファ
回路１２１〜１２ｎの各入力ノード間を順次接続する
（全体としてリング状に接続する）ように構成されてい
る。
【００１３】１５はテストモード切換信号が外部から入
力する１個の制御ピンであり、この制御ピン１５からテ
ストモード切換信号が与えられ、このテストモード切換
信号に基づいて前記複数個のＣＭＯＳトランスファゲー
ト１４…をそれぞれオフ状態あるいはそれぞれオン状態
に制御する制御回路が設けられている。
力する１個の制御ピンであり、この制御ピン１５からテ
ストモード切換信号が与えられ、このテストモード切換
信号に基づいて前記複数個のＣＭＯＳトランスファゲー
ト１４…をそれぞれオフ状態あるいはそれぞれオン状態
に制御する制御回路が設けられている。
【００１４】この制御回路は、前記制御ピン１５からの
テストモード切換信号入力を受け、その出力信号を前記
各ＣＭＯＳトランスファゲート回路１４…のＮＭＯＳト
ランジスタＴＮのゲートに供給するバッファ回路１６１
と、前記各ＣＭＯＳトランスファゲート回路１４…に対
応して設けられ、それぞれ上記バッファ回路１６１の出
力信号を受けて反転し、それぞれの出力信号を対応して
前記各ＣＭＯＳトランスファゲート回路１４…のＰＭＯ
ＳトランジスタＴＰのゲートに供給する複数個のインバ
ータ回路１６２…と、前記制御ピン１５と接地電位（Ｇ
ＮＤ）ノードとの間に接続されたプルダウン用の抵抗素
子Ｒとを有する。
テストモード切換信号入力を受け、その出力信号を前記
各ＣＭＯＳトランスファゲート回路１４…のＮＭＯＳト
ランジスタＴＮのゲートに供給するバッファ回路１６１
と、前記各ＣＭＯＳトランスファゲート回路１４…に対
応して設けられ、それぞれ上記バッファ回路１６１の出
力信号を受けて反転し、それぞれの出力信号を対応して
前記各ＣＭＯＳトランスファゲート回路１４…のＰＭＯ
ＳトランジスタＴＰのゲートに供給する複数個のインバ
ータ回路１６２…と、前記制御ピン１５と接地電位（Ｇ
ＮＤ）ノードとの間に接続されたプルダウン用の抵抗素
子Ｒとを有する。
【００１５】上記制御ピン１５、制御回路および前記複
数個のＣＭＯＳトランスファゲート回路１４…は、ゲー
トリーク電流試験回路１７を形成している。上記実施例
のＬＳＩにおいて、通常動作時には、ＬＳＩ内の回路に
電源電圧ＶDDおよび接地電位ＧＮＤが与えられた状態
で、テストモード切換信号が“Ｌ”レベルに設定され、
バッファ回路１６１の出力レベル“Ｌ”およびインバー
タ回路１６２…の出力レベル“Ｈ”に基づいて各ＣＭＯ
Ｓトランスファゲート回路１４…がそれぞれオフ状態に
制御される。これにより、各入力バッファ回路１２１〜
１２ｎが動作可能状態になる。
数個のＣＭＯＳトランスファゲート回路１４…は、ゲー
トリーク電流試験回路１７を形成している。上記実施例
のＬＳＩにおいて、通常動作時には、ＬＳＩ内の回路に
電源電圧ＶDDおよび接地電位ＧＮＤが与えられた状態
で、テストモード切換信号が“Ｌ”レベルに設定され、
バッファ回路１６１の出力レベル“Ｌ”およびインバー
タ回路１６２…の出力レベル“Ｈ”に基づいて各ＣＭＯ
Ｓトランスファゲート回路１４…がそれぞれオフ状態に
制御される。これにより、各入力バッファ回路１２１〜
１２ｎが動作可能状態になる。
【００１６】これに対して、ゲートリーク電流試験時に
は、ＬＳＩ内の回路に電源電圧ＶDDおよび接地電位ＧＮ
Ｄが与えられた状態でテストモード切換信号が“Ｈ”レ
ベルに設定され、バッファ回路１６１の出力レベル
“Ｈ”およびインバータ回路１６２…の出力レベル
“Ｌ”に基づいて各ＣＭＯＳトランスファゲート回路１
４…がそれぞれオン状態に制御される。
は、ＬＳＩ内の回路に電源電圧ＶDDおよび接地電位ＧＮ
Ｄが与えられた状態でテストモード切換信号が“Ｈ”レ
ベルに設定され、バッファ回路１６１の出力レベル
“Ｈ”およびインバータ回路１６２…の出力レベル
“Ｌ”に基づいて各ＣＭＯＳトランスファゲート回路１
４…がそれぞれオン状態に制御される。
【００１７】これにより、各入力バッファ回路１２１〜
１２ｎの各入力ノード相互が短絡状態になるので、ＬＳ
Ｉの入力ピン１１１〜１１ｎのいずれか１つに外部のＬ
ＳＩテスターの端子を接続することにより、ＬＳＩの全
入力ピン１１１〜１１ｎに対して、同時にＤＣ入力を印
加してゲートリーク電流を一度に測定することが可能に
なる。
１２ｎの各入力ノード相互が短絡状態になるので、ＬＳ
Ｉの入力ピン１１１〜１１ｎのいずれか１つに外部のＬ
ＳＩテスターの端子を接続することにより、ＬＳＩの全
入力ピン１１１〜１１ｎに対して、同時にＤＣ入力を印
加してゲートリーク電流を一度に測定することが可能に
なる。
【００１８】この場合、正常なＬＳＩ（良品）では、各
入力バッファ回路１２１〜１２ｎの各ゲートリーク電流
が０Ａであり、若し、ゲートリーク電流が流れるＬＳＩ
があれば、それは不良品である。
入力バッファ回路１２１〜１２ｎの各ゲートリーク電流
が０Ａであり、若し、ゲートリーク電流が流れるＬＳＩ
があれば、それは不良品である。
【００１９】従って、ＬＳＩの各入力ピン毎に入力バッ
ファ回路毎のゲートリーク電流を測定する場合のように
各入力ピン毎に測定条件を設定する必要がなくなり、Ｌ
ＳＩのピン数が増大しても、測定時間は１ピン分の測定
時間で済む。
ファ回路毎のゲートリーク電流を測定する場合のように
各入力ピン毎に測定条件を設定する必要がなくなり、Ｌ
ＳＩのピン数が増大しても、測定時間は１ピン分の測定
時間で済む。
【００２０】ところで、ＬＳＩの各信号入力端子のうち
の少なくとも１個あるいは各入力バッファ回路の各入力
ノードのうちの少なくとも１つに、ゲートリーク電流試
験を行う際に支障を与えるおそれがある他の回路が接続
されている場合がある。この場合も本発明を適用できる
ように、ゲートリーク電流試験を行う際、他の回路がゲ
ートリーク電流試験に支障を与えないようにする必要が
ある。
の少なくとも１個あるいは各入力バッファ回路の各入力
ノードのうちの少なくとも１つに、ゲートリーク電流試
験を行う際に支障を与えるおそれがある他の回路が接続
されている場合がある。この場合も本発明を適用できる
ように、ゲートリーク電流試験を行う際、他の回路がゲ
ートリーク電流試験に支障を与えないようにする必要が
ある。
【００２１】従来、ゲートリーク電流試験を行う際に支
障となる他の回路が接続されている例として、代表的
に、信号入力ピンにプルアップ用あるいはプルダウン用
の抵抗素子が接続されている場合、信号入力ピンに双方
向バッファ回路の出力バッファ回路の出力ノードが接続
されている場合が挙げられる。
障となる他の回路が接続されている例として、代表的
に、信号入力ピンにプルアップ用あるいはプルダウン用
の抵抗素子が接続されている場合、信号入力ピンに双方
向バッファ回路の出力バッファ回路の出力ノードが接続
されている場合が挙げられる。
【００２２】さらに、入力バッファ回路の入力ノード・
出力ノード間に帰還回路が接続されている場合にも、こ
れらの回路がゲートリーク電流試験を行う際に支障とな
ることがある。
出力ノード間に帰還回路が接続されている場合にも、こ
れらの回路がゲートリーク電流試験を行う際に支障とな
ることがある。
【００２３】図２は、本発明のＬＳＩにおける入力回路
部の第２実施例を示している。このＬＳＩにおいては、
図１に示したＬＳＩと比べて、ある一部の入力バッファ
回路１２１の入力ノードと電源電位（ＶDD）ノードとの
間にＰＭＯＳトランジスタ２１からなる負荷抵抗素子が
接続され、他の一部の入力バッファ回路１２２の入力ノ
ードとＧＮＤノードとの間にＮＭＯＳトランジスタ２２
からなる負荷抵抗素子が接続されている点と、ゲートリ
ーク電流試験回路１７のバッファ回路１６１の出力信号
が上記ＰＭＯＳトランジスタ２１のゲートに供給され、
上記バッファ回路１６１の出力信号をインバータ回路２
３により反転させた信号が前記ＮＭＯＳトランジスタ２
２のゲートに供給されている点が異なり、その他は同じ
であるので、図１中と同一符号を付している。
部の第２実施例を示している。このＬＳＩにおいては、
図１に示したＬＳＩと比べて、ある一部の入力バッファ
回路１２１の入力ノードと電源電位（ＶDD）ノードとの
間にＰＭＯＳトランジスタ２１からなる負荷抵抗素子が
接続され、他の一部の入力バッファ回路１２２の入力ノ
ードとＧＮＤノードとの間にＮＭＯＳトランジスタ２２
からなる負荷抵抗素子が接続されている点と、ゲートリ
ーク電流試験回路１７のバッファ回路１６１の出力信号
が上記ＰＭＯＳトランジスタ２１のゲートに供給され、
上記バッファ回路１６１の出力信号をインバータ回路２
３により反転させた信号が前記ＮＭＯＳトランジスタ２
２のゲートに供給されている点が異なり、その他は同じ
であるので、図１中と同一符号を付している。
【００２４】このＬＳＩにおける動作は、基本的には図
１に示したＬＳＩと同様であるが、入力バッファ回路の
入力ノードに接続されている負荷抵抗素子用のＰＭＯＳ
トランジスタ２１およびＮＭＯＳトランジスタ２２の動
作状態が、ゲートリーク電流試験回路の各ＣＭＯＳトラ
ンスファゲート回路１４…のオン／オフ状態に逆対応し
て同期して制御される。
１に示したＬＳＩと同様であるが、入力バッファ回路の
入力ノードに接続されている負荷抵抗素子用のＰＭＯＳ
トランジスタ２１およびＮＭＯＳトランジスタ２２の動
作状態が、ゲートリーク電流試験回路の各ＣＭＯＳトラ
ンスファゲート回路１４…のオン／オフ状態に逆対応し
て同期して制御される。
【００２５】つまり、通常動作時（テストモード切換信
号が“Ｌ”レベル）には、バッファ回路１６１の出力レ
ベル“Ｌ”に基づいてＰＭＯＳトランジスタ２１がオン
状態に制御され、インバータ回路２３の出力レベル
“Ｈ”に基づいてＮＭＯＳトランジスタ２２がオン状態
に制御され、各入力バッファ回路の動作が可能になる。
号が“Ｌ”レベル）には、バッファ回路１６１の出力レ
ベル“Ｌ”に基づいてＰＭＯＳトランジスタ２１がオン
状態に制御され、インバータ回路２３の出力レベル
“Ｈ”に基づいてＮＭＯＳトランジスタ２２がオン状態
に制御され、各入力バッファ回路の動作が可能になる。
【００２６】また、ゲートリーク電流試験時（テストモ
ード切換信号が“Ｈ”レベル）には、バッファ回路１６
１の出力レベル“Ｈ”に基づいてＰＭＯＳトランジスタ
２１がオフ状態に制御され、インバータ回路２３の出力
レベル“Ｌ”に基づいてＮＭＯＳトランジスタ２２がオ
フ状態に制御され、ゲートリーク電流試験が可能にな
る。
ード切換信号が“Ｈ”レベル）には、バッファ回路１６
１の出力レベル“Ｈ”に基づいてＰＭＯＳトランジスタ
２１がオフ状態に制御され、インバータ回路２３の出力
レベル“Ｌ”に基づいてＮＭＯＳトランジスタ２２がオ
フ状態に制御され、ゲートリーク電流試験が可能にな
る。
【００２７】従って、図２に示したＬＳＩにおいては、
ＬＳＩの各入力ピンとして、入力負荷抵抗が接続されて
いるものとそうでないものとが混在している場合でも、
ＬＳＩの全入力ピン１１１〜１１ｎに対してゲートリー
ク電流を一度に測定することが可能になる。
ＬＳＩの各入力ピンとして、入力負荷抵抗が接続されて
いるものとそうでないものとが混在している場合でも、
ＬＳＩの全入力ピン１１１〜１１ｎに対してゲートリー
ク電流を一度に測定することが可能になる。
【００２８】また、従来はＬＳＩの各入力ピンをＬＳＩ
外部で短絡状態に設定し得るゲートリーク試験用治具を
用いる場合にＬＳＩの品種毎にゲートリーク試験用治具
を準備する必要があったことと比べて、その必要がなく
なり、ＬＳＩの検査コストの削減、ＬＳＩの開発期間の
短縮を図ることが可能になる。
外部で短絡状態に設定し得るゲートリーク試験用治具を
用いる場合にＬＳＩの品種毎にゲートリーク試験用治具
を準備する必要があったことと比べて、その必要がなく
なり、ＬＳＩの検査コストの削減、ＬＳＩの開発期間の
短縮を図ることが可能になる。
【００２９】図３は、図２に示したＬＳＩの入力バッフ
ァ回路の変形例として、例えば水晶振動子が外付けされ
る入力ピン１１３に接続されたＣＭＯＳインバータ回路
を用いた発振回路の帰還回路を制御する例を示してい
る。
ァ回路の変形例として、例えば水晶振動子が外付けされ
る入力ピン１１３に接続されたＣＭＯＳインバータ回路
を用いた発振回路の帰還回路を制御する例を示してい
る。
【００３０】この場合、初段のＣＭＯＳインバータ回路
３１の入力ノードと出力ノードとの間には帰還回路用の
ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３３
とが並列に挿入されており、通常動作時（テストモード
切換信号が“Ｌ”レベル）には、バッファ回路１６１の
出力レベル“Ｌ”に基づいてＰＭＯＳトランジスタ３２
がオン状態に制御され、インバータ回路３４の出力レベ
ル“Ｈ”に基づいてＮＭＯＳトランジスタ３３がオン状
態に制御されるものとする。そして、ゲートリーク電流
試験時には、バッファ回路１６１の出力レベル“Ｈ”に
基づいてＰＭＯＳトランジスタ３２がオフ状態に制御さ
れ、インバータ回路３４の出力レベル“Ｌ”に基づいて
ＮＭＯＳトランジスタ３３がオフ状態に制御されること
により、発振回路の初段のＣＭＯＳインバータ回路３１
に対するゲートリーク電流試験が可能になる。
３１の入力ノードと出力ノードとの間には帰還回路用の
ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３３
とが並列に挿入されており、通常動作時（テストモード
切換信号が“Ｌ”レベル）には、バッファ回路１６１の
出力レベル“Ｌ”に基づいてＰＭＯＳトランジスタ３２
がオン状態に制御され、インバータ回路３４の出力レベ
ル“Ｈ”に基づいてＮＭＯＳトランジスタ３３がオン状
態に制御されるものとする。そして、ゲートリーク電流
試験時には、バッファ回路１６１の出力レベル“Ｈ”に
基づいてＰＭＯＳトランジスタ３２がオフ状態に制御さ
れ、インバータ回路３４の出力レベル“Ｌ”に基づいて
ＮＭＯＳトランジスタ３３がオフ状態に制御されること
により、発振回路の初段のＣＭＯＳインバータ回路３１
に対するゲートリーク電流試験が可能になる。
【００３１】図４は、本発明のＬＳＩにおける入力回路
部の第３実施例を示している。このＬＳＩにおいては、
図１に示したＬＳＩと比べて、入力バッファ回路１２
１、１２２に対応して出力バッファ回路４２１、４２２
が接続された双方向バッファ回路が用いられ、この双方
向バッファ回路が信号入／出力ピン４１１、４１２に接
続されている点と、ゲートリーク電流試験回路における
ＣＭＯＳトランスファゲート回路１４のＰＭＯＳトラン
ジスタ制御用のインバータ回路１６２の出力信号が上記
双方向バッファ回路の出力バッファ回路４２１、４２２
の動作（活性／非活性）制御ノードに供給されている点
が異なり、その他は同じであるので、図１中と同一符号
を付している。
部の第３実施例を示している。このＬＳＩにおいては、
図１に示したＬＳＩと比べて、入力バッファ回路１２
１、１２２に対応して出力バッファ回路４２１、４２２
が接続された双方向バッファ回路が用いられ、この双方
向バッファ回路が信号入／出力ピン４１１、４１２に接
続されている点と、ゲートリーク電流試験回路における
ＣＭＯＳトランスファゲート回路１４のＰＭＯＳトラン
ジスタ制御用のインバータ回路１６２の出力信号が上記
双方向バッファ回路の出力バッファ回路４２１、４２２
の動作（活性／非活性）制御ノードに供給されている点
が異なり、その他は同じであるので、図１中と同一符号
を付している。
【００３２】このＬＳＩにおける動作は、基本的には図
１に示したＬＳＩと同様であるが、双方向バッファ回路
の出力バッファ回路４２１、４２２の活性／非活性状態
が、ゲートリーク電流試験回路の各ＣＭＯＳトランスフ
ァゲート回路１４…のオフ／オン状態に対応して同期し
て制御される。
１に示したＬＳＩと同様であるが、双方向バッファ回路
の出力バッファ回路４２１、４２２の活性／非活性状態
が、ゲートリーク電流試験回路の各ＣＭＯＳトランスフ
ァゲート回路１４…のオフ／オン状態に対応して同期し
て制御される。
【００３３】つまり、通常動作時（テストモード切換信
号が“Ｌ”レベル）には、インバータ回路１６２の出力
レベル“Ｈ”に基づいて出力バッファ回路４２１、４２
２が活性状態に制御され、各双方向バッファ回路の双方
向動作が可能になる。
号が“Ｌ”レベル）には、インバータ回路１６２の出力
レベル“Ｈ”に基づいて出力バッファ回路４２１、４２
２が活性状態に制御され、各双方向バッファ回路の双方
向動作が可能になる。
【００３４】また、ゲートリーク電流試験時（テストモ
ード切換信号が“Ｈ”レベル）には、インバータ回路１
６２の出力レベル“Ｌ”に基づいて出力バッファ回路４
２１、４２２が非活性状態に制御されるので、各双方向
バッファ回路は強制的に入力バッファ回路１２１、１２
２のみ動作が可能になり、ゲートリーク電流試験が可能
になる。
ード切換信号が“Ｈ”レベル）には、インバータ回路１
６２の出力レベル“Ｌ”に基づいて出力バッファ回路４
２１、４２２が非活性状態に制御されるので、各双方向
バッファ回路は強制的に入力バッファ回路１２１、１２
２のみ動作が可能になり、ゲートリーク電流試験が可能
になる。
【００３５】従って、図４に示したＬＳＩにおいては、
従来は双方向バッファ回路の入／出力制御を行うために
膨大なテストパターンが必要であったことと比べて、測
定時間の短縮、ＬＳＩの検査コストの削減、ＬＳＩの開
発期間の短縮を図ることが可能になる。
従来は双方向バッファ回路の入／出力制御を行うために
膨大なテストパターンが必要であったことと比べて、測
定時間の短縮、ＬＳＩの検査コストの削減、ＬＳＩの開
発期間の短縮を図ることが可能になる。
【００３６】なお、上記各実施例では、複数個のスイッ
チ回路をスイッチ制御するためのテストモード切換信号
が外部から制御ピンを経て入力したが、これに限らず、
少なくとも１個の外部ピンからの入力に基づいてＬＳＩ
内部でテストモード切換信号を生成するように変更して
もよい。
チ回路をスイッチ制御するためのテストモード切換信号
が外部から制御ピンを経て入力したが、これに限らず、
少なくとも１個の外部ピンからの入力に基づいてＬＳＩ
内部でテストモード切換信号を生成するように変更して
もよい。
【００３７】また、本発明に係るゲートリーク電流試験
回路の具体的構成は、上記各実施例に限らず、種々の変
形実施が可能である。また、本発明は、上記各実施例を
任意に組み合わせるように実施してもよく、信号入力端
子群を複数のブロックに分け、各ブロック単位で上記各
実施例のように実施してもよい。
回路の具体的構成は、上記各実施例に限らず、種々の変
形実施が可能である。また、本発明は、上記各実施例を
任意に組み合わせるように実施してもよく、信号入力端
子群を複数のブロックに分け、各ブロック単位で上記各
実施例のように実施してもよい。
【００３８】また、上記各実施例では、ＭＯＳ型ＬＳＩ
を示したが、本発明は、アナログ・デジタル混在型ＬＳ
ＩにおいてＭＯＳ型入力バッファ回路部のゲートリーク
電流試験を行う場合にも適用可能である。
を示したが、本発明は、アナログ・デジタル混在型ＬＳ
ＩにおいてＭＯＳ型入力バッファ回路部のゲートリーク
電流試験を行う場合にも適用可能である。
【００３９】また、上記各実施例では、パッケージング
終了後のＬＳＩを想定し、外部端子として外部ピンを示
したが、本発明はこれに限らず、外部端子として導電性
バンプを使用するようなＬＳＩや、外部端子として信号
入力パッドが相当するウエハープロセス終了後のＬＳＩ
チップ領域に対してゲートリーク電流試験を行う場合に
も適用可能である。
終了後のＬＳＩを想定し、外部端子として外部ピンを示
したが、本発明はこれに限らず、外部端子として導電性
バンプを使用するようなＬＳＩや、外部端子として信号
入力パッドが相当するウエハープロセス終了後のＬＳＩ
チップ領域に対してゲートリーク電流試験を行う場合に
も適用可能である。
【００４０】ウエハー状態でＬＳＩチップ領域のゲート
リーク電流試験を行う場合には、図５に示すように、各
入力バッファ回路の入力側に接続されている入力ゲート
を保護する（入力ピンからの静電入力を電源電位あるい
は接地電位に逃がして入力ゲートを静電破壊から防止す
る）ためのダイオードをゲートリーク電流試験で兼用す
るようにしてもよく、これにより、前記各実施例のよう
なゲートリーク電流試験用のスイッチ回路や制御回路の
付加を省略することが可能になる。
リーク電流試験を行う場合には、図５に示すように、各
入力バッファ回路の入力側に接続されている入力ゲート
を保護する（入力ピンからの静電入力を電源電位あるい
は接地電位に逃がして入力ゲートを静電破壊から防止す
る）ためのダイオードをゲートリーク電流試験で兼用す
るようにしてもよく、これにより、前記各実施例のよう
なゲートリーク電流試験用のスイッチ回路や制御回路の
付加を省略することが可能になる。
【００４１】即ち、第１のパッド５１と各入力バッファ
回路の入力ノードとの間にそれぞれ入力ゲート保護用と
してドレイン・ゲート・基板相互が接続されたＰＭＯＳ
トランジスタ５３を接続し、入力バッファ回路の入力ノ
ードと第２のパッド５２との間にそれぞれ入力ゲート保
護用としてドレイン・ゲート・基板相互が接続されたＮ
ＭＯＳトランジスタ５４を接続する。この場合、上記Ｐ
ＭＯＳトランジスタ５３のドレイン・基板領域を他の内
部回路の基板領域とは電気的に分離して形成しておき、
上記ＮＭＯＳトランジスタ５４のドレイン・基板領域を
他の内部回路の基板領域とは電気的に分離して形成して
おくものとする。
回路の入力ノードとの間にそれぞれ入力ゲート保護用と
してドレイン・ゲート・基板相互が接続されたＰＭＯＳ
トランジスタ５３を接続し、入力バッファ回路の入力ノ
ードと第２のパッド５２との間にそれぞれ入力ゲート保
護用としてドレイン・ゲート・基板相互が接続されたＮ
ＭＯＳトランジスタ５４を接続する。この場合、上記Ｐ
ＭＯＳトランジスタ５３のドレイン・基板領域を他の内
部回路の基板領域とは電気的に分離して形成しておき、
上記ＮＭＯＳトランジスタ５４のドレイン・基板領域を
他の内部回路の基板領域とは電気的に分離して形成して
おくものとする。
【００４２】そして、ウエハー状態でゲートリーク電流
試験を行う際には、第１のパッド５１を開放状態（フロ
ーティング）にし、第２のパッド５２に所要のＤＣ電圧
を印加することにより、各入力バッファ回路の入力側に
それぞれ接続されている入力ゲート保護用のＮＭＯＳト
ランジスタ５４のＰＮ接合および入力経路に直列に挿入
されている入力保護抵抗（図示せず）を介して各入力バ
ッファ回路の入力ノードに一斉にＤＣ入力を印加するこ
とが可能になる。
試験を行う際には、第１のパッド５１を開放状態（フロ
ーティング）にし、第２のパッド５２に所要のＤＣ電圧
を印加することにより、各入力バッファ回路の入力側に
それぞれ接続されている入力ゲート保護用のＮＭＯＳト
ランジスタ５４のＰＮ接合および入力経路に直列に挿入
されている入力保護抵抗（図示せず）を介して各入力バ
ッファ回路の入力ノードに一斉にＤＣ入力を印加するこ
とが可能になる。
【００４３】上記ゲートリーク電流試験以外の時には、
第１のパッド５１に電源電位ＶDD、第２のパッド５２に
接地電位ＧＮＤを印加することにより、ＰＭＯＳトラン
ジスタ５３およびＮＭＯＳトランジスタ５４によるゲー
ト保護動作が可能になる。
第１のパッド５１に電源電位ＶDD、第２のパッド５２に
接地電位ＧＮＤを印加することにより、ＰＭＯＳトラン
ジスタ５３およびＮＭＯＳトランジスタ５４によるゲー
ト保護動作が可能になる。
【００４４】なお、上記各パッド５１、５２に所要の電
位を印加する方法としては、ウエハー状態ではＬＳＩテ
スターのプローバーのプローブカードの針から印加し、
アセンブリ時には例えばボンディングワイヤにより上記
各パッドを電源用あるいは接地用の外部端子に接続すれ
ばよい。
位を印加する方法としては、ウエハー状態ではＬＳＩテ
スターのプローバーのプローブカードの針から印加し、
アセンブリ時には例えばボンディングワイヤにより上記
各パッドを電源用あるいは接地用の外部端子に接続すれ
ばよい。
【００４５】
【発明の効果】上述したように本発明によれば、ゲート
リーク試験用治具を必要とせずに、ＬＳＩの入力バッフ
ァ回路のゲートリーク電流を短時間で容易に測定し得る
半導体集積回路を実現することができる。
リーク試験用治具を必要とせずに、ＬＳＩの入力バッフ
ァ回路のゲートリーク電流を短時間で容易に測定し得る
半導体集積回路を実現することができる。
【図１】本発明の第１実施例に係るＬＳＩの入力回路部
を示す回路図。
を示す回路図。
【図２】本発明の第２実施例に係るＬＳＩの入力回路部
を示す回路図。
を示す回路図。
【図３】図２のＬＳＩの入力回路部の変形例を示す回路
図。
図。
【図４】本発明の第３実施例に係るＬＳＩの入力回路部
を示す回路図。
を示す回路図。
【図５】本発明の第４実施例に係るＬＳＩの入力回路部
を示す回路図。
を示す回路図。
【図６】従来のＬＳＩの入力回路部を示す回路図。
１１１〜１１ｎ…信号入力ピン、１２１〜１２ｎ…入力
バッファ回路、１３，２３，３１，３４…ＣＭＯＳイン
バータ回路、１４…スイッチ回路（ＣＭＯＳトランスフ
ァゲート回路）、１５…制御ピン、１６１…制御回路用
バッファ回路、１６２…制御回路用インバータ回路、１
７…ゲートリーク電流試験回路、４１１，４１２…信号
入／出力ピン、４２１，４２２…出力バッファ回路、２
１，３２，ＴＰ…ＰＭＯＳトランジスタ、２２，３３、
ＴＮ…ＮＭＯＳトランジスタ、Ｒ…抵抗素子。
バッファ回路、１３，２３，３１，３４…ＣＭＯＳイン
バータ回路、１４…スイッチ回路（ＣＭＯＳトランスフ
ァゲート回路）、１５…制御ピン、１６１…制御回路用
バッファ回路、１６２…制御回路用インバータ回路、１
７…ゲートリーク電流試験回路、４１１，４１２…信号
入／出力ピン、４２１，４２２…出力バッファ回路、２
１，３２，ＴＰ…ＰＭＯＳトランジスタ、２２，３３、
ＴＮ…ＮＭＯＳトランジスタ、Ｒ…抵抗素子。
Claims (2)
- 【請求項１】 複数個の信号入力端子と、 この複数個の信号入力端子に対応して各入力ノードが接
続され、上記各入力ノードにゲートが接続されたＭＯＳ
トランジスタを有する複数個の入力バッファ回路と、 この複数個の入力バッファ回路の各入力ノード間を短絡
し得るように挿入された複数個のスイッチ回路と、 この複数個のスイッチ回路をスイッチ制御するためのテ
ストモード切換信号が与えられ、このテストモード切換
信号に基づいて前記複数個のスイッチ回路をそれぞれオ
フ状態あるいはそれぞれオン状態に制御する制御回路と
を具備することを特徴とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 さらに、前記複数個の信号入力端子のうちの少なくとも
１個あるいは前記複数個の入力バッファ回路の各入力ノ
ードのうちの少なくとも１つに接続された所定の回路を
具備し、 前記入力バッファ回路のゲートリーク電流試験を行う
際、前記制御回路は、前記テストモード切換信号に基づ
いて前記複数個のスイッチ回路をそれぞれオン状態に制
御すると共に前記所定の回路が上記ゲートリーク電流試
験に支障を与えない状態に制御することを特徴とする半
導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27217193A JP3207639B2 (ja) | 1993-10-29 | 1993-10-29 | 半導体集積回路 |
| KR1019940027235A KR0147453B1 (ko) | 1993-10-29 | 1994-10-25 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27217193A JP3207639B2 (ja) | 1993-10-29 | 1993-10-29 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07128396A true JPH07128396A (ja) | 1995-05-19 |
| JP3207639B2 JP3207639B2 (ja) | 2001-09-10 |
Family
ID=17510067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27217193A Expired - Lifetime JP3207639B2 (ja) | 1993-10-29 | 1993-10-29 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3207639B2 (ja) |
| KR (1) | KR0147453B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002288998A (ja) * | 2001-03-27 | 2002-10-04 | Fujitsu Ltd | 半導体記憶装置 |
| KR100428792B1 (ko) * | 2002-04-30 | 2004-04-28 | 삼성전자주식회사 | 패드의 언더슈트 또는 오버슈트되는 입력 전압에 안정적인전압 측정장치 |
-
1993
- 1993-10-29 JP JP27217193A patent/JP3207639B2/ja not_active Expired - Lifetime
-
1994
- 1994-10-25 KR KR1019940027235A patent/KR0147453B1/ko not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002288998A (ja) * | 2001-03-27 | 2002-10-04 | Fujitsu Ltd | 半導体記憶装置 |
| KR100428792B1 (ko) * | 2002-04-30 | 2004-04-28 | 삼성전자주식회사 | 패드의 언더슈트 또는 오버슈트되는 입력 전압에 안정적인전압 측정장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950012666A (ko) | 1995-05-16 |
| KR0147453B1 (ko) | 1998-11-02 |
| JP3207639B2 (ja) | 2001-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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