JPH1050836A

JPH1050836A - 半導体装置の製造方法

Info

Publication number: JPH1050836A
Application number: JP8219182A
Authority: JP
Inventors: Katsuichi Fukui; 勝一福井
Original assignee: Sumitomo Metal Industries Ltd
Current assignee: Nippon Steel Corp
Priority date: 1996-07-31
Filing date: 1996-07-31
Publication date: 1998-02-20

Abstract

(57)【要約】【課題】深さの異なるヴィアホールの内部に同時に導
電層を形成する方法として、浅いヴィアホールを基準に
導電層を形成し、導電層が形成されていない空孔部分に
リフロー法により導電体を充填するか、層間絶縁膜を研
磨して空孔部分を除去する方法があるが、リフロー法で
はヴィアホール径が小さいと充填が難しく、研磨法では
導電層が剥離し易い。また、深いヴィアホールを基準に
導体層を形成し、過剰成長部を研磨により除去する方法
でも導電層が剥離し易かった。【解決手段】半導体基板１１上の絶縁層２７をエッチ
ングしてヴィアホール２４ａ、２４ｂを形成し、その底
面及び側壁を含む部分に薄い第１の導電層２５ａ、２４
ｂ、２５ｃを形成し、ヴィアホール２４ａ、２４ｂの底
面上及び側壁上にのみ第１の導電層２５ｂ、２５ｃが残
るように、第１の導電層２５ｃを選択的に除去し、ヴィ
アホール２４ａ、２４ｂ内の第１の導電層２５ｂ、２５
ｃ上に、選択的ＣＶＤ法により第２の導電層２６ａ、２
６ｂを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、より詳細には上層配線と下層配線との接続を
行うための接続孔に導電物を埋め込む方法に関する。

【０００２】

【従来の技術】半導体装置の製造プロセスにおける技術
の一つとして、微細な接続孔（ヴィアホール）への導電
体の埋め込み充填技術がある。該埋め込み充填技術の中
で最も一般的な方法は、ＣＶＤ法とエッチバック法と言
われる方法の組み合わせによる方法である。この方法で
は、まず、ＣＶＤ法により前記ヴィアホール内部に導電
体を埋め込むが、その際前記ヴィアホールの内部以外の
部分（層間絶縁膜上）にも導電層が形成されるため、不
必要な導電層をエッチバックにより除去し、ヴィアホー
ル内部のみに導電層を残す。

【０００３】上記の方法では、ＣＶＤ法により一旦形成
した導電層のうち不要な導電層をエッチングにより除去
する工程を必要とし、効率のよい方法とは言えないた
め、最近では選択ＣＶＤ法を用いて、導体や半導体が底
面に露出しているヴィアホールの内部のみに、選択的に
導電層を形成する技術が導入されつつある。

【０００４】しかし、底部に導体や半導体が露出してい
るヴィアホールに、上記選択ＣＶＤ法により導電層を形
成する場合、前記ヴィアホール底部の導体又は半導体上
から導電層の形成が始まり、しかもその形成速度が一定
であるため、深さの異なるヴィアホールに同時に、完全
に導電体を充填することは困難である。

【０００５】すなわち、浅いヴィアホールを基準にして
導電層の形成を行った場合、深いヴィアホールを導電体
で完全に充填することができず、深いヴィアホールの上
部に導電体が充填されていない空孔部が生じ、配線抵抗
の増大や断線等が発生し易く、配線接続の信頼性が低下
するという問題があった。

【０００６】一方、深いヴィアホールを基準にして導電
層を形成した場合、浅いヴィアホールでは導電体のオー
バーグロス（過剰成長）により、層間絶縁膜上にも導電
層が形成されることになり、前記オーバーグロスによる
パターニング不良やエッチング不良等の加工不良が発生
し易く、前記パターニング不良やエッチング不良等に起
因して配線ショートを引き起こし易いという問題があっ
た。

【０００７】このような深さの異なるヴィアホールへの
導電体の充填において発生する問題を解決する方法とし
て、以下に示すような３つの方法（以下、順次、第１、
第２、及び第３の埋め込み方法と呼ぶことにする）が提
案されている。

【０００８】まず、第１の埋め込み方法について説明す
る。図２（ａ）〜（ｃ）は、前記第１の埋め込み方法に
より半導体基板上に形成されたヴィアホールに導電体の
充填を行う際の各工程におけるヴィアホールの近傍を模
式的に示した部分拡大断面図である。

【０００９】半導体基板１１の表面の一部に不純物拡散
層１２が形成され、この不純物拡散層１２を含む半導体
基板１１上に層間絶縁膜１３が形成されている。層間絶
縁膜１３には不純物拡散層１２を露出させるコンタクト
ホール１４が形成され、コンタクトホール１４の側壁上
及び不純物拡散層１２の上にＴｉＮ膜とＴｉ膜よりなる
密着層１５が形成されている。また、コンタクトホール
１４の密着層１５の内側にはＷプラグ１６が形成されて
いる。

【００１０】層間絶縁膜１３上には所定の間隔でアルミ
ニウム配線層１７ａ、１７ｂ、１７ｃが形成され、その
うちのアルミニウム配線層１７ｂはＷプラグ１６と電気
的に接続されている。また、層間絶縁膜１３上にはさら
に層間絶縁膜１８が形成され、この層間絶縁膜１８によ
りアルミニウム配線層１７ａ、１７ｂ、１７ｃは完全に
覆われている。層間絶縁膜１８にはアルミニウム配線層
１７ａを露出させるヴィアホール１９が形成され、ヴィ
アホール１９の側壁上及びヴィアホール底部のアルミニ
ウム配線層１７ａの上にＴｉＮ膜とＴｉ膜よりなる密着
層２０が形成されている。また、ヴィアホール１９の密
着層２０の内側にはＷプラグ２１が形成されている。

【００１１】層間絶縁膜１８上には、所定間隔でアルミ
ニウム配線層２２ａ、２２ｂが形成され、そのうちアル
ミニウム配線層２２ａはＷプラグ２１と電気的に接続さ
れている。層間絶縁膜１８上にはさらに層間絶縁膜２３
が形成され、層間絶縁膜２３によりアルミニウム配線層
２２ａ、２２ｂは完全に覆われている。

【００１２】図示していないが、上記構成の半導体装置
内には、トランジスタ、ダイオード、コンデンサ等の素
子が形成されており、これらの素子の相互の接続を不純
物拡散層１２、Ｗプラグ１６、２１、アルミニウム配線
層１７ａ、１７ｂ、１７ｃ、２２ａ、２２ｂを用いて行
っている。また、層間絶縁膜１３、１８、２３によりこ
れらの導電体がショートするのを防止している。

【００１３】上記構成の半導体装置に、アルミニウム配
線層２２ｂを露出させるヴィアホール２４ａ、及びアル
ミニウム配線層１７ｃを露出させるヴィアホール２４ｂ
をＣＦ₄ とＣＨＦ₃ の混合ガスを用いたドライエッチン
グにより形成する（図２（ａ））。ヴィアホール２４ｂ
の深さは層間絶縁層２３の厚み分だけヴィアホール２４
ａより深くなっている。

【００１４】次に、浅いヴィアホール２４ａを基準にし
て選択ＣＶＤ法により導電層３１ａ、３１ｂを形成する
（図２（ｂ））。このとき、形成される導電層３１ａ、
３１ｂの厚みは同じであるため、深い方のヴィアホール
２４ｂの上部には導電層３１ｂが形成されない空孔部分
が残留する。

【００１５】そこで本方法では、導電性の金属を含むペ
ーストを層間絶縁膜２３表面に塗布した後、リフローさ
せ、深いヴィアホール２４ｂの前記空孔部分に導電層３
２ｂを形成する（図２（ｃ））。なお、この際に、導電
層２４ａの上にも接続用の導電層３２ａを形成する。

【００１６】上記方法により、深さの異なるヴィアホー
ル２４ａ、及びヴィアホール２４ｂ中に導電体（導電層
３１ａ、導電層３１ｂ＋導電層３２ｂ）を充填すること
ができる。

【００１７】次に、第２の埋め込み方法を説明する。図
３（ａ）〜（ｃ）は、該第２の埋め込み方法により半導
体基板上に形成されたヴィアホールに導電体の充填を行
う際の各工程におけるヴィアホールの近傍を模式的に示
した部分拡大断面図である。

【００１８】図３（ａ）に示した半導体装置の構成につ
いては、層間絶縁層２３の厚みを少し厚くし、ヴィアホ
ール２４ａ、２４ｂがともに図２に示した半導体装置の
場合より少し深くなっていることを除けば、図２に示し
た半導体装置とほぼ同様であるので、ここでは詳しい説
明を省略する。

【００１９】導電体の充填の際には、深いヴィアホール
２４ｂを基準にして選択ＣＶＤ法により導電層４１ａ、
４１ｂを形成する（図３（ｂ））。このとき、浅いヴィ
アホール２４ａに成長する導電層４１ａは過剰成長し、
層間絶縁膜２３の上にオーバーグロス部分が形成され
る。

【００２０】そこで、オーバーグロス部分を化学的機械
的研磨法（以下、ＣＭＰ（ChemicalMechanical Polishi
ng ）法と記す）によって研磨、除去する（図３
（ｃ））。ＣＭＰ法とは、アルミナ等の微粒子を含有す
るスラリを研磨パッドに含ませ、研磨対象となる部分を
研磨して、所定の部分を研削、除去する方法をいう。導
電層を溶解させる薬液をスラリに添加し、化学的な溶解
除去を同時に行う場合もある。本方法では、導電層４１
ａのオーバーグロス部分のみならず、層間絶縁膜２３の
一部も研磨、除去し、深さの異なるヴィアホール２４
ａ、２４ｂ中への導電体（導電層４１ａ、４１ｂ）の充
填工程を終了する。

【００２１】次に、第３の埋め込み方法を説明する。図
４（ａ）〜（ｃ）は、該第３の埋め込み方法により半導
体基板上に形成されたヴィアホールに導電体を充填する
際の各工程におけるヴィアホールの近傍を模式的に示し
た部分拡大断面図である。

【００２２】図４（ａ）に示した半導体装置の構成につ
いては、層間絶縁層２３の厚みを厚くし、ヴィアホール
２４ａ、２４ｂがともに図２に示した半導体装置の場合
より深くなっていることを除けば、図２に示した半導体
装置とほぼ同様であるので、ここでは詳しい説明を省略
する。

【００２３】導電体の充填の場合には、浅いヴィアホー
ル２４ａを基準にして選択ＣＶＤ法により導電層５１
ａ、５１ｂを形成する（図４（ｂ））。このとき、形成
される導電層５１ａ、５１ｂの高さは同じであるため、
深い方のヴィアホール２４ｂの上部には導電層５１ｂが
形成されていない空孔部分が残留する。

【００２４】そこで、本方法では層間絶縁膜２３を浅い
ヴィアホール２４ａ中に形成された導電層５１ａととも
にＣＭＰ法により研磨し、ヴィアホール２４ｂ中の前記
空孔部分をなくす（図４（ｃ））。上記方法により、深
さの異なるヴィアホール２４ａ、２４ｂ中への導電体
（導電層５１ａ、５１ｂ）の充填工程を終了する。上記
第３の埋め込み方法は、特開平６−１７７２５６号公報
に開示されている。

【００２５】

【発明が解決しようとする課題】しかし、上述した３つ
の埋め込み方法には、それぞれ以下に示す課題がある。

【００２６】上記第１の埋め込み方法においては、ヴィ
アホール２４ａ、２４ｂの直径が小さいときには、リフ
ローにより導電体３２ｂをヴィアホール２４ｂに流し込
むことが困難で、特にヴィアホール２４ｂの直径が０．
５μｍ以下の場合には導電体（導電層３２ｂ）を完全に
充填することが困難であるという課題がある。

【００２７】また、上記第２の埋め込み方法において
は、ＣＭＰ法を用いた場合に、埋め込みプラグ（導電層
４１ａ、４１ｂ）が剥離し易いという課題がある。すな
わち、上記第２の埋め込み方法では、導電層４１ａ、４
１ｂがヴィアホール２４ａ、２４ｂの底部にあるアルミ
ニウム配線層２２ｂ、１７ｃとしか密着していないため
に密着力が弱く、研磨時にかかる力により剥離し易い。
また、ヴィアホール２４ａ、２４ｂの側壁部分では層間
絶縁膜２３と導電層４１ａ、４１ｂとが密着していない
ため、研磨時にヴィアホール２４ａ、２４ｂ側壁へ研磨
液がしみ込み、腐食が生じやすいという課題もある。

【００２８】また、上記第３の埋め込み方法において
は、第２の埋め込み方法の場合と同様に導電層５１ａ、
５１ｂが剥離し易いという課題の他に、層間絶縁膜２３
をかなり厚くしておく必要があること、及び層間絶縁膜
２３の研磨量が多くなるため、製造コストが高くなると
いう課題もある。

【００２９】本発明は上記課題に鑑みなされたものであ
り、深さの異なるヴィアホールに導電体を同時に完全に
充填することができ、ヴィアホール内部に形成された導
電層が研磨時に剥離したり、腐食が発生したりするのを
防止することができ、しかも効率よく安価に半導体装置
を製造することができる半導体装置の製造方法を提供す
ることを目的としている。

【００３０】

【課題を解決するための手段】上記目的を達成するため
に本発明に係る半導体装置の製造方法（１）は、半導体
基板上に形成された絶縁層を選択的にエッチングして接
続孔を形成する接続孔形成工程と、前記接続孔内部の底
面及び側壁を含む部分にバリア性・密着性を有する第１
の導電層を形成する第１の導電層形成工程と、前記接続
孔内部の底面上及び側壁上にのみ前記第１の導電層が残
るように、前記第１の導電層を選択的に除去する選択的
除去工程と、前記接続孔内部の前記第１の導電層上に、
選択的ＣＶＤ法により第２の導電層を形成する第２の導
電層形成工程とを含むことを特徴としている。

【００３１】また、本発明に係る半導体装置の製造方法
（２）は、上記半導体装置の製造方法（１）において、
接続孔を形成する部分の前記絶縁層深さが場所により異
なっていることを特徴としている。

【００３２】上記半導体装置の製造方法（１）又は
（２）によれば、ヴィアホールの底部及び側壁に第１の
導電層を形成した後、該第１の導電層上に選択ＣＶＤ法
により第２の導電層を形成するので、第２の導電層はヴ
ィアホールの底部及び側壁から同時に成長し、深さの異
なるヴィアホールに導電体を同時に完全に埋め込むこと
ができる。また、形成された導電層はヴィアホールの底
部や側壁としっかり密着しているため、後工程でＣＭＰ
処理を施しても導電層の剥離や腐食を防止することがで
きる。さらに、選択的除去工程において研磨、除去する
層間絶縁膜の量は少ないので、効率よく安価に半導体装
置を製造することができる。

【００３３】また、本発明に係る半導体装置の製造方法
（３）は、上記半導体装置の製造方法（１）又は（２）
において、ＴｉとＴｉＮとの２層からなる第１の導電層
を形成することを特徴としている。

【００３４】上記半導体装置の製造方法（３）によれ
ば、ヴィアホールの底部及び側壁に密着製に優れたＴｉ
とＴｉＮとの２層からなる第１の導電層を形成するの
で、後工程でのＣＭＰ処理における導電層の剥離や腐食
を一層確実に防止することができる。

【００３５】また、本発明に係る半導体装置の製造方法
（４）は、上記半導体装置の製造方法（１）〜（３）の
いずれかにおいて、スパッタ法又はＣＶＤ法により第１
の導電層を形成することを特徴としている。

【００３６】上記半導体装置の製造方法（４）によれ
ば、比較的容易にヴィアホールの底部や側壁との密着性
に優れた第１の導電層（バリアメタル）を形成すること
ができる。

【００３７】また、本発明に係る半導体装置の製造方法
（５）は、上記半導体装置の製造方法（１）〜（４）の
いずれかにおいて、第１の導電層の選択的除去を化学的
機械的研磨法を用いて行うことを特徴としている。

【００３８】上記半導体装置の製造方法（４）によれ
ば、比較的安価かつ確実に層間絶縁膜表面等に形成され
た第１の導電層のみを除去することができ、しかも平坦
性に優れた表面を形成することができる。

【００３９】

【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法の実施の形態を図面に基づいて説明する。図１
（ａ）〜（ｄ）は、実施の形態に係る半導体装置の製造
方法を実施する際の一部の製造工程における接続孔（ヴ
ィアホール）の近傍を模式的に示した部分拡大断面図で
ある。

【００４０】図１（ａ）に示したように、層間絶縁膜１
８及び層間絶縁膜２３よりなる絶縁層２７に深さの異な
るヴィアホール２４ａ、２４ｂを形成する。なお、ヴィ
アホール２４ａ、２４ｂ形成時の半導体装置の構成及び
その形成方法については、図２に示した第１の埋め込み
方法と同様である。

【００４１】次に、ヴィアホール２４ａ、２４ｂの底部
と側壁、及び絶縁層２７の表面に薄い第１の導電層２５
ａ、２５ｂ、２５ｃを形成する（図１（ｂ））。この第
１の導電層２５ａ、・・・の材料は、バリア層・密着層と
しての役割を果たすものであれば特に限定されるもので
はなく、具体的にはＴｉ、ＴｉＮ、Ｗ、ＴｉＷ、ＴｉＯ
Ｎ、ＴｉＳｉＮ等が挙げられる。また、第１の導電層２
５ａ、・・・は上記した金属の複数層から構成されるもの
であってもよい。第１の導電層２５ａ、・・・の形成方法
は、少なくともヴィアホール２４ａ、２４ｂの底面上及
び側壁上に第１の導電層２５ｂ、２５ｃを形成すること
ができる方法であれば特に限定されるものではなく、例
えばスパッタ法、ＣＶＤ法、メッキ法等が挙げられる
が、液体を用いず比較的簡単に密着性に優れた導電層を
形成することができる方法として、スパッタ法、及びＣ
ＶＤ法が好ましく、さらには電子サイクロトロン共鳴
（ＥＣＲ：Electron Cyclotron Resonance ）励起によ
りプラズマを発生させる装置を用いた、いわゆるＥＣＲ
−ＣＶＤ法がより好ましい。ヴィアホール２４ａ、２４
ｂの底部上及び側壁上のみに第１の導電層２５ｂ、２５
ｃを形成するのが好ましいが、通常は絶縁層２７の表面
にも第１の導電層２５ａが形成される。

【００４２】そこで、絶縁層２７の表面に形成された第
１の導電層２５ａのみを選択的に除去し、ヴィアホール
２４ａ、２４ｂの底面上及び側壁上にのみ第１の導電層
２５ｂ、２５ｃを残す（図１（ｃ）。第１の導電層２５
ａの除去方法は特に限定されるものではなく、例えばＣ
ＭＰ法、エッチバック法等が挙げられるが、比較的容易
に第１の導電層２５ａを除去することができ、除去する
層の厚みを精密に制御することができるＣＭＰ法が好ま
しい。除去するのは、ごく薄い第１の導電層２５ａのみ
であるので、短時間で容易に除去することができる。

【００４３】次に、選択的ＣＶＤ法により、第１の導電
層２５ｂ、２５ｃ上のみに選択的に第２の導電層２６
ａ、２６ｂを形成する。この方法により、ヴィアホール
２４ａ、２４ｂの内部全体に第２の導電層２６ａ、２６
ｂが形成される。第２の導電層２６ａ、２６ｂの材料も
特に限定されるものではなく、例えばＷ、Ａｌ、Ｃｕ、
Ａｕ、Ａｇ、Ｔｉ、ＴｉＮ等が挙げられるが、なかでも
選択的ＣＶＤ法により充填性よく導電層が形成される点
からＷが好ましい。

【００４４】上記選択的ＣＶＤ法により、ヴィアホール
２４ａ、２４ｂの底部上のみならず、ヴィアホール２４
ａ、２４ｂの側壁上からも同時に導電層２６ａ、２６ｂ
が形成されるため、深さの異なるヴィアホール２４ａ、
２４ｂであっても、同時にヴィアホール２４ａ、２４ｂ
の内部全体に同時に第２の導電層２６ａ、２６ｂを形成
することができる。

【００４５】なお、選択的ＣＶＤ法により第２の導電層
２６ａ、２６ｂを形成した場合、ヴィアホール２４ａ、
２４ｂの外部に少し突出した形状で導電層２６ａ、２６
ｂが形成されるため、その後ＣＭＰ法により突出した部
分を研磨し、平坦化するのが望ましい。ヴィアホール２
４ａ、２４ｂの底部上及び側壁上には、絶縁層２７との
密着性が大きい第１の導電層２５ｂ、２５ｃが形成され
ているため、ヴィアホール２４ａ、２４ｂの底部及び側
壁と第２の導電層２６ａ、２６ｂとの密着性は大きく、
ＣＭＰ法により研磨処理を施しても、第２の導電層２６
ａ、２６ｂが剥離したり、研磨液がヴィアホール２４
ａ、２４ｂの側壁にしみ込み、第２の導電層２６ａ、２
６ｂに腐食が発生したりすることはない。さらに、ＣＭ
Ｐ法により絶縁層２７を殆ど研磨、除去しないので、絶
縁層２７を厚く形成する必要がなく、ＣＭＰ法による導
電層２６ａ、２６ｂ上部の除去も短時間で行うことがで
き、効率よく、かつ安価に半導体装置を製造することが
できる。

【００４６】上記実施の形態においては、ヴィアホール
への導電体の埋め込みについて説明したが、上記実施の
形態に記載した方法と同様の方法を実施することによ
り、深さの異なるトレンチやコンタクトホールの内部に
も同時に導電体を埋め込むことができる。

【００４７】

【実施例及び比較例】以下、本発明に係る半導体装置の
製造方法の実施例を図面に基づいて説明する。また、比
較例として、従来の方法により半導体装置を製造した。
以下に実施例及び比較例の場合の条件及び評価結果を記
載する。

【００４８】［実施例］＜条件＞（１）ヴィアホール形成時の半導体装置の構成不純物拡散層１２導電型：Ｎ、不純物：Ａｓ、不純物濃度：１×１０²⁰ｃ
ｍ^-3 層間絶縁膜１３厚み：８００ｎｍ、材料：ＳｉＯ₂ コンタクトホール１４直径：３５０ｎｍ密着層１５、２０構成：ＴｉＮ（５０ｎｍ）／Ｔｉ（２０ｎｍ）アルミニウム配線層１７ａ、１７ｂ、１７ｃ、２２ａ、
２２ｂ構成：ＴｉＮ（２５ｎｍ）／Ｔｉ（２０ｎｍ）／Ａｌ
（６００ｎｍ）／ＴｉＮ（５０ｎｍ）／Ｔｉ（２０ｎ
ｍ）の５層構造層間絶縁膜１８厚み：１１１５ｎｍ、材料：ＳｉＯ₂ ヴィアホール１９直径：３５０ｎｍ層間絶縁膜２３厚み：１３１５ｎｍ、材料：ＳｉＯ₂ ヴィアホール２４ａ、２４ｂ直径：３５０±１０ｎｍ、ヴィアホール２４ａの深さ：６００ｎｍヴィアホール２４ｂの深さ：１１２０ｎｍ（２）第１の導電層の形成第１の導電層２５ａ、・・・の構成：ＴｉＮ（５０ｎｍ）
／Ｔｉ（２０ｎｍ）形成方法Ｔｉ：コリメーションスパッタ法ＴｉＮ：ＥＣＲ−ＣＶＤ法雰囲気：ＴｉＣｌ₄ （１０ｖｏｌ％）、Ｎ₂ （４ｖｏｌ
％）、Ｈ₂ （１３ｖｏｌ％）、Ａｒ（７３ｖｏｌ％）マイクロ波パワー：２．５ｋＷ、試料台温度：６００
℃、ガス圧：０．１３Ｐａ（３）ＣＭＰ法による絶縁層２７表面の第１の導電層２
５ａの除去研磨用スラリ純水１００重量部に平均粒径が０．５μｍのアルミナパ
ウダを５〜１０重量％混合したもの研磨パッド：ポリウレタン製不織布研磨装置：市販のＳｉ基板研磨用装置ＴｉＮ（Ｔｉ）：ＳｉＯ₂ の研磨選択比：１０：１研磨後の絶縁層２７の厚みの変化：なし（４）ヴィアホール２４ａ、２４ｂ内部への第２の導電
層２６ａ、２６ｂの形成材料：Ｗ形成方法：選択ＣＶＤ法（ＷＦ₆ とＳｉＨ₄ とを用いた
シラン還元）膜厚：１５０ｎｍ（５）第２の導電層２６ａ、２６ｂの上部部分のＣＭＰ
法による研磨第２の導電層２６ａ、２６ｂの上部層間絶縁膜２３の表面より１５０ｎｍ程度盛り上がる研磨用スラリ１０重量％のＨ₂ Ｏ₂ １００重量部にアルミナパウダを
１０重量％添加、混合したもの＜評価方法及び評価結果＞（１）ヴィアホール２４ａ、２４ｂ内への第２の導電層
２６ａ、２６ｂの充填状態の観察製造された半導体装置をヴィアホール２４ａ、２４ｂの
部分で縦に切断し、ヴィアホール２４ａ、２４ｂ内への
第２の導電層２６ａ、２６ｂの充填状態を走査型電子顕
微鏡（ＳＥＭ）で観察したところ、１枚の基板上に作製
した１０００個のヴィアホール２４ａ、２４ｂを有する
サンプル１００個の全てにおいて第２の導電層２６ａ、
２６ｂがボイド無く完全に充填されていることを確認し
た。（２）ヴィアホール２４ａ、２４ｂ内への第２の導電層
２６ａ、２６ｂの密着状態の調査密着性を確かめるため、層間絶縁膜厚２３をその厚みが
２００ｎｍになるまで研磨し、（１）の場合と同様に切
断してＳＥＭ観察したところ、１００個のサンプルのヴ
ィアホール２４ａ、２４ｂ全てに第２の導電層２６ａ、
２６ｂの剥離は見られず、ヴィアホール２４ａ、２４ｂ
との密着性が十分なことが確認された。また、第２の導
電層２６ａ、２６ｂの腐食も観察されなかった。

【００４９】［比較例］図４に示した第３の埋め込み方
法と同様の方法を採用した。従って、半導体装置の構成
は、ヴィアホール２４ａ、２４ｂの深さ、及び層間絶縁
層２３の厚みを除いて上記実施例の場合と同様である。（１）ヴィアホール形成時の半導体装置の構成層間絶縁膜２３の厚み：２５１５ｎｍヴィアホール２４ａの深さ：１８００ｎｍヴィアホール２４ｂの深さ：１０００ｎｍ（２）ヴィアホール２４ａ、２４ｂ内への導電層５１
ａ、５１ｂの形成選択的ＣＶＤ法：条件は実施例の場合と同様ヴィアホール２４ｂ上部に導電層５１ｂのない空孔部分
が存在（３）ＣＭＰ法による研磨ヴィアホール２４ｂ上部の空孔部分をなくすように研磨研磨方法：実施例の場合と同様研磨による層間絶縁膜２３の厚みの減少：１２００ｎｍ＜評価方法及び評価結果＞（１）ヴィアホール２４ａ、２４ｂ内への導電層５１
ａ、５１ｂの充填状態の観察実施例の場合と同様の処理をした後、ＳＥＭで観察した
ところ、１００個のサンプルのヴィアホール２４ａ、２
４ｂ全てにおいて、導電層５１ａ、５１ｂはボイド無く
形成されていることを確認した。（２）ヴィアホール２４ａ、２４ｂ内への導電層５１
ａ、５１ｂの密着状態の調査半導体装置の製造終了後、（１）の場合と同様に切断し
てＳＥＭ観察したところ、１００個のサンプルに作製し
た１０００個のヴィアホール２４ａ、２４ｂの３０〜７
０％について導電層５１ａ、５１ｂの剥離が観察され
た。また導電層５１ａ、５１ｂの腐食も観察された。

【図面の簡単な説明】

【図１】（ａ）〜（ｄ）は、本発明の実施の形態に係る
半導体装置の製造方法を実施する際の一部の製造工程に
おける接続孔（ヴィアホール）の近傍を模式的に示した
部分拡大断面図である。

【図２】（ａ）〜（ｃ）は、従来方法により半導体基板
上に形成されたヴィアホールの埋め込みを行う際の各工
程におけるヴィアホールの近傍を模式的に示した部分拡
大断面図である。

【図３】（ａ）〜（ｃ）は、別の従来方法により半導体
基板上に形成されたヴィアホールの埋め込みを行う際の
各工程におけるヴィアホールの近傍を模式的に示した部
分拡大断面図である。

【図４】（ａ）〜（ｃ）は、さらに別の従来方法により
半導体基板上に形成されたヴィアホールの埋め込みを行
う際の各工程におけるヴィアホールの近傍を模式的に示
した部分拡大断面図である。

【符号の説明】

１１半導体基板２４ａ、２４ｂヴィアホール２５ａ、２５ｂ第１の導電層２６ａ、２６ｂ第２の導電層２７絶縁層

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された絶縁層を選択
的にエッチングして接続孔を形成する接続孔形成工程
と、前記接続孔内部の底面及び側壁を含む部分にバリア性・
密着性を有する第１の導電層を形成する第１の導電層形
成工程と、前記接続孔内部の底面上及び側壁上にのみ前記第１の導
電層が残るように、前記第１の導電層を選択的に除去す
る選択的除去工程と、前記接続孔内部の前記第１の導電層上に、選択的ＣＶＤ
法により第２の導電層を形成する第２の導電層形成工程
とを含むことを特徴とする半導体装置の製造方法。
【請求項２】接続孔を形成する部分の前記絶縁層深さ
が場所により異なっていることを特徴とする請求項１記
載の半導体装置の製造方法。
【請求項３】ＴｉとＴｉＮとの２層からなる第１の導
電層を形成することを特徴とする請求項１又は請求項２
記載の半導体装置の製造方法。
【請求項４】スパッタ法又はＣＶＤ法により第１の導
電層を形成することを特徴とする請求項１〜３のいずれ
かの項に記載の半導体装置の製造方法。
【請求項５】第１の導電層の選択的除去を化学的機械
的研磨法を用いて行うことを特徴とする請求項１〜４の
いずれかの項に記載の半導体装置の製造方法。