JPH10508410A - 電流メモリ - Google Patents

Abstract

(57)【要約】 平衡した電流入力用の電流メモリは、２個の粗電流メモリセル（Ｍ１，Ｍ１１）と２個の微電流メモリセル（Ｍ２，Ｍ２）を具え、これら電流メモリセルの各々が、ゲート電極とソース電極との間にスイッチ（Ｓ３，Ｓ１３，Ｓ４，Ｓ１４）を有する電界効果トランジスタ（Ｔ１，Ｔ１１，Ｔ２，Ｔ１２）を具える。トランジスタの反対向きの対のゲート電極とドレイン電極との間に接続したキャパシタ（Ｃ３１〜Ｃ３４）により寄生ゲート−ドレイン容量（Ｃ３，Ｃ１３，Ｃ４，１４）を中和する。別の電流転送誤差は、中和キャパシタ（Ｃ３１〜Ｃ３４）の各々に加えた適切な寸法の特別な容量を設けることにより補償することができる。

Description

【発明の詳細な説明】 電流メモリ 本発明は、サンプルされた平衡電流の形態の入力信号を記憶するアナログ電流 メモリに関するものである。 第１の粗電流メモリセルと、第２の微電流メモリセルと、記憶すべき電流を受 け取る入力部と、記憶した電流を取り出す出力部と、クロックサイクルの第１の 時間期間の第１の部分中に入力電流を第１の電流メモリセルに供給する第１のス イッチ手段と、クロックサイクルの第１の時間期間の第２の部分中に入力電流を 第２の電流メモリセルに供給する第２のスイッチと、クロックサイクルの後の部 分すなわち次のクロックサイクル中に第１及び第２の電流メモリセルの結合され た出力を電流メモリの出力部に供給する第３のスイッチ手段とを具えるアナログ 電流メモリは、欧州特許出願公開第０６０８ ９３６号に開示されている。この ような２個の電流メモリを結合して平衡電流を記憶するのに好適な電流メモリを 形成することができる。このＳ²Ｉ電流メモリとして既知の電流メモリは、切り 換え電流回路用に以前に提案され、１９９３年にピーター ペリグリナス社から 発行された本「スイッチド カーレント アン アナログ テクニーク フォー ディジタル テクニーク」シー トマゾウ，ジェ．ビィ．ヒュー，及びエヌ． シー．バターズバイ著の第３６頁の第３．４図に記載されている簡単な電流メモ リよりも一層良好な性能を与えるが、理想的な性能を達成するに至っていない。 切り換え電流メモリの動作においては、種々の理由により電流転送誤差が発生 し、この誤差の発生は上述した本に既に記載されている。簡単に説明すると、上 記誤差は、メモリトランジスタのドレインコンタクダンス、メモリトランジスタ のドレイン−ゲート容量及びメモリスイッチからの電荷注入に起因している。こ れらの効果はメモリに理想的な単位値以下の電流転送ゲインを与えている。積分 器として用いる場合、これらの非理想的なメモリは導入されたダンピングにより 低下したＱファクタを与えてしまう。 前述した本に記載されているように、これらの効果を最小にするため種々の技 術が用いられ、最近Ｓ²Ｉ技術が導入された。このＳ²Ｉ技術は誤差を高い効率で 減少させるが、ドレイン−ゲート容量に起因する誤差を減少させるのにはあまり 有効ではない。そのため、ドレイン−ゲート容量の低減が全てのスイッチド電流 回路に重要な場合、Ｓ²Ｉを利用した試みはあまり行われていない。 本発明の目的は、欧州特許出願公開第０６０８ ９３６号に記載されているよ うに２個の電流メモリを結合することによりドレイン−ゲート容量に起因する誤 差が低減された平衡入力電流用のアナログ電流メモリを提供することにある。 本発明は、サンプルされた電流の形態の入力信号を記憶するアナログ電流メモ リであって、平衡電流サンプルを受け取る第１及び第２の入力部と、記憶した平 衡電流サンプルを出力する第１及び第２の出力部と、前記第１入力部に結合され ている入力部及び前記第１出力部に結合されている出力部を有する第１の電流メ モリセルと、前記第２入力部に結合されている入力部及び前記第２出力部に結合 されている出力部を有する第２の電流メモリセルとを具え、前記第１及び第２の 電流メモリセルが粗メモリセル及び微メモリセルをそれぞれ有し、粗メモリセル が前記入力電流をクロックサイクルの第１の期間の第１の部分中にサンプリング し、前記第１の電流メモリセルが前記入力電流及び粗メモリセルにより記憶され た電流を前記クロックサイクルの第１の期間の第２の部分中にサンプリングし、 前記第１及び第２の電流メモリセルが、記憶した出力電流を前記クロックサイク ルの第２の期間中又は次のクロックサイクル中に発生し、前記記憶された出力電 流を粗メモリセルの出力と微メモリセルの出力との結合された出力とし、粗メモ リセル及び微メモリセルが、ゲート電極とドレイン電極との間に接続したスイッ チを有する電界効果トランジスタをそれぞれ具え、前記スイッチがオープンした とき記憶した出力電流が得られる電流メモリにおいて、前記各粗メモリセルの電 界効果トランジスタのゲート電極を、その粗メモリセルのトランジスタのドレイ ン−ゲート容量に等しい容量を有するキャパシタを介して他方の粗メモリセルの トランジスタのドレイン電極に接続し、前記各微メモリセルのトランジスタのゲ ート電極を、前記ドレイン−ゲート容量に等しい容量を有するキャパシタを介し て他方の微メモリセルのトランジスタのドレイン電極に接続したことを特徴とす るアナログ電流メモリを提供する。 中和キャパシタを設けてメモリトランジスタのドレイン−ゲート容量を補償す ることによりメモリトランジスタのゲート−ソース容量の電荷は出力端子の平衡 した電圧乱れに対してほぼ一定に維持される。 キャパシタの容量を増大してトランジスタ中の別の欠陥を補償できると共にド レインコンダクタンスに起因する電流転送誤差も付加的に補償するように選択す ることもできる。 これにより、ドレインコンダクタンスや電荷注入等に起因する別の電流転送誤 差を相殺することができる。後述するように、加えた容量の値はデバイス特性か ら計算することができる。２個の粗メモリセル又は２個の微メモリセルのトラン ジスタは基板上で反対向きに配置し各々が２個のサブトランジスタを構成するこ とができ、この場合一方のトランジスタのゲートポリシリコンは他方のトランジ スタの２個のドレイン電極間に挟まれるように延在する。２個のドレイン電極は ゲートポリシリコンの延長部の少なくとも一部上に延在する共通の区域を有する ことができる。 変形例とし又は付加するものとして、２個の粗メモリセル又は２個の微メモリ セルは基板上で対抗するように配置し、一方のトランジスタのドレイン、ゲート 及びソースの方向を他方のトランジスタの方向に対して反対とすることができる 。この場合、アクティブ領域はドレイン電極を越えるように延在し、その外縁は 他方のトランジスタのゲートポリシリコンの延長部により規定さる。このように 、キャパシタはメモリトランジスタと同一の技術により形成され、処理の精度に 応じてメモリトランジスタのゲート−ドレイン容量値に追従する。さらに、アク ティブ領域及び電極の配置は、マスク整列誤差があっても相対容量値が正しくな るように設定することができる。 本発明の上述した構成及び作用効果は以下の説明から明らかにする。 図１は既知の平衡電流メモリの回路線図である。 図２は浮遊容量の形成を示す電流メモリに用いられるメモリトランジスタの構 造を示す。 図３は本発明の平衡電流メモリの第１実施例の回路線図である。 図４は２個のメモリトランジスタと中和コンデンサの構成を示す。 図５は２個のメモリトランジスタと中和コンデンサの別の構成を示す。 図６は本発明の平衡電流メモリの第２実施例の回路線図である。 図７は図４の構成をいかに変形して図６の回路を構成するかを示す。 図８は図１、３及び６の電流メモリのスイッチを制御するクロック波形を示す 。 図１は、欧州特許出願公開第０６０８９３６号に開示された２個のＳ²Ｉ電流 メモリを用いる平衡電流メモリの回路線図である。この平衡電流メモリは、粗メ モリセルＭ１と微メモリセルＭ２とを含む第２の電流メモリと、粗メモリセルＭ １１と微メモリセルＭ１２とを含む第２の電流メモリとで構成される。この電流 メモリは平衡入力電流が入力する２個の入力部１及び１１を有する。入力部１は スイッチＳ１を介して加算接続部２に結合する。加算接続部２はスイッチＳ２を 介して出力部３に接続する。同様に、入力部１１はスイッチ１１を介して加算接 続部１２に接続され、加算接続部１２はスイッチＳ１２を介して出力部１３に接 続する。第１の電流メモリの一部を構成する粗メモリセルＭ１はＮチャネル電界 効果トランジスタＴ１を有し、そのソース電極を電源ラインＶ_ssに接続し、その ドレイン電極は加算接続部２に接続する。スイッチＳ３はトランジスタＴ１のゲ ート電極とドレイン電極との間に接続する。微メモリセルＭ２はＰチャネル電界 効果トランジスタＴ２を有し、そのソース電極は電源ラインＶ_ddに接続し、その ドレイン電極は加算接続部２に接続する。スイッチＳ４はトランジスタＴ２のゲ ート電極とドレイン電極との間に接続し、スイッチＳ５はトランジスタＴ２のゲ ート電極と端子４との間に接続し、この端子４には基準電圧源Ｖ_refを接続する 。同様に、第２の電流メモリは粗メモリセルＭ１１と微メモリセルＭ１２を有す る。粗メモリセルＭ１１はＮチャネル電界効果トランジスタＴ１１を有し、その ソース電極を電源ラインＶ_ssに接続し、そのドレイン電極は加算接続部２に接続 し、トランジスタＴ１２のゲート電極はスイッチＳ１５を介してバイアス基準電 位Ｖ_refに接続する。微メモリセルＭ１２はＰチャネル電界効果トランジスタＴ １２を有し、そのソース電極は電源ラインＶ_ddに接続し、そのドレイン電極は加 算接続部２に接続する。スイッチＳ１４はトランジスタＴ１２のゲート電極とド レイン電極との間に接続し、スイッチＳ１５は端子４とトランジスタＴ１２のゲ ート電極との間に接続する。 スイッチＳ１及びＳ１１は波形φ１で制御し、スイッチＳ２及びＳ１２は波形 φ２により制御する。スイッチＳ３，Ｓ５，Ｓ１３及びＳ１５は波形φ１aによ り制御し、スイッチＳ４及びＳ１４は波形φ１bにより制御する。 前述した刊行物及び欧州特許出願公開第０６０８９３６号に記載されているよ うに、これらスイッチがトランジスタＴ１，Ｔ２，Ｔ１１及びＴ１２をオープン に接続すると、これらトランジスタを流れる電流は図１においてキャパシタＣ１ ，Ｃ２，Ｃ１１及びＣ１２として線図的に示すゲートソース容量の電荷として保 持される。これらゲート−ソース容量はｐチャネルトランジスタの場合値Ｃ_pを とり、Ｎチャネルトランジスタの場合Ｎ_Nをとる。さらに、トランジスタＴ１， Ｔ２，Ｔ１１，及びＴ１２にトレイン−ゲート容量が存在し、これら容量をキャ パシタＣ３，Ｃ４，Ｃ１３及びＣ１４としてそれぞれ線図的に示し、ｐチャネル トランジスタの場合値Ｃ_dgpとし、Ｎチャネルトランジスタの場合Ｎ_dgNとする。 実際には、このメモリセルのトランジスタは通常セルフアラインしたＣＭＯＳ ＩＣ処理により作られ、寄生ドレイン−ゲート容量が存在する。この理由は、ゲ ートポリシリコンがドレイン拡散層とオーパラップし、ゲートポリシリコンとド レイン接点メタライゼーションとの間に浮遊容量が存在するためである。これは 図２に図示し、図２はソース拡散領域２１及びドレイン拡散領域２２が形成され ている基板２０を示す。基板は酸化層２３を有し、この酸化層中にゲートポリシ リコン層２４が形成され、ゲートポリシリコン層はソース拡散領域及びドレイン 拡散領域とオーパラップしている。ソースメタライゼーション２５及びドレイン メラタイゼーション２６を形成し、これらの電極とオーミック接続できるように する。明らかに、ゲートポリシリコンとドレイン拡散領域２２との間及びゲート ポリシリコン２４とドレインメタライゼーション２６との間に浮遊容量が存在す る。 出力部のいかなる電圧変化により、微及び粗メモリトランジスタの両方のゲー ト電圧が乱され、これにより出力電流に誤差が生じてしまう。 図３は、図１に示す電流メモリに基づく本発明の電流メモリを示す。尚、図１ に示す素子と同一の形態及び機能を有する素子には同一符号を付し、図３の実施 例の構造及び動作の説明において誤差だけについて検討する。 図３に示すように、別の図４のキャパシタＣ３１，Ｃ３２，Ｃ３３及びＣ３４ を設ける。キャパシタ３１はトランジスタＴ１のゲート電極とトランジスタＴ１ １のドレイン電極との間に接続し、キャパシタＣ３２はトランジスタＴ２のゲー ト電極とトランジスタＴ１２のドレイン電極との間に接続し、キャパシタＣ３３ はトランジスタＴ１１のゲート電極とトランジスタＴ１のドレイン電極との間に 接続し、キャパシタＣ３４はトランジスタＴ１２のゲート電極とトランジスタＴ １２のドレイン電極との間に接続する。 キャパシタＣ３１及びＣ３３の値はＣ_dgNと等しくし、キャパシタＣ３２及び Ｃ３４の値はＣ_dgpに等しくする。ここで、Ｃ_dgNはトランジスタＴ１及びＴ１１ のドレイン−ゲート容量であり、Ｃ_dgpはトランジスタＴ２及びＴ１２のドレイ ン−ゲート容量である。接続部２と１２において平衡電圧の乱れが生ずると、大 きさが等しく且つ反対向きの電流がメモリトランジスタのゲート−ソース容量Ｃ １，Ｃ２，Ｃ１１，Ｃ１２の各々に流れ込む。この結果、メモリトランジスタの ゲート電圧に対する乱れ、つまりそれらのゲート−ドレインキャパシタに起因す る出力電流の誤差は最小になる。 最良の性能を得るためには、中和コンデンサが寄生ドレイン−ゲートキャパシ タと極めて正確に整合する必要がある。これをいかにして達成するかを図示する ため、偶数個の（本例の場合２個）の並列サブトランジスタを有するＮＭＯＳメ モリトランジスタを用いるメモリトランジスタの構成を図４に示す。 図４に示すように、基板４０の堆積された酸化層を有する区域が２個のトラン ジスタ４１及び４２を支持し、各トランジスタは２個のサブトランジスタを有す る。酸化層に窓４３及び４４を形成し、ゲートポリシリコン層を堆積する。ゲー ト接続部ｇ１は２個のポリシリコンゲート領域ｇ１a及びｇ１bまで延在し、これ らゲート領域は窓４３の一部分上に延在する。ゲート領域ｇ１aは窓４４の一部 を覆うようにも延在する。ゲート接続部ｇ２は２個のポリシリコンゲート領域ｇ ２a及びｇ２bまで延在し、これらゲート領域は窓４４の一部を覆うように延在し 、ゲート領域ｇ２bは窓４３の一部分を覆うようにも延在する。ドレインメタラ イゼーションｄ１は窓４３のドレイン拡散層上の２個の金属接点ｄ１a及びｄ１b まで延在し、これら金属接点はゲート延在部ｇ２bのいずれかの側に位置 する。同様に、ドレインメタライゼーションｄ２も窓４４のドレイン拡散層上の 金属接点ｄ２a及びｄ２dまで延在し、これら金属接点ゲート延長部ｇ１aのいず れかの側に位置する。ソースメタライゼーションｓ１a，ｓ１b，ｓ２a，ｓ２dは 窓４３及び４４のソース拡散層上に延在し、電源電圧ラインのメタライゼ 必要とするキャパシタＣ３１及びＣ３３は、２個の接続されたドレイン間に挟 まれたトランジスタにより、すなわちｄ１a，ｇ２d，ｄ１bとｄ２a，ｇ１a，ｄ ２dにより形成される。各トランジスタはそのソース及びドレインをメモリトラ ンジスタの二重ドレインで分担し、ゲートはその相補的メモリトランジスタのゲ ートに接続される。 動作中、Ｓ²Ｉメモリの電圧スィングが過剰にならずメモリトランジスタの飽 和動作に対してノーマリの場合中和トランジスタがカットする領域に残存し、同 一のオーバラップ及びそのゲートのいずれかの端部の浮遊容量に寄与し、この結 果メモリトランジスタを構成する二重サブトランジスタの結合された寄生ドレイ ン−ゲート容量に全体として整合する。 メモリトランジスタが奇数のサブトランジスタ又は単一のトランジスタで構成 される場合、中和は図５に示す構造により達成される（複数のサブトランジスタ について適切になるように図４に示す図１又はそれ以上の構造が結合されている ）。図５に示す構造において、アクティブ領域５１及び５２（破線で示す）はド レイン領域ｄ１及びｄ２を超えて延在する。これら延在するアクティブ領域の遠 い側の境界は、ドレイン拡散層の遠い側の境界を規定するマスクとして作用する ポリシリコン区域ｇ１c及びｇ２cで覆う。この結果として、ドレイン電極ｄ１及 びｄ２を有する１対のトランジスタが形成され、これらドレイン電極は、特別な ポリシリコン区域ｇ１c及びｇ２cと、それら自身のゲートポリシリコン領域ｇ１ 及びｇ２とオーバラップするのと同一の量だけオーバラップする。これにより、 メモリトランジスタの寄生ドレイン−ゲート容量と整合する外部キャパシタが形 成される。中和は同様に、付加的なポリシリコン区域ｇ１c及びｇ２cを相補的な トランジスタのゲートｇ１及びｇ２にそれぞれ接続することにより達成される。 特別なポリシリコンの下側に反転層が形成されるのを回避するため、電圧 スィングについて（図４の構成に課せられる制約と）同一の制約が必要である。 いかなる数（奇数又は偶数）のサブトランジスタの場合にも、図４に示す構成 と図５に示す構成とを結合することにより中和キャパシタを形成することができ る。図示の構成は、メモリトランジスタのドレインと基板との間で特別な容量を 形成せず、メモリトランジスタのゲートに特別なリークも誘導しない利点がある 。さらに、ポリシリコンとドレイン金属領域との間で偏移が生ずるマスク整列誤 差が生じても、寄生ドレイン−ゲート容量と中和キャパシタを等しく変化させる 。 上記説明は、発生する出力電流に対するメモリトランジスタのドレイン−ゲー ト容量の作用をいかに補償するかについて開示した。ドレインコンダクタンス及 び電荷注入に起因する電流転送誤差の中和について説明する。 図６は、寄生ドレインコンダクタンス及び外部中和キャパシタを有する図３に 示す形態のＳ²Ｉメモリセルを示す（寄生ドレイン−ゲート容量は上述したよう に個別に中和されたものとしているので、これら寄生容量は除外されている）。 粗メモリ及び微メモリの電流転送誤差は以下の式で与えられる。 及び ここで、ｇ_daNとｇ_dap並びにｇ_mNとｇ_mpはそれぞれ粗メモリトランジスタ及び微 メモリトランジスタのドレインコンダクタンス及びトランジスタコンダクタンス であり、 ここで、Ｃ_Nはゲート−ソースキャパシタＣ１及びＣ１１の容量であり、Ｃ_Pはゲ ート−ソースキャパシタＣ２及びＣ１２の容量でありＣ_N′は中和キャパシタＣ ６５及びＣ６１の容量であり、Ｃ_p′は中和キャパシタＣ６６及びＣ６８の容量 である。 この条件において、粗メモリ及び微メモリのいずれにも電流転送誤差は発生せ ず、従ってＳ²Ｉメモリセルにも電流転送誤差は発生しない。誤差の相殺は、Ｉ Ｃプロセスの拡がりについて追従しない技術的に類似していないパラメータ（こ の場合、ドレインコンダクタンス及び特定されていない別の容量）を用いること により得られた。一方、相殺は、ある特定された処理条件で達成されることがで きる。フィルタの用途において、例えば通常の条件下でドレインコンダクタンス 効果に起因する誤差のある設計周波数を中心にすることを利用することができる 。 一般に、ドレイン−ゲート容量がすでに中和されているメモリセルにおいて、 ドレインコンダクタンス、電荷注入等により生ずる誤差が結合される結果として 電流転送誤差が生ずる。この課題に対する実際的な試みは、トランジスタレベル シミュレータ（例えば、スパイス）用いて遷移シミュレーションにより個々の設 計についての全誤差を測定し、以下の式に基づく中和キャパシタを適用すること である。 ここで、Ｃ′及びＣはそれぞれ中和容量及びゲート−ソース容量であり、εは非 中和誤差である。Ｓ²Ｉメモリの場合、この中和は粗メモリについてだけ適用さ れてその誤差を相殺することができる。これは微メモリの誤差を同時に中和する ことができず、しかも粗メモリが誤差を有していない場合この中和は不要になる 。 付加的な中和キャパシタＣ６５及びC６７は、中和ポリシリコン（ドレイン− ゲート容量を中和するために既に存在する）を十分に覆うようにドレイン金属を 単に延在させることにより形成でき、必要な付加的な浮遊容量が形成される。 図７は、メモリトランジスタのゲート−ドレイン容量を中和することに加えて ゲートコンダクタンス及び別の効果を中和するために必要な特別の容量を形成す るために図４の構成をどのように変形するかを示す。図７において、図４の２個 のサブトランジスタから２個のトランジスタ７０及び７１を形成する。この場合 、２個のドレイン区域ｄ１ａとｄ１ｂ並びにｄ２ａとｄ２ｂがリンクして領域ｄ １及びｄを形成すると共にゲートポリシリコン延長部ｇ２ｂ及びｇ１ａ上にそれ ぞれ延在して付加的な容量を形成する。 同一の中和技術を適用して、例えば差動増幅器の入力段を形成するロングテイ ルペア電圧増幅器のような平衡電流増幅器のミラー容量を中和することができる 。この中和は有用な帯域幅を拡大し安定性を改善する。 本開示内容を読むことにより、当業者にとって他の変形が可能である。このよ うな変形は設計上既に既知の別の構成及び電気又は電子回路を含み既に説明した 構成に変えて又は共に用いることができる。

Claims (1)

1. 【特許請求の範囲】 １．サンプルされた電流の形態の入力信号を記憶するアナログ電流メモリであっ て、平衡電流サンプルを受け取る第１及び第２の入力部と、記憶した平衡電流サ ンプルを出力する第１及び第２の出力部と、前記第１入力部に結合されている入 力部及び前記第１出力部に結合されている出力部を有する第１の電流メモリセル と、前記第２入力部に結合されている入力部及び前記第２出力部に結合されてい る出力部を有する第２の電流メモリセルとを具え、前記第１及び第２の電流メモ リセルが粗メモリセル及び微メモリセルをそれぞれ有し、粗メモリセルが前記入 力電流をクロックサイクルの第１の期間の第１の部分中にサンプリングし、前記 第１の電流メモリセルが前記入力電流及び粗メモリセルにより記憶された電流を 前記クロックサイクルの第１の期間の第２の部分中にサンプリングし、前記第１ 及び第２の電流メモリセルが記憶した出力電流を前記クロックサイクルの第２の 期間中又は次のクロックサイクル中に発生し、前記記憶された出力電流を粗メモ リセルの出力と微メモリセルの出力との結合された出力とし、粗メモリセル及び 微メモリセルが、ゲート電極とドレイン電極との間に接続したスイッチを有する 電界効果トランジスタをそれぞれ具え、前記スイッチがオープンしたとき記憶し た出力電流が得られる電流メモリにおいて、前記各粗メモリセルの電界効果トラ ンジスタのゲート電極を、その粗メモリセルのトランジスタのドレイン−ゲート 容量に等しい容量を有するキャパシタを介して他方の粗メモリセルのトランジス タのドレイン電極に接続し、前記各微メモリセルのトランジスタのゲート電極を 、前記ドレインーゲート容量に等しい容量を有するキャパシタを介して他方の微 メモリセルのトランジスタのドレイン電極に接続したことを特徴とする電流メモ リ。 ２．請求項１に記載の電流メモリにおいて、前記キャパシタの容量を増大してト ランジスタの別の欠陥を補償するように構成したことを特徴とする電流メモリ。 ３．請求項１又は２に記載の電流メモリにおいて、２個の粗電流メモリセルのト ランジスタ又は２個の微電流メモリセルのトランジスタが基板上で互いに対抗す るように配置されると共にそれぞれ２個のサブトランジスタとして形成され 、一方のトランジスタのゲートポリシリコンが他方のトランジスタの２個のドレ イン電極間に挟まれるように延在する電流メモリ。 ４．請求項３に記載の電流メモリおいて、前記２個のドレイン電極がゲートポリ シリコンの延長部の少なくとも一部上に延在する共通の区域を有する電流メモリ 。 ５．請求項１から３までのいずれか１項に記載の電流メモリにおいて、２個の粗 電流メモリセルのトランジスタ又は２個の微電流メモリセルのトランジスタが基 板上で互いに対抗するように配置され、一方のトランジスタのドレイン、ゲート 及びソースの方向が他方のトランジスタの方向と対抗し、アクティブ領域がドレ イン領域を越えるように延在し、その外縁が他方のトランジスタのゲートポリシ リコンの延長部により規定されている電流メモリ。 ６．添付図面の図３、４、５及び８又は図４から８までに記載の電流メモリ。 ７．請求項１から６までのいずれかに記載の発明と同一か否かを問わず本明細書 に内在し又は明確と新規な構成又は新規な構成の組み合わせ。