JPH0414885B2 - - Google Patents
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- JPH0414885B2 JPH0414885B2 JP60068352A JP6835285A JPH0414885B2 JP H0414885 B2 JPH0414885 B2 JP H0414885B2 JP 60068352 A JP60068352 A JP 60068352A JP 6835285 A JP6835285 A JP 6835285A JP H0414885 B2 JPH0414885 B2 JP H0414885B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Logic Circuits (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、矩形のパルス波形を有する非重畳２
相タイミング信号発生器用インタフエース回路に
関し、特にMOS型絶縁ゲート電界効果トランジ
スタ（金属酸化物半導体）を使用し、前記タイミ
ング信号における供給電圧の変動により生ずる雑
音を抑圧し、且つ供給電圧の変動に対し低感度が
重要な因子となる装置の回路の駆動に使用し得る
低雑音タイミング信号を供給するようにしたイン
タフエース回路に関するものである。
相タイミング信号発生器用インタフエース回路に
関し、特にMOS型絶縁ゲート電界効果トランジ
スタ（金属酸化物半導体）を使用し、前記タイミ
ング信号における供給電圧の変動により生ずる雑
音を抑圧し、且つ供給電圧の変動に対し低感度が
重要な因子となる装置の回路の駆動に使用し得る
低雑音タイミング信号を供給するようにしたイン
タフエース回路に関するものである。
（従来技術）
当業者において“電源変動抑圧比”（PSRR）
として周知である供給電圧変動が供給される回路
の出力に与える影響は、特に、アナログおよびデ
ジタルサブシステムを共に集積回路に用いる最近
の回路構体において、増々重要な設計パラメータ
となつてきている。
として周知である供給電圧変動が供給される回路
の出力に与える影響は、特に、アナログおよびデ
ジタルサブシステムを共に集積回路に用いる最近
の回路構体において、増々重要な設計パラメータ
となつてきている。
この場合に、供給電圧の変動により１つのサブ
システムに生じた雑音によつて他のサブシステム
に雑音を生ぜしめるのを防止することは実際のと
ころほとんど不可能である。
システムに生じた雑音によつて他のサブシステム
に雑音を生ぜしめるのを防止することは実際のと
ころほとんど不可能である。
これがため、例えば集積回路自体の内部または
外部の雑音原因から生ずる供給電圧の変動は、電
圧供給源により供給されるデジタルタイミング信
号に直接伝達されるようになる。
外部の雑音原因から生ずる供給電圧の変動は、電
圧供給源により供給されるデジタルタイミング信
号に直接伝達されるようになる。
これらデジタルタイミング信号は、普通、電圧
供給源の出力の正端子および負端子を一定時間間
隔に亘り交互に短絡することにより得ることがで
きる。
供給源の出力の正端子および負端子を一定時間間
隔に亘り交互に短絡することにより得ることがで
きる。
これがため、抑圧を行なわない場合には、タイ
ミング信号のピーク・ピーク値は電圧変動となる
全供給電圧のピーク・ピーク値に等しくなる。
ミング信号のピーク・ピーク値は電圧変動となる
全供給電圧のピーク・ピーク値に等しくなる。
したがつて供給電圧源の“雑音”は、デジタル
タイミング信号を介してこれらタイミング信号が
供給されるデジタルまたはアナログサブシステム
に伝達され、このため全システムの効率が悪くな
る。
タイミング信号を介してこれらタイミング信号が
供給されるデジタルまたはアナログサブシステム
に伝達され、このため全システムの効率が悪くな
る。
この問題には、１個のコンデンサおよびMOS
電界効果トランジスタにより形成された２個以上
のスイツチを具える基本回路構造に基づくスイツ
チト・キヤパシタ回路（SCC）の構体を考慮する
必要がある。
電界効果トランジスタにより形成された２個以上
のスイツチを具える基本回路構造に基づくスイツ
チト・キヤパシタ回路（SCC）の構体を考慮する
必要がある。
これらスイツチは矩形のパルス波形を有する非
重畳２相タイミング信号により制御され、これに
より、コンデンサの一方の極板を、他方の極板が
保持される一定電圧に対し互いに逆方向に向かう
２つの個別の基準電圧に交互に切換えるようにす
る。
重畳２相タイミング信号により制御され、これに
より、コンデンサの一方の極板を、他方の極板が
保持される一定電圧に対し互いに逆方向に向かう
２つの個別の基準電圧に交互に切換えるようにす
る。
当業者に周知であるように、これら基本的スイ
ツチト・キヤパシタ回路構体は電気的作動に関し
て抵抗と等価と見做され、特にPCM（パルス符号
変調方式）方式の伝送システムに使用される高品
質集積化能動フイルタ回路構体に用いるのに特に
好適である。
ツチト・キヤパシタ回路構体は電気的作動に関し
て抵抗と等価と見做され、特にPCM（パルス符号
変調方式）方式の伝送システムに使用される高品
質集積化能動フイルタ回路構体に用いるのに特に
好適である。
従来の抵抗の代わりにこれと等価なスイツチ
ト・キヤパシタ回路を使用すると、正確な再現性
および小型集積化という利点があり、さらにデジ
タル集積回路に用いられる技術をそのまま利用で
きる利点がある。
ト・キヤパシタ回路を使用すると、正確な再現性
および小型集積化という利点があり、さらにデジ
タル集積回路に用いられる技術をそのまま利用で
きる利点がある。
モノリシツクに集積化された能動フイルタにス
イツチト・キヤパシタ回路を使用すれば、経済性
の利点ばかりでなく、これら能動フイルタに次段
で演算校正することなく良好に制御し得る特性を
も与えることができる。
イツチト・キヤパシタ回路を使用すれば、経済性
の利点ばかりでなく、これら能動フイルタに次段
で演算校正することなく良好に制御し得る特性を
も与えることができる。
（発明が解決しようとする問題点）
上述の利点は、供給電圧の変動により生じた雑
音がMOSトランジスタスイツチを制御する同期
信号によりフイルタ出力に伝達された場合には打
消されるようになる。
音がMOSトランジスタスイツチを制御する同期
信号によりフイルタ出力に伝達された場合には打
消されるようになる。
以上説明したことを第１図に示す従来の回路図
を例にとつて示す。この回路図はスイツチト・キ
ヤパシタ差動積分回路であり、PCM伝送方式の
能動フイルタにおける基本構成部品として使用さ
れる。
を例にとつて示す。この回路図はスイツチト・キ
ヤパシタ差動積分回路であり、PCM伝送方式の
能動フイルタにおける基本構成部品として使用さ
れる。
第１図の回路図には、コンデンサCs、２対の
MOS電界効果トランジスタＭ１１，Ｍ１２，Ｍ
２１およびＭ２２、並びに差動形演算増幅器Ａ１
を示す。
MOS電界効果トランジスタＭ１１，Ｍ１２，Ｍ
２１およびＭ２２、並びに差動形演算増幅器Ａ１
を示す。
全てがＮチヤンネルまたはＰチヤンネル形のト
ランジスタはコンデンサCsをスイツチングする
スイツチとして作動する。トランジスタＭ１１の
ゲート電極およびトランジスタＭ２１のゲート電
極を第１入力端子Ｃに接続する。
ランジスタはコンデンサCsをスイツチングする
スイツチとして作動する。トランジスタＭ１１の
ゲート電極およびトランジスタＭ２１のゲート電
極を第１入力端子Ｃに接続する。
トランジスタＭ１２のゲート電極およびトラン
ジスタＭ２２のゲート電極を第２入力端子に接
続する。
ジスタＭ２２のゲート電極を第２入力端子に接
続する。
２入力端子Ｃおよびを矩形のパルス波形（図
示せず）を有する非重畳２相タイミング信号発生
器の出力端子に接続する。
示せず）を有する非重畳２相タイミング信号発生
器の出力端子に接続する。
コンデンサCsの第１端子をトランジスタＭ１
１を経て回路のアース点に接続すると共にトラン
ジスタＭ１２を経て演算増幅器Ａ１の反転入力端
子（−）に接続する。
１を経て回路のアース点に接続すると共にトラン
ジスタＭ１２を経て演算増幅器Ａ１の反転入力端
子（−）に接続する。
コンデンサCsの第２端子をトランジスタＭ２
１およびＭ２２を夫々経て第１および第２電圧信
号入力端子v1(t)およびv2(t)に接続する。
１およびＭ２２を夫々経て第１および第２電圧信
号入力端子v1(t)およびv2(t)に接続する。
演算増幅器Ａ１の非反転入力端子（＋）をアー
ス点に接続する。
ス点に接続する。
演算増幅器Ａ１の電圧信号出力端子v0(t)を集積
コンデンサＣ１を経て加算点として動作する接続
点Ｓで反転入力端子（−）に接続する。
コンデンサＣ１を経て加算点として動作する接続
点Ｓで反転入力端子（−）に接続する。
高い信号レベルがトランジスタＭ１２のゲート
電極に供給されると、コンデンサCsに充電され
た電荷がＮチヤンネル形とするトランジスタＭ１
２を経て加算点に注入され、タイミング信号発生
器の供給電圧源の電圧変化によりタイミング信号
自体が影響される雑音はトランジスタＭ１２のゲ
ートチヤネル漂遊容量CGSを経て加算点に転送さ
れる。
電極に供給されると、コンデンサCsに充電され
た電荷がＮチヤンネル形とするトランジスタＭ１
２を経て加算点に注入され、タイミング信号発生
器の供給電圧源の電圧変化によりタイミング信号
自体が影響される雑音はトランジスタＭ１２のゲ
ートチヤネル漂遊容量CGSを経て加算点に転送さ
れる。
演算増幅器Ａ１の出力信号もこの雑音の影響を
受ける。
受ける。
トランジスタＭ１２に供給されるタイミング信
号の電圧レベルの変動δVCは出力信号VO(t)の電圧
レベルの変動δVOの原因となり、この関係は δVO＝CGS／CIδVC で表わされる。
号の電圧レベルの変動δVCは出力信号VO(t)の電圧
レベルの変動δVOの原因となり、この関係は δVO＝CGS／CIδVC で表わされる。
上述の種々のスイツチト・キヤパシタ回路構体
を具える複雑な回路システム、例えば回路全体で
能動フイルタの出力信号は、演算増幅器の入力側
の加算点と供給電源との間のタイミング信号が供
給される多数の接続点により影響を受ける。
を具える複雑な回路システム、例えば回路全体で
能動フイルタの出力信号は、演算増幅器の入力側
の加算点と供給電源との間のタイミング信号が供
給される多数の接続点により影響を受ける。
これら多数の接続点の主通路は、モノリシツク
に集積化されたコンデンサの漂遊容量、スイツチ
として作動するMOSトランジスタの漂遊容量、
および接続トラツクの漂遊容量により形成され
る。
に集積化されたコンデンサの漂遊容量、スイツチ
として作動するMOSトランジスタの漂遊容量、
および接続トラツクの漂遊容量により形成され
る。
この欠点を除去するための主な技術上の解決策
としては、例えば集積コンデンサおよび接続トラ
ツクの双方をアース点に接続された拡散領域で遮
蔽すること、およびMOSトランジスタを安定化
電圧で駆動するように拡散領域をバイアスするこ
とが知られている。
としては、例えば集積コンデンサおよび接続トラ
ツクの双方をアース点に接続された拡散領域で遮
蔽すること、およびMOSトランジスタを安定化
電圧で駆動するように拡散領域をバイアスするこ
とが知られている。
さらに普通Ｎチヤンネルトランジスタを具える
演算増幅器の入力に対しMOSトランジスタのチ
ヤンネルと基板との間の相互コンダクタンスの影
響を制限するためには、これらトランジスタの各
ソース領域を基板に接続する。
演算増幅器の入力に対しMOSトランジスタのチ
ヤンネルと基板との間の相互コンダクタンスの影
響を制限するためには、これらトランジスタの各
ソース領域を基板に接続する。
さらに、高感度の能動フイルタに対して特に使
用され且つ回路レベルで排他的に作動する供給電
源に対する雑音感度の問題の既知の解決策には、
出力信号の雑音の影響を相殺するために完全に差
動的に回路システムを使用することが含まれる。
用され且つ回路レベルで排他的に作動する供給電
源に対する雑音感度の問題の既知の解決策には、
出力信号の雑音の影響を相殺するために完全に差
動的に回路システムを使用することが含まれる。
（問題点を解決するための手段）
本発明の目的は、特にPCM伝送方式に使用す
るのに適した矩形状のパルス波形信号を発生する
非重畳２相タイミング信号発生器のため雑音抑圧
インタフエース回路を提供せんとするにある。
るのに適した矩形状のパルス波形信号を発生する
非重畳２相タイミング信号発生器のため雑音抑圧
インタフエース回路を提供せんとするにある。
この目的のため第１および第２給電端子＋
VDD，−VSSに夫々接続されたソース電極と第１お
よび第２基準電圧V+ref，V-refに夫々接続され
たゲート電極とを有する第１および第２電解効果
トランジスタＭ１，Ｍ２を具え、前記基準電圧
V+ref，V-refは第１トランジスタＭ１のゲート
電極を第１給電端子＋VDDに対し、定電圧に、お
よび第２トランジスタＭ２のゲート電極を第２給
電端子−VSSに対し定電圧に夫々保持し；さらに、
第１および第２給電端子＋VDD，−VSSの電圧の中
間にこれら電圧から等電圧相違する電圧値を有す
る定電圧の回路接続点（アース）を具え、少なく
とも２個の電界効果トランジスタＭ３，Ｍ４をそ
のソースおよびドレイン電極を経て前記回路接続
点と第１トランジスタＭ１のドレイン電極との間
に挿入し、さらに、前記回路接続点と第２トラン
ジスタＭ２のドレイン電極との間に、第１トラン
ジスタのドレイン電極と回路接続点との間に挿入
したトランジスタＭ３，Ｍ４の数と等しい数のト
ランジスタＭ５，Ｍ６を、そのソースおよびドレ
イン電極を経て挿入し、前記第１トランジスタＭ
１と第２トランジスタＭ２との間に挿入されたト
ランジスタＭ３，Ｍ４，Ｍ５，Ｍ６の各々のゲー
ト電極をそのドレイン電極に接続し、前記第１お
よび第２トランジスタＭ１，Ｍ２の両ドレイン電
極を第１および第２電界効果トランスフアトラン
ジスタＭ７，Ｍ８を夫々経て第２出力端子CKに
接続し、該電界効果トランスフアトランジスタＭ
７，Ｍ８のゲート電極を第１入力端子Ｃに共通接
続し、前記第１および第２トランジスタＭ１，Ｍ
２の両ドレイン電極を第３および第４電界効果ト
ランジスフアトランジスタＭ９，Ｍ１０を夫々経
て第１出力端子CKに接続し、該電界効果トラン
スフアトランジスタＭ９，Ｍ１０の両ゲート電極
を第２入力端子に接続し、さらに、前記第１お
よび第２トランジスタＭ１，Ｍ２を適宜バイアス
してこれらトランジスタがその動作領域の飽和領
域で作動し得るようにしたことを特徴とする。
VDD，−VSSに夫々接続されたソース電極と第１お
よび第２基準電圧V+ref，V-refに夫々接続され
たゲート電極とを有する第１および第２電解効果
トランジスタＭ１，Ｍ２を具え、前記基準電圧
V+ref，V-refは第１トランジスタＭ１のゲート
電極を第１給電端子＋VDDに対し、定電圧に、お
よび第２トランジスタＭ２のゲート電極を第２給
電端子−VSSに対し定電圧に夫々保持し；さらに、
第１および第２給電端子＋VDD，−VSSの電圧の中
間にこれら電圧から等電圧相違する電圧値を有す
る定電圧の回路接続点（アース）を具え、少なく
とも２個の電界効果トランジスタＭ３，Ｍ４をそ
のソースおよびドレイン電極を経て前記回路接続
点と第１トランジスタＭ１のドレイン電極との間
に挿入し、さらに、前記回路接続点と第２トラン
ジスタＭ２のドレイン電極との間に、第１トラン
ジスタのドレイン電極と回路接続点との間に挿入
したトランジスタＭ３，Ｍ４の数と等しい数のト
ランジスタＭ５，Ｍ６を、そのソースおよびドレ
イン電極を経て挿入し、前記第１トランジスタＭ
１と第２トランジスタＭ２との間に挿入されたト
ランジスタＭ３，Ｍ４，Ｍ５，Ｍ６の各々のゲー
ト電極をそのドレイン電極に接続し、前記第１お
よび第２トランジスタＭ１，Ｍ２の両ドレイン電
極を第１および第２電界効果トランスフアトラン
ジスタＭ７，Ｍ８を夫々経て第２出力端子CKに
接続し、該電界効果トランスフアトランジスタＭ
７，Ｍ８のゲート電極を第１入力端子Ｃに共通接
続し、前記第１および第２トランジスタＭ１，Ｍ
２の両ドレイン電極を第３および第４電界効果ト
ランジスフアトランジスタＭ９，Ｍ１０を夫々経
て第１出力端子CKに接続し、該電界効果トラン
スフアトランジスタＭ９，Ｍ１０の両ゲート電極
を第２入力端子に接続し、さらに、前記第１お
よび第２トランジスタＭ１，Ｍ２を適宜バイアス
してこれらトランジスタがその動作領域の飽和領
域で作動し得るようにしたことを特徴とする。
（実施例）
図面につき本発明を以下に詳細に説明する。
第２図に示す本発明のインタフエース回路を、
MOS絶縁ゲート・エンハンスメント型電界効果
トランジスタ集積回路で構成することができる。
MOS絶縁ゲート・エンハンスメント型電界効果
トランジスタ集積回路で構成することができる。
この回路の一部分を複雑な集積回路（図示せ
ず）で形成することもできる。
ず）で形成することもできる。
インタフエース回路は夫々Ｐチヤンネルおよび
Ｎチヤンネル形の第１および第２トランジスタＭ
１およびＭ２を具え、この各トランジスタは供給
電圧源の正端子＋VDDおよび負端子−VSSに夫々
接続されたソース電極を有し、これら両端子の電
圧は当業者に“アナログアース”として規定され
る回路のアース点に関し同極性および逆極性とす
る。
Ｎチヤンネル形の第１および第２トランジスタＭ
１およびＭ２を具え、この各トランジスタは供給
電圧源の正端子＋VDDおよび負端子−VSSに夫々
接続されたソース電極を有し、これら両端子の電
圧は当業者に“アナログアース”として規定され
る回路のアース点に関し同極性および逆極性とす
る。
トランジスタＭ１およびＭ２のゲート電極を第
１および第２基準電圧V+refおよびV-refに夫々
接続し、両基準電圧は正端子＋VDDおよび負端子
−VSS夫々に対し所定電圧に両電極を設定する回
路手段（図示せず）により形成する。
１および第２基準電圧V+refおよびV-refに夫々
接続し、両基準電圧は正端子＋VDDおよび負端子
−VSS夫々に対し所定電圧に両電極を設定する回
路手段（図示せず）により形成する。
各々がＮチヤンネル形であると共にゲート電極
をドレイン電極に接続した第３、４、５および６
トランジスタＭ３，Ｍ４，Ｍ５およびＭ６をトラ
ンジスタＭ１のドレイン電極とトランジスタＭ２
のドレイン電極との間にそのソースおよびドレイ
ン電極が直列に接続された状態で挿入する。
をドレイン電極に接続した第３、４、５および６
トランジスタＭ３，Ｍ４，Ｍ５およびＭ６をトラ
ンジスタＭ１のドレイン電極とトランジスタＭ２
のドレイン電極との間にそのソースおよびドレイ
ン電極が直列に接続された状態で挿入する。
トランジスタＭ４のソース電極とトランジスタ
Ｍ５のドレイン電極との間の中央接続点をアース
点に接続する。
Ｍ５のドレイン電極との間の中央接続点をアース
点に接続する。
インタフエース回路には第１および第２入力端
子Ｃおよび並びに第１および第２出力端子CK
およびを夫々設ける。
子Ｃおよび並びに第１および第２出力端子CK
およびを夫々設ける。
Ｐチヤンネルの第７トランジスタＭ７およびＮ
チヤンネルの第８トランジスタＭ８の両ゲート電
極間の接続点によつて第１入力端子Ｃを形成し、
両ドレイン電極を共通接続して第２出力端子
を形成する。
チヤンネルの第８トランジスタＭ８の両ゲート電
極間の接続点によつて第１入力端子Ｃを形成し、
両ドレイン電極を共通接続して第２出力端子
を形成する。
第７および第８トランジスタＭ７およびＭ８の
ソース電極を、回路接続点VLで第１トランジス
タＭ１のドレイン電極に、および回路接続点Ｖで
第２トランジスタのドレイン電極に夫々接続す
る。
ソース電極を、回路接続点VLで第１トランジス
タＭ１のドレイン電極に、および回路接続点Ｖで
第２トランジスタのドレイン電極に夫々接続す
る。
夫々ＰチヤンネルおよびＮチヤンネルである第
９および第10トランジスタＭ９およびＭ１０のゲ
ート電極間の接続点によつて第２入力端子を形
成し、両トランジスタのドレイン電極を共通接続
して第１出力端子CKを形成する。
９および第10トランジスタＭ９およびＭ１０のゲ
ート電極間の接続点によつて第２入力端子を形
成し、両トランジスタのドレイン電極を共通接続
して第１出力端子CKを形成する。
第９および第10トランジスタＭ９およびＭ１０
のソース電極を、回路接続点VHで第１トランジ
スタＭ１のドレイン電極に、および回路接続点Ｖ
で第２トランジスタＭ２のドレイン電極に夫々接
続する。
のソース電極を、回路接続点VHで第１トランジ
スタＭ１のドレイン電極に、および回路接続点Ｖ
で第２トランジスタＭ２のドレイン電極に夫々接
続する。
出力端子CKおよびの各々を接続点VHおよ
びVLの電圧レベルに交互に切換えるためにはト
ランジスタＭ７，Ｍ８，Ｍ９およびＭ１０を入力
端子Ｃおよびに供給されるタイミング信号によ
り駆動されるスイツチとして排他的に作動させる
ようにする。
びVLの電圧レベルに交互に切換えるためにはト
ランジスタＭ７，Ｍ８，Ｍ９およびＭ１０を入力
端子Ｃおよびに供給されるタイミング信号によ
り駆動されるスイツチとして排他的に作動させる
ようにする。
このようにして、第２図に示すインタフエース
回路の出力端子に、２つの非重畳位相状態にあ
り、且つ矩形のパルス波形を有するタイミング信
号を得るようにする。
回路の出力端子に、２つの非重畳位相状態にあ
り、且つ矩形のパルス波形を有するタイミング信
号を得るようにする。
しかし、入力信号は対称的に実際には、これら
出力タイミング信号は供給電圧による雑音を含ん
でいない。
出力タイミング信号は供給電圧による雑音を含ん
でいない。
本発明によれば、両接続点VHおよびVL間の電
位差を、これら接続点を供給電源から電気的に減
結合することにより一定に保つて、その電圧を供
給電圧の変動にほぼ無関係に保持し得るようにす
る。
位差を、これら接続点を供給電源から電気的に減
結合することにより一定に保つて、その電圧を供
給電圧の変動にほぼ無関係に保持し得るようにす
る。
供給電源の負端子−VSSの電圧の変動によつて
集積回路基板のバイアスが変動し、その結果エン
ハンスメント型として飽和し、ダイオード接続さ
れたトランジスタＭ３，Ｍ４，Ｍ５およびＭ６の
しきい値が変動するのを防止するためには、これ
らトランジスタが設けられているＰ形不純物のド
ープ領域を各トランジスタのソース電極に短絡し
得るようにする。
集積回路基板のバイアスが変動し、その結果エン
ハンスメント型として飽和し、ダイオード接続さ
れたトランジスタＭ３，Ｍ４，Ｍ５およびＭ６の
しきい値が変動するのを防止するためには、これ
らトランジスタが設けられているＰ形不純物のド
ープ領域を各トランジスタのソース電極に短絡し
得るようにする。
これがため、接続点VHとVLとの間に挿入した
トランジスタの両端間の全電圧降下は一定に保持
されるようになる。
トランジスタの両端間の全電圧降下は一定に保持
されるようになる。
しかし、本発明の主な特徴は、２個の相補トラ
ンジスタＭ１およびＭ２を適宜バイアスしてこれ
らトランジスタを飽和状態で常時作動させるよう
にする点にある。その理由はこれらトランジスタ
の各ソース電極も、これらトランジスタを設けた
ドープ領域に短絡されているからである。
ンジスタＭ１およびＭ２を適宜バイアスしてこれ
らトランジスタを飽和状態で常時作動させるよう
にする点にある。その理由はこれらトランジスタ
の各ソース電極も、これらトランジスタを設けた
ドープ領域に短絡されているからである。
この目的のため、基準電圧V+refおよびV-ref
並びに接続点VHとVLとの間に挿入したトランジ
スタＭ３，Ｍ４，Ｍ５およびＭ６のしきい値電圧
の値を適宜選定する。トランジスタＭ１およびＭ
２に供給されるゲート・ソース間電圧が一定であ
るため、これらトランジスタのドレイン電流は一
定となり、したがつて供給電源の変動に無関係と
なる。
並びに接続点VHとVLとの間に挿入したトランジ
スタＭ３，Ｍ４，Ｍ５およびＭ６のしきい値電圧
の値を適宜選定する。トランジスタＭ１およびＭ
２に供給されるゲート・ソース間電圧が一定であ
るため、これらトランジスタのドレイン電流は一
定となり、したがつて供給電源の変動に無関係と
なる。
第２図の回路図から明らかなように、接続点
VHの電圧変化δVDDは正端子＋VDDの電圧変化δVDD
と対応関係があり、それは式 δVH＝gol／gn／２＋golδVDD ＝2gol／gn＋2golδVDD で表わされる。ただし、gmは同一と仮定したト
ランジスタＭ３およびＭ４の相互コンダクタンス
とし、golはトランジスタＭ１の出力コンダクタ
ンスとする。同様の関係が負端子−VSSの電圧変
化と接続点VLの負端子と同調する電圧変化との
間にも存在する。δVHを最小にするには、比
gol／gmをできる限り小さくする必要がある。
VHの電圧変化δVDDは正端子＋VDDの電圧変化δVDD
と対応関係があり、それは式 δVH＝gol／gn／２＋golδVDD ＝2gol／gn＋2golδVDD で表わされる。ただし、gmは同一と仮定したト
ランジスタＭ３およびＭ４の相互コンダクタンス
とし、golはトランジスタＭ１の出力コンダクタ
ンスとする。同様の関係が負端子−VSSの電圧変
化と接続点VLの負端子と同調する電圧変化との
間にも存在する。δVHを最小にするには、比
gol／gmをできる限り小さくする必要がある。
供給電源の雑音により生じた接続点VHでの電
圧変化δVHを最小にするために、飽和領域で動作
する電界降下トランジスタの特定のバイアス電流
に対する相互コンダクタンスの値を出力コンダク
タンスより大きくし、トランジスタＭ１をその動
作領域の飽和領域に保持する。同様にしてトラン
ジスタＭ２も飽和領域で動作するようにする。
圧変化δVHを最小にするために、飽和領域で動作
する電界降下トランジスタの特定のバイアス電流
に対する相互コンダクタンスの値を出力コンダク
タンスより大きくし、トランジスタＭ１をその動
作領域の飽和領域に保持する。同様にしてトラン
ジスタＭ２も飽和領域で動作するようにする。
この供給電源の雑音に関する問題の解決策は、
既知の適切な手段、例えばできる限り上記比
gol／gmを減少するように特に長いチヤンネルを
有するトランジスタＭ１およびＭ２を製造する等
の手段を用いて最適化することである。
既知の適切な手段、例えばできる限り上記比
gol／gmを減少するように特に長いチヤンネルを
有するトランジスタＭ１およびＭ２を製造する等
の手段を用いて最適化することである。
本発明のインタフエース回路において、通常の
使用の要求に対してさほど重要でない信号のダイ
ナミツクレンジを犠牲にして実際に雑音低減（〜
46dB）を得ることができる。
使用の要求に対してさほど重要でない信号のダイ
ナミツクレンジを犠牲にして実際に雑音低減（〜
46dB）を得ることができる。
トランジスタＭ１およびＭ２を飽和領域で作動
させると、最大出力信号電圧は式 （VH−VL）MAX＝V+ref−V-ref＋（TTo＋｜
VTp｜） で与えられる。ただし、VToおよびVTpは夫々相
補形トランジスタＭ２およびＭ１のしきい値電圧
とする。
させると、最大出力信号電圧は式 （VH−VL）MAX＝V+ref−V-ref＋（TTo＋｜
VTp｜） で与えられる。ただし、VToおよびVTpは夫々相
補形トランジスタＭ２およびＭ１のしきい値電圧
とする。
基準電圧V+refおよびV-refを適宜選択してし
きい値電圧より数百ミリボルト高い電圧でバイア
スし得るようにし、出力同期信号のダイナミツク
レンジも＋VDDと−VSSとの間の供給電圧に近づ
ける。
きい値電圧より数百ミリボルト高い電圧でバイア
スし得るようにし、出力同期信号のダイナミツク
レンジも＋VDDと−VSSとの間の供給電圧に近づ
ける。
以上本発明の一実施例を図と共に説明したが、
この他に本発明の範囲において種々の変更例が考
えられること明らかである。
この他に本発明の範囲において種々の変更例が考
えられること明らかである。
例えば、出力パルス信号に最適ダイナミツクレ
ンジを与えるため、アース点に接続された中央接
続点で対称な配置を維持しつつより多くのダイオ
ード接続したトランジスタを接続点VHとVLとの
間に介挿することができる。
ンジを与えるため、アース点に接続された中央接
続点で対称な配置を維持しつつより多くのダイオ
ード接続したトランジスタを接続点VHとVLとの
間に介挿することができる。
第１図は、従来の能動フイルタのためのスイツ
チト・キヤパシタ差動積分器の回路図、第２図
は、本発明の雑音抑圧インタフエース回路の回路
図である。 Ａ１……差動形演算増幅器、Ｃ，……入力端
子、CK，……出力端子、Ｍ１〜Ｍ１２，Ｍ２
１，Ｍ２２……電界効果トランジスタ、＋VDD…
…正端子、−VSS……負端子、V+ref，V-ref……
基準電圧。
チト・キヤパシタ差動積分器の回路図、第２図
は、本発明の雑音抑圧インタフエース回路の回路
図である。 Ａ１……差動形演算増幅器、Ｃ，……入力端
子、CK，……出力端子、Ｍ１〜Ｍ１２，Ｍ２
１，Ｍ２２……電界効果トランジスタ、＋VDD…
…正端子、−VSS……負端子、V+ref，V-ref……
基準電圧。
Claims (1)
- 【特許請求の範囲】 １ 矩形状のパルス波形信号を発生するタイミン
グ信号発生器に接続された第１および第２入力端
子Ｃ，とユーザ回路に接続された第１および第
２出力端子CK，とを有する非重畳２相タイミ
ング信号発生器の雑音抑圧インタフエース回路に
おいて、第１および第２給電端子＋VDD，−VSSに
夫々接続されたソース電極と第１および第２基準
電圧V+ref，V-refに夫々接続されたゲート電極
とを有する第１および第２電解効果トランジスタ
Ｍ１，Ｍ２を具え、前記基準電圧V+ref，V-ref
は第１トランジスタＭ１のゲート電極を第１給電
端子＋VDDに対し、定電圧に、および第２トラン
ジスタＭ２のゲート電極を第２給電端子−VSSに
対し定電圧に夫々保持し；さらに、第１および第
２給電端子＋VDD，−VSSの電圧の中間にこれら電
圧から等電圧相違する電圧値を有する定電圧の回
路接続点（アース）を具え、少なくとも２個の電
界効果トランジスタＭ３，Ｍ４をそのソースおよ
びドレイン電極を経て前記回路接続点と第１トラ
ンジスタＭ１のドレイン電極との間に挿入し、さ
らに、前記回路接続点と第２トランジスタＭ２の
ドレイン電極との間に、第１トランジスタのドレ
イン電極と回路接続点との間に挿入したトランジ
スタＭ３，Ｍ４の数と等しい数のトランジスタＭ
５，Ｍ６を、そのソースおよびドレイン電極を経
て挿入し、前記第１トランジスタＭ１と第２トラ
ンジスタＭ２との間に挿入されたトランジスタＭ
３，Ｍ４，Ｍ５，Ｍ６の各々のゲート電極をその
ドレイン電極に接続し、前記第１および第２トラ
ンジスタＭ１，Ｍ２の両ドレイン電極を第１およ
び第２電界効果トランスフアトランジスタＭ７，
Ｍ８を夫々経て第２出力端子に接続し、該電
界効果トランスフアトランジスタＭ７，Ｍ８のゲ
ート電極を第１入力端子Ｃに共通接続し、前記第
１および第２トランジスタＭ１，Ｍ２の両ドレイ
ン電極を第３および第４電界効果トランジスフア
トランジスタＭ９，Ｍ１０を夫々経て第１出力端
子CKに接続し、該電界効果トランスフアトラン
ジスタＭ９，Ｍ１０の両ゲート電極を第２入力端
子に接続し、さらに、前記第１および第２トラ
ンジスタＭ１，Ｍ２を適宜バイアスしてこれらト
ランジスタがその動作領域の飽和領域で作動し得
るようにしたことを特徴とする雑音抑圧インタフ
エース回路。 ２ 第１電界効果トランジスタＭ１並びに第１お
よび第２電界効果トランスフアトランジスタをＰ
チヤンネル形とし、その他前記回路に含まれる全
部のトランジスタをＮチヤンネル形とするように
したことを特徴とする特許請求の範囲第１項記載
の雑音抑圧インタフエース回路。 ３ 前記回路に含まれる全部のトランジスタを
MOS絶縁ゲート・エンハンスメント型電界効果
トランジスタとすることを特徴とする特許請求の
範囲第２項記載の雑音抑圧インタフエース回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT20337/84A IT1218845B (it) | 1984-03-30 | 1984-03-30 | Circuito di interfaccia attenuatore di rumore per generatori di segnali di temporizzazione a due fasi non sovrapposte |
| IT20337A/84 | 1984-03-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60229420A JPS60229420A (ja) | 1985-11-14 |
| JPH0414885B2 true JPH0414885B2 (ja) | 1992-03-16 |
Family
ID=11165831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60068352A Granted JPS60229420A (ja) | 1984-03-30 | 1985-03-30 | 非重畳２相タイミング信号発生器用雑音抑圧インターフエース回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4752704A (ja) |
| JP (1) | JPS60229420A (ja) |
| DE (1) | DE3511688A1 (ja) |
| FR (1) | FR2562356B1 (ja) |
| GB (1) | GB2158666B (ja) |
| IT (1) | IT1218845B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3717922A1 (de) * | 1987-05-27 | 1988-12-08 | Sgs Halbleiterbauelemente Gmbh | Als integrierte schaltung ausgebildete schaltereinrichtung |
| US4877980A (en) * | 1988-03-10 | 1989-10-31 | Advanced Micro Devices, Inc. | Time variant drive circuit for high speed bus driver to limit oscillations or ringing on a bus |
| JPH024011A (ja) * | 1988-06-21 | 1990-01-09 | Nec Corp | アナログスイッチ回路 |
| US4894562A (en) * | 1988-10-03 | 1990-01-16 | International Business Machines Corporation | Current switch logic circuit with controlled output signal levels |
| JP2642465B2 (ja) * | 1989-01-17 | 1997-08-20 | 株式会社東芝 | アナログ信号入力回路 |
| US4975653A (en) * | 1989-08-29 | 1990-12-04 | Delco Electronics Corporation | FM detector using switched capacitor circuits |
| JPH04146650A (ja) * | 1990-10-08 | 1992-05-20 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| DE10163461A1 (de) * | 2001-12-21 | 2003-07-10 | Austriamicrosystems Ag | Schaltungsanordnung zur Bereitstellung eines Ausgangssignals mit einstellbarer Flankensteilheit |
| US8154320B1 (en) * | 2009-03-24 | 2012-04-10 | Lockheed Martin Corporation | Voltage level shifter |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4042833A (en) * | 1976-08-25 | 1977-08-16 | Rockwell International Corporation | In-between phase clamping circuit to reduce the effects of positive noise |
| GB2034937B (en) * | 1978-11-14 | 1983-01-06 | Philips Electronic Associated | Regulated power supply |
| JPS56108258A (en) * | 1980-02-01 | 1981-08-27 | Seiko Instr & Electronics Ltd | Semiconductor device |
| JPS5780828A (en) * | 1980-11-07 | 1982-05-20 | Hitachi Ltd | Semiconductor integrated circuit device |
| US4370628A (en) * | 1980-11-17 | 1983-01-25 | Texas Instruments Incorporated | Relaxation oscillator including constant current source and latch circuit |
| JPS583183A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | 半導体装置の出力回路 |
| JPS5838032A (ja) * | 1981-08-13 | 1983-03-05 | Fujitsu Ltd | Ｃ―ｍｏｓインバータ駆動用バッファ回路 |
-
1984
- 1984-03-30 IT IT20337/84A patent/IT1218845B/it active
-
1985
- 1985-03-29 US US06/717,391 patent/US4752704A/en not_active Expired - Lifetime
- 1985-03-29 FR FR8504749A patent/FR2562356B1/fr not_active Expired
- 1985-03-29 DE DE19853511688 patent/DE3511688A1/de active Granted
- 1985-03-30 JP JP60068352A patent/JPS60229420A/ja active Granted
- 1985-04-01 GB GB08508435A patent/GB2158666B/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| FR2562356B1 (fr) | 1988-07-29 |
| IT1218845B (it) | 1990-04-24 |
| IT8420337A0 (it) | 1984-03-30 |
| JPS60229420A (ja) | 1985-11-14 |
| GB8508435D0 (en) | 1985-05-09 |
| FR2562356A1 (fr) | 1985-10-04 |
| US4752704A (en) | 1988-06-21 |
| GB2158666B (en) | 1988-04-20 |
| DE3511688C2 (ja) | 1993-05-06 |
| DE3511688A1 (de) | 1985-10-10 |
| GB2158666A (en) | 1985-11-13 |
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