JPH1050843A - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
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- JPH1050843A JPH1050843A JP8199485A JP19948596A JPH1050843A JP H1050843 A JPH1050843 A JP H1050843A JP 8199485 A JP8199485 A JP 8199485A JP 19948596 A JP19948596 A JP 19948596A JP H1050843 A JPH1050843 A JP H1050843A
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- wiring
- integrated circuit
- semiconductor integrated
- wiring layer
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】半導体集積回路の被覆率を上げることでローデ
ィング効果をなくし、チップの歩留まり低下を抑制する
半導体集積回路及びその製造方法を提供する。 【解決手段】半導体基板上に配線層を形成する工程と、
半導体基板上に、ダミーパターン発生禁止領域を設定す
る工程と、半導体基板上のダミーパターン発生禁止領域
を除く領域に、ダミーパターンを形成する工程により製
造されることを特徴とする。ダミーパターンが、ダミー
パターン発生禁止領域には発生しないようにレイアウト
パターンを作成したため、被覆率が大きく且つ配線容量
の少ない半導体集積回路を提供することが出来る。
ィング効果をなくし、チップの歩留まり低下を抑制する
半導体集積回路及びその製造方法を提供する。 【解決手段】半導体基板上に配線層を形成する工程と、
半導体基板上に、ダミーパターン発生禁止領域を設定す
る工程と、半導体基板上のダミーパターン発生禁止領域
を除く領域に、ダミーパターンを形成する工程により製
造されることを特徴とする。ダミーパターンが、ダミー
パターン発生禁止領域には発生しないようにレイアウト
パターンを作成したため、被覆率が大きく且つ配線容量
の少ない半導体集積回路を提供することが出来る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
するもので、特にダミーパターンを有する半導体集積回
路及びその製造方法に関する。
するもので、特にダミーパターンを有する半導体集積回
路及びその製造方法に関する。
【０００２】
【従来の技術】半導体集積回路のレイアウト設計では、
所望の回路構成及び回路特性を得るために、確立された
設計手法に基づきレイアウトされている。このため被覆
率（あるレイヤーのパターンデータがチップサイズに閉
める割合）が半導体集積回路のパターン毎に変動してい
る。一方半導体集積回路の製造において、ポリシリコン
やアルミニウムの被覆率が低い製品では、ポリシリコン
やアルミニウムのエッチング時に、オーバーエッチング
状態となってしまう現象が生じる。この現象をローディ
ング効果といい、歩留まりが低下する原因となってい
る。半導体集積回路の高集積化に伴い、素子の微細化を
行う必要があるが、先に示したようにエッチング時にロ
ーディング効果が生じてしまい、微細化が実現出来ない
という問題が生じてしまう。そこで従来技術では、ポリ
シリコンやアルミニウムの被覆率の低い製品についてそ
の被覆率を上げるために、ダミーパターンを設計基準を
満足させつつ追加している。ダミーパターンは配線等の
素子の役割を果たさない、パターンである。以下に従来
のダミーパターンを発生させた半導体集積回路を示す。
所望の回路構成及び回路特性を得るために、確立された
設計手法に基づきレイアウトされている。このため被覆
率（あるレイヤーのパターンデータがチップサイズに閉
める割合）が半導体集積回路のパターン毎に変動してい
る。一方半導体集積回路の製造において、ポリシリコン
やアルミニウムの被覆率が低い製品では、ポリシリコン
やアルミニウムのエッチング時に、オーバーエッチング
状態となってしまう現象が生じる。この現象をローディ
ング効果といい、歩留まりが低下する原因となってい
る。半導体集積回路の高集積化に伴い、素子の微細化を
行う必要があるが、先に示したようにエッチング時にロ
ーディング効果が生じてしまい、微細化が実現出来ない
という問題が生じてしまう。そこで従来技術では、ポリ
シリコンやアルミニウムの被覆率の低い製品についてそ
の被覆率を上げるために、ダミーパターンを設計基準を
満足させつつ追加している。ダミーパターンは配線等の
素子の役割を果たさない、パターンである。以下に従来
のダミーパターンを発生させた半導体集積回路を示す。
【０００３】図２に第１の従来の半導体集積回路のレイ
アウトパターンを示す。図２( ａ)は初期( ダミーパタ
ーンを有さない) のレイアウトパターンであり、( ｂ)
は初期のパターンにダミーパターンを書き加えた合成レ
イアウトパターンである。
アウトパターンを示す。図２( ａ)は初期( ダミーパタ
ーンを有さない) のレイアウトパターンであり、( ｂ)
は初期のパターンにダミーパターンを書き加えた合成レ
イアウトパターンである。
【０００４】半導体基板１０１表面上に、トランジスタ
領域( 例えばポリシリコンゲート電極) １０３、ポリシ
リコン配線領域１０５、金属配線領域１０７が形成され
ている。半導体集積回路の高集積化及び微細化に伴い、
例えばポリシリコン配線１０５の形成時、ローディング
効果が生じてしまい、ポリシリコン配線１０５の微細加
工が不可能な場合が生じてしまう。この問題を解決する
ためには例えばポリシリコンの被覆率をあげる必要があ
る。被覆率をあげるためにはダミーパターン発生可能領
域１０９にポリシリコンのダミーパターンを形成させ
る。従来ではダミーパターン発生可能領域は、トランジ
スタ領域１０３、ポリシリコン配線領域１０５、金属配
線領域１０７等の素子を除いた領域であった。このため
ダミーパターン発生可能領域１０９に、ダミーパターン
を発生させて( ｂ) のような最終的なレイアウトパター
ンを得る。ダミーパターンの発生方法としては、初期レ
イアウトパターン( ａ) の発生可能領域１０９に設計基
準を満足させるように手動で書き加える方法がある。つ
まり発生可能領域１０９に設計基準を満足させるよう
に、出来るだけ大きくダミーパターン１１１を書き加え
て合成レイアウトパターン( ｂ) を得る。この場合、最
大限にダミーパターンを加えることが出来、被覆率を最
大限に向上させることが出来る。しかしダミーパターン
１１１を書き加える際に、ポリシリコン配線１０５また
は金属配線１０７と接続してしまう場合が生じ、ショー
トしてしまう可能性が生じる。またダミーパターン１１
１を大きくしてしまうと、ダミーパターン１１１とポリ
シリコン配線１０５または金属配線１０７との電磁カッ
プリングの影響が増大してしまう問題が生じる。また、
作業が手動であるため、ダミーパターンを書き加える手
間が増大してしまい能率が悪い。
領域( 例えばポリシリコンゲート電極) １０３、ポリシ
リコン配線領域１０５、金属配線領域１０７が形成され
ている。半導体集積回路の高集積化及び微細化に伴い、
例えばポリシリコン配線１０５の形成時、ローディング
効果が生じてしまい、ポリシリコン配線１０５の微細加
工が不可能な場合が生じてしまう。この問題を解決する
ためには例えばポリシリコンの被覆率をあげる必要があ
る。被覆率をあげるためにはダミーパターン発生可能領
域１０９にポリシリコンのダミーパターンを形成させ
る。従来ではダミーパターン発生可能領域は、トランジ
スタ領域１０３、ポリシリコン配線領域１０５、金属配
線領域１０７等の素子を除いた領域であった。このため
ダミーパターン発生可能領域１０９に、ダミーパターン
を発生させて( ｂ) のような最終的なレイアウトパター
ンを得る。ダミーパターンの発生方法としては、初期レ
イアウトパターン( ａ) の発生可能領域１０９に設計基
準を満足させるように手動で書き加える方法がある。つ
まり発生可能領域１０９に設計基準を満足させるよう
に、出来るだけ大きくダミーパターン１１１を書き加え
て合成レイアウトパターン( ｂ) を得る。この場合、最
大限にダミーパターンを加えることが出来、被覆率を最
大限に向上させることが出来る。しかしダミーパターン
１１１を書き加える際に、ポリシリコン配線１０５また
は金属配線１０７と接続してしまう場合が生じ、ショー
トしてしまう可能性が生じる。またダミーパターン１１
１を大きくしてしまうと、ダミーパターン１１１とポリ
シリコン配線１０５または金属配線１０７との電磁カッ
プリングの影響が増大してしまう問題が生じる。また、
作業が手動であるため、ダミーパターンを書き加える手
間が増大してしまい能率が悪い。
【０００５】図３に従来の第２の半導体集積回路のレイ
アウトパターンを示す。第２の半導体集積回路では、計
算機により発生させたダミーパターンを書き加えて能率
性を向上させている。図３( ａ) は初期のレイアウトパ
ターンであり、( ｂ) は計算機により発生させたダミー
パターンを、( ｃ) はダミーパターンを書き加えた合成
レイアウトパターンを示している。
アウトパターンを示す。第２の半導体集積回路では、計
算機により発生させたダミーパターンを書き加えて能率
性を向上させている。図３( ａ) は初期のレイアウトパ
ターンであり、( ｂ) は計算機により発生させたダミー
パターンを、( ｃ) はダミーパターンを書き加えた合成
レイアウトパターンを示している。
【０００６】半導体基板２０１表面上に、トランジスタ
領域( 例えばポリシリコンゲート電極) ２０３、ポリシ
リコン配線領域２０５、金属配線領域２０７が形成され
ている。これらの素子の周辺領域に、ダミーパターン発
生可能領域２０９を設置し、半導体集積回路の被覆率を
向上させるためにダミーパターンを形成する。ダミーパ
ターンの形成工程を以下に示す。まず計算機を用いて小
形状に分割した任意のレイヤーのダミーパターン( ｂ)
を用意する。次に回路設計に基づいてレイアウトされた
トランジスタ領域２０３、ポリシリコン配線２０５及び
金属配線２０７のパターンに対して、ダミーパターン発
生可能領域に一定法則に従い、ダミーパターンをアレイ
状に発生させる。ここで一定法則とは、トランジスタ領
域２０３上、ポリシリコン配線２０５上及び金属配線２
０７上にはダミーパターンを発生させない。また一部で
も重なるダミーパターンも除外される。この設計基準で
作成された合成レイアウトパターンを図３( ｃ) に示
す。
領域( 例えばポリシリコンゲート電極) ２０３、ポリシ
リコン配線領域２０５、金属配線領域２０７が形成され
ている。これらの素子の周辺領域に、ダミーパターン発
生可能領域２０９を設置し、半導体集積回路の被覆率を
向上させるためにダミーパターンを形成する。ダミーパ
ターンの形成工程を以下に示す。まず計算機を用いて小
形状に分割した任意のレイヤーのダミーパターン( ｂ)
を用意する。次に回路設計に基づいてレイアウトされた
トランジスタ領域２０３、ポリシリコン配線２０５及び
金属配線２０７のパターンに対して、ダミーパターン発
生可能領域に一定法則に従い、ダミーパターンをアレイ
状に発生させる。ここで一定法則とは、トランジスタ領
域２０３上、ポリシリコン配線２０５上及び金属配線２
０７上にはダミーパターンを発生させない。また一部で
も重なるダミーパターンも除外される。この設計基準で
作成された合成レイアウトパターンを図３( ｃ) に示
す。
【０００７】
【発明が解決しようとする課題】半導体集積回路の製造
工程の際に、ローディング効果を防止するために、ダミ
ーパターンをレイアウトパターンに書き加える方法が採
用されている。従来例では２つのダミーパターンの追加
方法について示した。
工程の際に、ローディング効果を防止するために、ダミ
ーパターンをレイアウトパターンに書き加える方法が採
用されている。従来例では２つのダミーパターンの追加
方法について示した。
【０００８】第１のダミーパターンを有する半導体集積
回路では、追加するダミーパターンを手動で書き加える
ため半導体集積回路の被覆率は高くなる。しかし手動で
追加するため複雑な金属やポリシリコンのパターンに対
して全面に均一に多数のパターンを追加する事は困難で
あり限界がある。つまりパターンが不均一になるため追
加したダミーパターンのポリパターンの上をアルミニウ
ム配線が通る所では、酸化膜が薄くなりアルミニウムの
配線容量が増加する。つまり追加したダミーパターンが
チップ全体で不均一であると、ダミーパターンが密の所
ではパフォーマンスの劣化が大きくなり、金属配線に付
く配線容量も不均一になり、予めパフォーマンスの劣化
を予測する事が難くなるという問題が生じる。さらに金
属配線やポリシリコン配線に接続してしまい配線不良の
原因となる可能性が生ずる。
回路では、追加するダミーパターンを手動で書き加える
ため半導体集積回路の被覆率は高くなる。しかし手動で
追加するため複雑な金属やポリシリコンのパターンに対
して全面に均一に多数のパターンを追加する事は困難で
あり限界がある。つまりパターンが不均一になるため追
加したダミーパターンのポリパターンの上をアルミニウ
ム配線が通る所では、酸化膜が薄くなりアルミニウムの
配線容量が増加する。つまり追加したダミーパターンが
チップ全体で不均一であると、ダミーパターンが密の所
ではパフォーマンスの劣化が大きくなり、金属配線に付
く配線容量も不均一になり、予めパフォーマンスの劣化
を予測する事が難くなるという問題が生じる。さらに金
属配線やポリシリコン配線に接続してしまい配線不良の
原因となる可能性が生ずる。
【０００９】第２のダミーパターンを有する半導体集積
回路では、ダミーパターンの発生に計算機を用いている
ため、第１の半導体集積回路よりダミーパターンをチッ
プ全体に均一に発生させることが出来る。しかし、あら
かじめパターン化されたダミーパターンを自動的に重ね
合わせただけなので、ポリシリコン配線や金属配線と重
なるダミーパターンは計算機の処理過程で除外されてし
まう。このため、第１の半導体集積回路に比べて被覆率
は低い。また、ポリシリコン配線や金属配線の近辺にも
ダミーパターンが発生するため増加した配線容量により
回路動作の劣化が予想される。
回路では、ダミーパターンの発生に計算機を用いている
ため、第１の半導体集積回路よりダミーパターンをチッ
プ全体に均一に発生させることが出来る。しかし、あら
かじめパターン化されたダミーパターンを自動的に重ね
合わせただけなので、ポリシリコン配線や金属配線と重
なるダミーパターンは計算機の処理過程で除外されてし
まう。このため、第１の半導体集積回路に比べて被覆率
は低い。また、ポリシリコン配線や金属配線の近辺にも
ダミーパターンが発生するため増加した配線容量により
回路動作の劣化が予想される。
【００１０】本発明では、ポリシリコンやアルミニウム
の被覆率を上げることでローディング効果をなくし、チ
ップの歩留まり低下を抑制する半導体回路及びその製造
方法を提供することを目的とする。
の被覆率を上げることでローディング効果をなくし、チ
ップの歩留まり低下を抑制する半導体回路及びその製造
方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】以上に示したような課題
を解決するために、本発明に示す半導体集積回路は、半
導体基板上に配線層を形成する工程と、半導体基板上
に、ダミーパターン発生禁止領域を設定する工程と、半
導体基板上のダミーパターン発生禁止領域を除く領域
に、ダミーパターンを形成する工程により製造されるこ
とを特徴とする。
を解決するために、本発明に示す半導体集積回路は、半
導体基板上に配線層を形成する工程と、半導体基板上
に、ダミーパターン発生禁止領域を設定する工程と、半
導体基板上のダミーパターン発生禁止領域を除く領域
に、ダミーパターンを形成する工程により製造されるこ
とを特徴とする。
【００１２】ダミーパターンが、ダミーパターン発生禁
止領域には発生しないようにレイアウトパターンを作成
したため、被覆率が大きく且つ配線容量の少ない半導体
集積回路を提供することが出来る。
止領域には発生しないようにレイアウトパターンを作成
したため、被覆率が大きく且つ配線容量の少ない半導体
集積回路を提供することが出来る。
【００１３】
【発明の実施の形態】本発明に示す発明の実施の形態を
以下に図面を参照して示す。本発明に示す半導体集積回
路は、半導体基板上に配線層を形成する工程と、半導体
基板上に、ダミーパターン発生禁止領域を設定する工程
と、半導体基板上のダミーパターン発生禁止領域を除く
領域に、ダミーパターンを形成する工程により製造さ
れ、ダミーパターン発生禁止領域には、ダミーパターン
を形成しないことを特徴とする。
以下に図面を参照して示す。本発明に示す半導体集積回
路は、半導体基板上に配線層を形成する工程と、半導体
基板上に、ダミーパターン発生禁止領域を設定する工程
と、半導体基板上のダミーパターン発生禁止領域を除く
領域に、ダミーパターンを形成する工程により製造さ
れ、ダミーパターン発生禁止領域には、ダミーパターン
を形成しないことを特徴とする。
【００１４】図１( ａ) は半導体集積回路の初期レイア
ウトパターンであり、半導体基板１表面上に、トランジ
スタ( 例えばＭＯＳ型トランジスタのポリシリコンゲー
ト電極) 領域３、ポリシリコン配線領域５、金属配線(
例えばアルミニウム) 領域７を有する。しかし半導体集
積回路の微細化に伴い、微細なポリシリコン配線５、金
属配線７を形成する必要が生じる。しかし図１( ａ) に
示したような状態では半導体集積回路の被覆率が低いた
め、エッチング時にローディング効果が生じ、対策とし
てダミーパターンを追加する必要が生じる。通常ダミー
パターンは、ポリシリコン配線５または金属配線７と重
ならない領域に発生させる。しかし、従来技術で示した
ようにダミーパターンを大きくしすぎると、配線とダミ
ーパターンのカップリングの容量増大という問題が生じ
てしまう。そこで本発明では図１( ｂ) に示すようなダ
ミーパターンを書き加えて、最終的に図１( ｃ) に示す
ような最終レイアウトパターンを作成する。
ウトパターンであり、半導体基板１表面上に、トランジ
スタ( 例えばＭＯＳ型トランジスタのポリシリコンゲー
ト電極) 領域３、ポリシリコン配線領域５、金属配線(
例えばアルミニウム) 領域７を有する。しかし半導体集
積回路の微細化に伴い、微細なポリシリコン配線５、金
属配線７を形成する必要が生じる。しかし図１( ａ) に
示したような状態では半導体集積回路の被覆率が低いた
め、エッチング時にローディング効果が生じ、対策とし
てダミーパターンを追加する必要が生じる。通常ダミー
パターンは、ポリシリコン配線５または金属配線７と重
ならない領域に発生させる。しかし、従来技術で示した
ようにダミーパターンを大きくしすぎると、配線とダミ
ーパターンのカップリングの容量増大という問題が生じ
てしまう。そこで本発明では図１( ｂ) に示すようなダ
ミーパターンを書き加えて、最終的に図１( ｃ) に示す
ような最終レイアウトパターンを作成する。
【００１５】加えるダミーパターンの第１条件として
は、ある程度被覆率を高めるために、レイアウトパター
ン上にある程度の面積を占めなければならない。第２の
条件としては、配線とのカップリングを低減するため
に、ある程度配線から離れていなければならないことで
ある。第１及び第２の条件を満たすために計算機でシミ
ュレーションした結果、レイアウト上で、ダミーパター
ン発生禁止領域を設け、発生禁止領域を除いて出来る限
りダミーパターンを大きく設定すれば、第１及び第２の
条件を満たすことが判明した。シミュレーション方法と
しては、被覆率をある一定程度に保つようにポリシリコ
ン及び金属材質の電気的性質を入力し、半導体集積回路
のカップリング容量が最少になるような配線とダミーパ
ターンの距離を求めた。結果の１例はダミーパターン発
生禁止領域１５が、ポリシリコン配線５及び金属配線７
から等間隔に離れた場合である。具体的には、実質的に
ポリシリコン配線５、金属配線７の各々の配線幅程度離
れている場合である。例えばダミーパターン１１を角型
にすれば、各辺が対応する配線から実質的に対応する配
線幅程度離れている。ダミーパターンを合成したレイア
ウトパターンを用いれば、ポリシリコン配線５とダミー
パターン１１を同時に形成することが出来る。また被覆
率を向上させるため、ダミーパターンを出来る限り大き
くする必要が生じる。このためダミーパターンの作成方
法として、レイアウトパターン全面に発生させるダミー
パターンから、発生禁止領域１５を除外すれば、ダミー
パターン１１を設計規則上最大限に大きくすることが出
来る。よって、本発明の製造方法によれば被覆率が大き
く且つ配線とダミーパターンのカップリング容量が少な
い半導体集積回路を形成することが出来る。
は、ある程度被覆率を高めるために、レイアウトパター
ン上にある程度の面積を占めなければならない。第２の
条件としては、配線とのカップリングを低減するため
に、ある程度配線から離れていなければならないことで
ある。第１及び第２の条件を満たすために計算機でシミ
ュレーションした結果、レイアウト上で、ダミーパター
ン発生禁止領域を設け、発生禁止領域を除いて出来る限
りダミーパターンを大きく設定すれば、第１及び第２の
条件を満たすことが判明した。シミュレーション方法と
しては、被覆率をある一定程度に保つようにポリシリコ
ン及び金属材質の電気的性質を入力し、半導体集積回路
のカップリング容量が最少になるような配線とダミーパ
ターンの距離を求めた。結果の１例はダミーパターン発
生禁止領域１５が、ポリシリコン配線５及び金属配線７
から等間隔に離れた場合である。具体的には、実質的に
ポリシリコン配線５、金属配線７の各々の配線幅程度離
れている場合である。例えばダミーパターン１１を角型
にすれば、各辺が対応する配線から実質的に対応する配
線幅程度離れている。ダミーパターンを合成したレイア
ウトパターンを用いれば、ポリシリコン配線５とダミー
パターン１１を同時に形成することが出来る。また被覆
率を向上させるため、ダミーパターンを出来る限り大き
くする必要が生じる。このためダミーパターンの作成方
法として、レイアウトパターン全面に発生させるダミー
パターンから、発生禁止領域１５を除外すれば、ダミー
パターン１１を設計規則上最大限に大きくすることが出
来る。よって、本発明の製造方法によれば被覆率が大き
く且つ配線とダミーパターンのカップリング容量が少な
い半導体集積回路を形成することが出来る。
【００１６】また、ダミーパターンは金属( 例えばアル
ミニウム) を用いて形成することが出来る。形成方法と
しては、金属配線７の形成と同時に行う。金属のダミー
パターンは、ポリシリコンで形成した場合に比べて半導
体集積回路のカップリング容量が減少するという効果が
得られ、特性を向上させることが出来る。
ミニウム) を用いて形成することが出来る。形成方法と
しては、金属配線７の形成と同時に行う。金属のダミー
パターンは、ポリシリコンで形成した場合に比べて半導
体集積回路のカップリング容量が減少するという効果が
得られ、特性を向上させることが出来る。
【００１７】
【発明の効果】本発明に示す半導体集積回路は、ダミー
パターン発生禁止領域を設け、禁止領域を除いた領域に
ダミーパターンを形成した。このため半導体集積回路の
被覆率を向上させることでローディング効果を無くし、
微細加工を可能にすることが出来る。また、追加したダ
ミーパターンが金属配線やポリシリコン配線と重なった
り近づきすぎることが無いので増加する配線容量は小さ
くて済む。このため回路特性上回路動作の劣化を最小限
に押さえる事ができ、且つ回路動作の劣化予想もつきや
すい。また計算機処理にて行うため、チップの細部に渡
って均一に発生させる事が出来、レイアウトパターンの
作成も容易に行うことが出来る。
パターン発生禁止領域を設け、禁止領域を除いた領域に
ダミーパターンを形成した。このため半導体集積回路の
被覆率を向上させることでローディング効果を無くし、
微細加工を可能にすることが出来る。また、追加したダ
ミーパターンが金属配線やポリシリコン配線と重なった
り近づきすぎることが無いので増加する配線容量は小さ
くて済む。このため回路特性上回路動作の劣化を最小限
に押さえる事ができ、且つ回路動作の劣化予想もつきや
すい。また計算機処理にて行うため、チップの細部に渡
って均一に発生させる事が出来、レイアウトパターンの
作成も容易に行うことが出来る。
【図１】本願発明に示す半導体集積回路のレイアウトパ
ターンである。
ターンである。
【図２】従来の第１の半導体集積回路のレイアウトパタ
ーンである。
ーンである。
【図３】従来の第２の半導体集積回路のレイアウトパタ
ーンである。
ーンである。
１ 半導体基板 ３ トランジスタ ５ ポリシリコン配線 ７ 金属配線 １１ ダミーパターン １５ ダミーパターン発生禁止領域
フロントページの続き (72)発明者 村田 克彦 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 加藤 芳弘 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (10)
- 【請求項１】半導体基板上に配線層を形成する工程と、
前記半導体基板上に、ダミーパターン発生禁止領域を設
定する工程と、前記半導体基板上の前記ダミーパターン
発生禁止領域を除く領域に、ダミーパターンを形成する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】前記ダミーパターン発生禁止領域は、前記
配線層から等間隔に離れていることを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項３】前記ダミーパターンは、前記配線層から実
質的に前記配線幅程度離れていることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項４】前記ダミーパターンは、前記半導体基板上
の前記ダミーパターン発生禁止領域を除いた全領域に形
成することを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項５】前記ダミーパターンと前記配線層は、同じ
材質であることを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項６】半導体基板上に形成された配線層と、この
配線層と接続せずに、前記半導体基板上に形成されたダ
ミーパターンを有し、このダミーパターンは、前記配線
層から等間隔に離れる様に形成されたことを特徴とする
半導体装置。 - 【請求項７】前記等間隔とは、前記配線層の実質的配線
幅程度の間隔であることを特徴とする請求項６記載の半
導体装置。 - 【請求項８】前記配線層は、ポリシリコン配線層と金属
配線層を有し、前記ダミーパターンは前記ポリシリコン
配線層または金属配線層から実質的に前記各々の配線幅
程度離れていることを特徴とする請求項６記載の半導体
装置。 - 【請求項９】前記ダミーパターンは、ポリシリコンによ
り形成されたことを特徴とする請求項８記載の半導体装
置。 - 【請求項１０】前記ダミーパターンは、金属により形成
されたことを特徴とする請求項８記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8199485A JPH1050843A (ja) | 1996-07-30 | 1996-07-30 | 半導体集積回路及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8199485A JPH1050843A (ja) | 1996-07-30 | 1996-07-30 | 半導体集積回路及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050843A true JPH1050843A (ja) | 1998-02-20 |
Family
ID=16408597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8199485A Withdrawn JPH1050843A (ja) | 1996-07-30 | 1996-07-30 | 半導体集積回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1050843A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002009161A (ja) * | 2000-04-19 | 2002-01-11 | Mitsubishi Electric Corp | 半導体装置およびダミーパターンの配置方法 |
| JP2002231814A (ja) * | 2001-02-07 | 2002-08-16 | Sony Corp | Ｌｓｉ製造用ダミーパターンの生成方法及びコンピュータ読み取り可能な記録媒体 |
| JP2007188185A (ja) * | 2006-01-11 | 2007-07-26 | Sony Corp | パターン生成方法 |
-
1996
- 1996-07-30 JP JP8199485A patent/JPH1050843A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002009161A (ja) * | 2000-04-19 | 2002-01-11 | Mitsubishi Electric Corp | 半導体装置およびダミーパターンの配置方法 |
| JP2002231814A (ja) * | 2001-02-07 | 2002-08-16 | Sony Corp | Ｌｓｉ製造用ダミーパターンの生成方法及びコンピュータ読み取り可能な記録媒体 |
| JP2007188185A (ja) * | 2006-01-11 | 2007-07-26 | Sony Corp | パターン生成方法 |
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Legal Events
| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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