JPH1050857A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1050857A JPH1050857A JP8204427A JP20442796A JPH1050857A JP H1050857 A JPH1050857 A JP H1050857A JP 8204427 A JP8204427 A JP 8204427A JP 20442796 A JP20442796 A JP 20442796A JP H1050857 A JPH1050857 A JP H1050857A
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Abstract
(57)【要約】
【課題】 ｐ型ゲート領域とｎ型ゲート領域とを自己整
合的に形成することができ、かつ不純物の相互拡散を抑
制することができる、デュアルゲート型ＣＭＯＳの製造
方法の提供が望まれている。 【解決手段】 半導体基板１上にポリサイド層８を形成
し、ポリサイド層８の上にパターン９を形成し、側壁膜
１０を形成し、パターン９と側壁膜１０をマスクにして
ポリシリコン層６に第２導電型の不純物を導入し、パタ
ーン１２を形成し、側壁膜１０をエッチング除去し、パ
ターン９およびパターン１２をマスクにしてシリサイド
層７をエッチング除去し、パターン９を除去し、パター
ン１２をマスクにしてポリシリコン層６に第１導電型の
不純物を導入し、パターン１２を除去し、ポリサイド層
８をパターニングしてゲート電極１４、１５を形成す
る。
合的に形成することができ、かつ不純物の相互拡散を抑
制することができる、デュアルゲート型ＣＭＯＳの製造
方法の提供が望まれている。 【解決手段】 半導体基板１上にポリサイド層８を形成
し、ポリサイド層８の上にパターン９を形成し、側壁膜
１０を形成し、パターン９と側壁膜１０をマスクにして
ポリシリコン層６に第２導電型の不純物を導入し、パタ
ーン１２を形成し、側壁膜１０をエッチング除去し、パ
ターン９およびパターン１２をマスクにしてシリサイド
層７をエッチング除去し、パターン９を除去し、パター
ン１２をマスクにしてポリシリコン層６に第１導電型の
不純物を導入し、パターン１２を除去し、ポリサイド層
８をパターニングしてゲート電極１４、１５を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、デュアルゲート型
ＣＭＯＳの製造に適用される半導体装置の製造方法に関
する。
ＣＭＯＳの製造に適用される半導体装置の製造方法に関
する。
【０００２】
【従来の技術】一般に、ＣＭＯＳデバイスの微細化を進
めるためには、ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴを
共に表面チャネル型ＭＯＳＦＥＴとするのが、サブスレ
ッショルド電流の低減としきい値電圧の低減とを同時に
図ることができ、さらに低電源電圧においても高速なデ
バイスを実現することができることから、有利とされて
いる。
めるためには、ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴを
共に表面チャネル型ＭＯＳＦＥＴとするのが、サブスレ
ッショルド電流の低減としきい値電圧の低減とを同時に
図ることができ、さらに低電源電圧においても高速なデ
バイスを実現することができることから、有利とされて
いる。
【０００３】このようにｐＭＯＳＦＥＴ、ｎＭＯＳＦＥ
Ｔ共に表面チャネル型ＭＯＳＦＥＴとする場合には、ｐ
ＭＯＳＦＥＴにｐ型ゲート電極を、ｎＭＯＳＦＥＴにｎ
型ゲート電極を用いた、いわゆるデュアルゲート型のＣ
ＭＯＳが採用される。デュアルゲート型のＣＭＯＳを製
造するにあたってそのゲート電極を製造するには、ポリ
サイド一層にてｐ型ゲート領域とｎ型ゲート領域とを作
り分け、これらゲート領域からそれぞれｐ型ゲート電
極、ｎ型ゲート電極を作るといった方法が採られる。ポ
リサイド一層にてデュアルゲートを形成するには、従
来、ｐ型ゲート領域用とｎ型ゲート領域用との２枚のマ
スクを用意し、これらを用いた２回のリソグラフィ工程
によってｐ型ゲート領域とｎ型ゲート領域とを形成し、
その後、これらをパターニングすることにより、ｐ型ゲ
ート電極とｎ型ゲート電極とを作製している。
Ｔ共に表面チャネル型ＭＯＳＦＥＴとする場合には、ｐ
ＭＯＳＦＥＴにｐ型ゲート電極を、ｎＭＯＳＦＥＴにｎ
型ゲート電極を用いた、いわゆるデュアルゲート型のＣ
ＭＯＳが採用される。デュアルゲート型のＣＭＯＳを製
造するにあたってそのゲート電極を製造するには、ポリ
サイド一層にてｐ型ゲート領域とｎ型ゲート領域とを作
り分け、これらゲート領域からそれぞれｐ型ゲート電
極、ｎ型ゲート電極を作るといった方法が採られる。ポ
リサイド一層にてデュアルゲートを形成するには、従
来、ｐ型ゲート領域用とｎ型ゲート領域用との２枚のマ
スクを用意し、これらを用いた２回のリソグラフィ工程
によってｐ型ゲート領域とｎ型ゲート領域とを形成し、
その後、これらをパターニングすることにより、ｐ型ゲ
ート電極とｎ型ゲート電極とを作製している。
【０００４】
【発明が解決しようとする課題】ところで、このような
方法においては、より高密度なレイアウトを得るためこ
れら両領域間の合わせずれをできるだけ少なくし、ま
た、デバイス特性の変動を防止するため両領域における
不純物の相互拡散を抑制することが、重要とされてい
る。
方法においては、より高密度なレイアウトを得るためこ
れら両領域間の合わせずれをできるだけ少なくし、ま
た、デバイス特性の変動を防止するため両領域における
不純物の相互拡散を抑制することが、重要とされてい
る。
【０００５】しかしながら、前述した２枚のマスクを使
用する方法では、マスクの合わせずれおよび不純物の相
互拡散を考慮したレイアウト設計を行う必要から、両方
のゲート電極を単一導電型、例えばｎ型とし、ｐＭＯＳ
ＦＥＴを埋め込みチャネル型とした場合に比較して、ｐ
ＭＯＳＦＥＴ領域とｎＭＯＳＦＥＴ領域との間の距離を
大きくする必要があり、高密度化、高集積化の点で不利
になっている。
用する方法では、マスクの合わせずれおよび不純物の相
互拡散を考慮したレイアウト設計を行う必要から、両方
のゲート電極を単一導電型、例えばｎ型とし、ｐＭＯＳ
ＦＥＴを埋め込みチャネル型とした場合に比較して、ｐ
ＭＯＳＦＥＴ領域とｎＭＯＳＦＥＴ領域との間の距離を
大きくする必要があり、高密度化、高集積化の点で不利
になっている。
【０００６】また、相互拡散の抑制については、ｐ型ゲ
ート電極とｎ型ゲート電極とを接続せずに分離したレイ
アウトとし、これらを上層の金属配線で接続することも
従来行われている。しかし、その場合には、各ゲート電
極を形成するためのポリサイド層を作製する際、これら
を分離して作製しなくてはならないものの、これらの分
離幅の下限値がリソグラフィの精度限界によって決定さ
れることから、やはりｐＭＯＳＦＥＴ領域とｎＭＯＳＦ
ＥＴ領域との間の距離を十分小さくすることができな
い。また、分離時のマスクと不純物導入のためのマスク
との合わせずれを考慮する必要があったり、あるいは前
述したように２枚のマスクを用いた２回のリソグラフィ
工程が必要となることから、やはり、ｐＭＯＳＦＥＴ領
域とｎＭＯＳＦＥＴ領域との間の距離を大きくする必要
が生じてしまう。
ート電極とｎ型ゲート電極とを接続せずに分離したレイ
アウトとし、これらを上層の金属配線で接続することも
従来行われている。しかし、その場合には、各ゲート電
極を形成するためのポリサイド層を作製する際、これら
を分離して作製しなくてはならないものの、これらの分
離幅の下限値がリソグラフィの精度限界によって決定さ
れることから、やはりｐＭＯＳＦＥＴ領域とｎＭＯＳＦ
ＥＴ領域との間の距離を十分小さくすることができな
い。また、分離時のマスクと不純物導入のためのマスク
との合わせずれを考慮する必要があったり、あるいは前
述したように２枚のマスクを用いた２回のリソグラフィ
工程が必要となることから、やはり、ｐＭＯＳＦＥＴ領
域とｎＭＯＳＦＥＴ領域との間の距離を大きくする必要
が生じてしまう。
【０００７】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、デュアルゲート型のＣＭ
ＯＳを製造するに際して、ｐ型ゲート領域とｎ型ゲート
領域とを互いに自己整合的に形成することができ、か
つ、各ゲート電極を形成するためのポリサイド層を作製
する際、不純物の相互拡散を抑制することができる半導
体装置の製造方法を提供することにある。
で、その目的とするところは、デュアルゲート型のＣＭ
ＯＳを製造するに際して、ｐ型ゲート領域とｎ型ゲート
領域とを互いに自己整合的に形成することができ、か
つ、各ゲート電極を形成するためのポリサイド層を作製
する際、不純物の相互拡散を抑制することができる半導
体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明における請求項１
記載の半導体装置の製造方法では、ウェル領域を形成
し、かつ素子領域分離酸化膜およびゲート酸化膜を形成
して第１導電型ＭＯＳ領域と第２導電型ＭＯＳ領域とを
形成した半導体基板上に、ポリシリコン層とシリサイド
層とからなるポリサイド層を形成する工程と、前記ポリ
サイド層の上に、前記第１導電型ＭＯＳ領域を覆って第
１のマスク材料からなる第１マスク材料パターンを形成
する工程と、前記第１マスク材料パターンの、前記第２
導電型ＭＯＳ領域側の側壁部に、第２のマスク材料から
なる側壁膜を形成する工程と、前記第１マスク材料パタ
ーンと側壁膜とをマスクにして、前記第２導電型ＭＯＳ
領域のポリシリコン層に第２導電型の不純物を導入する
工程と、前記第１マスク材料パターンおよび側壁膜のな
い領域に第３のマスク材料からなる第３マスク材料パタ
ーンを形成する工程と、前記側壁膜をエッチング除去す
る工程と、前記第１マスク材料パターンおよび第３マス
ク材料パターンをマスクにして、これら材料パターン間
に露出した前記ポリサイド層のうち、少なくともシリサ
イド層をエッチング除去する工程と、前記第１マスク材
料パターンを除去する工程と、前記第３マスク材料パタ
ーンをマスクにして、前記第１導電型ＭＯＳ領域のポリ
シリコン層に第１導電型の不純物を導入する工程と、前
記第３マスク材料パターンを除去する工程と、前記ポリ
サイド層をパターニングして第１導電型ＭＯＳ領域、第
２導電型ＭＯＳ領域のそれぞれにゲート電極を形成する
工程と、を備えたことを前記課題の解決手段とした。
記載の半導体装置の製造方法では、ウェル領域を形成
し、かつ素子領域分離酸化膜およびゲート酸化膜を形成
して第１導電型ＭＯＳ領域と第２導電型ＭＯＳ領域とを
形成した半導体基板上に、ポリシリコン層とシリサイド
層とからなるポリサイド層を形成する工程と、前記ポリ
サイド層の上に、前記第１導電型ＭＯＳ領域を覆って第
１のマスク材料からなる第１マスク材料パターンを形成
する工程と、前記第１マスク材料パターンの、前記第２
導電型ＭＯＳ領域側の側壁部に、第２のマスク材料から
なる側壁膜を形成する工程と、前記第１マスク材料パタ
ーンと側壁膜とをマスクにして、前記第２導電型ＭＯＳ
領域のポリシリコン層に第２導電型の不純物を導入する
工程と、前記第１マスク材料パターンおよび側壁膜のな
い領域に第３のマスク材料からなる第３マスク材料パタ
ーンを形成する工程と、前記側壁膜をエッチング除去す
る工程と、前記第１マスク材料パターンおよび第３マス
ク材料パターンをマスクにして、これら材料パターン間
に露出した前記ポリサイド層のうち、少なくともシリサ
イド層をエッチング除去する工程と、前記第１マスク材
料パターンを除去する工程と、前記第３マスク材料パタ
ーンをマスクにして、前記第１導電型ＭＯＳ領域のポリ
シリコン層に第１導電型の不純物を導入する工程と、前
記第３マスク材料パターンを除去する工程と、前記ポリ
サイド層をパターニングして第１導電型ＭＯＳ領域、第
２導電型ＭＯＳ領域のそれぞれにゲート電極を形成する
工程と、を備えたことを前記課題の解決手段とした。
【０００９】この製造方法によれば、第１のマスク材料
パターンと側壁膜とをマスクにしてポリシリコン層に第
２導電型の不純物を導入した後、この不純物を導入した
ポリシリコン層の直上を覆って形成される第３マスク材
料パターンをマスクにしてポリシリコン層に第２導電型
の不純物を導入するので、これら不純物の導入によって
形成される第１導電型ゲート領域、第２導電型ゲート領
域は、互いに自己整合的に形成されるものとなる。ま
た、ポリサイド層のうち少なくともシリサイド層をエッ
チング除去し、その後ポリシリコン層に第１導電型の不
純物を導入するので、その後熱処理がなされても、シリ
サイド層がエッチングによって第１導電型ＭＯＳ領域側
と第２導電型ＭＯＳ領域側とで分離されているため、不
純物の相互拡散が抑制される。さらに、シリサイド層の
エッチングによる分離を、リソグラフィによることなく
側壁膜の厚さに依存して行うため、側壁膜の厚さをリソ
グラフィの精度限界以下にすることにより、ポリシリコ
ン層に形成する第１導電型ゲート領域と第２導電型ゲー
ト領域との間の距離を十分に小さくすることが可能にな
る。
パターンと側壁膜とをマスクにしてポリシリコン層に第
２導電型の不純物を導入した後、この不純物を導入した
ポリシリコン層の直上を覆って形成される第３マスク材
料パターンをマスクにしてポリシリコン層に第２導電型
の不純物を導入するので、これら不純物の導入によって
形成される第１導電型ゲート領域、第２導電型ゲート領
域は、互いに自己整合的に形成されるものとなる。ま
た、ポリサイド層のうち少なくともシリサイド層をエッ
チング除去し、その後ポリシリコン層に第１導電型の不
純物を導入するので、その後熱処理がなされても、シリ
サイド層がエッチングによって第１導電型ＭＯＳ領域側
と第２導電型ＭＯＳ領域側とで分離されているため、不
純物の相互拡散が抑制される。さらに、シリサイド層の
エッチングによる分離を、リソグラフィによることなく
側壁膜の厚さに依存して行うため、側壁膜の厚さをリソ
グラフィの精度限界以下にすることにより、ポリシリコ
ン層に形成する第１導電型ゲート領域と第２導電型ゲー
ト領域との間の距離を十分に小さくすることが可能にな
る。
【００１０】請求項２記載の半導体装置の製造方法で
は、ウェル領域を形成し、かつ素子領域分離酸化膜およ
びゲート酸化膜を形成して第１導電型ＭＯＳ領域と第２
導電型ＭＯＳ領域とを形成した半導体基板上に、ポリシ
リコン層とシリサイド層とからなるポリサイド層を形成
する工程と、前記ポリサイド層の上に、前記第１導電型
ＭＯＳ領域を覆って第１のマスク材料からなる第１マス
ク材料パターンを形成する工程と、前記第１マスク材料
パターンの、前記第２導電型ＭＯＳ領域側の側壁部に、
第２のマスク材料からなる第２マスク材料側壁膜を形成
する工程と、前記第１マスク材料パターンと第２マスク
材料側壁膜とをマスクにして、前記第２導電型ＭＯＳ領
域のポリシリコン層に第２導電型の不純物を導入する工
程と、前記第１マスク材料パターンおよび第２マスク材
料側壁膜のない領域に第３のマスク材料からなる第３マ
スク材料パターンを形成する工程と、前記第２マスク材
料側壁膜をエッチング除去する工程と、前記第１マスク
材料パターンおよび第３マスク材料パターンをマスクに
して、これら材料パターン間に露出した前記ポリサイド
層のうち、少なくともシリサイド層をエッチング除去す
る工程と、前記第１マスク材料パターンを除去する工程
と、前記第３マスク材料パターンの、前記第１導電型Ｍ
ＯＳ領域側の側壁部、および前記ポリサイド層のエッチ
ング除去部分に、第４のマスク材料からなる第４マスク
材料側壁膜を形成する工程と、前記第３マスク材料パタ
ーンおよび第４マスク材料側壁膜をマスクにして、前記
第１導電型ＭＯＳ領域のポリシリコン層に第１導電型の
不純物を導入する工程と、前記第３マスク材料パターン
および第４マスク材料側壁膜を除去する工程と、前記ポ
リサイド層をパターニングして第１導電型ＭＯＳ領域、
第２導電型ＭＯＳ領域のそれぞれにゲート電極を形成す
る工程と、を備えたことを前記課題の解決手段とした。
は、ウェル領域を形成し、かつ素子領域分離酸化膜およ
びゲート酸化膜を形成して第１導電型ＭＯＳ領域と第２
導電型ＭＯＳ領域とを形成した半導体基板上に、ポリシ
リコン層とシリサイド層とからなるポリサイド層を形成
する工程と、前記ポリサイド層の上に、前記第１導電型
ＭＯＳ領域を覆って第１のマスク材料からなる第１マス
ク材料パターンを形成する工程と、前記第１マスク材料
パターンの、前記第２導電型ＭＯＳ領域側の側壁部に、
第２のマスク材料からなる第２マスク材料側壁膜を形成
する工程と、前記第１マスク材料パターンと第２マスク
材料側壁膜とをマスクにして、前記第２導電型ＭＯＳ領
域のポリシリコン層に第２導電型の不純物を導入する工
程と、前記第１マスク材料パターンおよび第２マスク材
料側壁膜のない領域に第３のマスク材料からなる第３マ
スク材料パターンを形成する工程と、前記第２マスク材
料側壁膜をエッチング除去する工程と、前記第１マスク
材料パターンおよび第３マスク材料パターンをマスクに
して、これら材料パターン間に露出した前記ポリサイド
層のうち、少なくともシリサイド層をエッチング除去す
る工程と、前記第１マスク材料パターンを除去する工程
と、前記第３マスク材料パターンの、前記第１導電型Ｍ
ＯＳ領域側の側壁部、および前記ポリサイド層のエッチ
ング除去部分に、第４のマスク材料からなる第４マスク
材料側壁膜を形成する工程と、前記第３マスク材料パタ
ーンおよび第４マスク材料側壁膜をマスクにして、前記
第１導電型ＭＯＳ領域のポリシリコン層に第１導電型の
不純物を導入する工程と、前記第３マスク材料パターン
および第４マスク材料側壁膜を除去する工程と、前記ポ
リサイド層をパターニングして第１導電型ＭＯＳ領域、
第２導電型ＭＯＳ領域のそれぞれにゲート電極を形成す
る工程と、を備えたことを前記課題の解決手段とした。
【００１１】この製造方法によれば、第１のマスク材料
パターンと第２マスク材料側壁膜とをマスクにしてポリ
シリコン層に第２導電型の不純物を導入した後、この不
純物を導入したポリシリコン層の直上を覆って形成され
る第３マスク材料パターンと第４マスク材料側壁膜とを
マスクにしてポリシリコン層に第２導電型の不純物を導
入するので、これら不純物の導入によって形成される第
１導電型ゲート領域、第２導電型ゲート領域は、互いに
自己整合的に形成されるものとなる。また、ポリサイド
層のうち少なくともシリサイド層をエッチング除去し、
その後ポリシリコン層に第１導電型の不純物を導入する
ので、その後熱処理がなされても、シリサイド層がエッ
チングによって第１導電型ＭＯＳ領域側と第２導電型Ｍ
ＯＳ領域側とで分離されているため、不純物の相互拡散
が抑制される。さらに、シリサイド層のエッチングによ
る分離を、リソグラフィによることなく第２マスク材料
側壁膜の厚さに依存して行うため、第２マスク材料側壁
膜の厚さをリソグラフィの精度限界以下にすることによ
り、ポリシリコン層に形成する第１導電型ゲート領域と
第２導電型ゲート領域との間の距離を十分に小さくする
ことが可能になる。
パターンと第２マスク材料側壁膜とをマスクにしてポリ
シリコン層に第２導電型の不純物を導入した後、この不
純物を導入したポリシリコン層の直上を覆って形成され
る第３マスク材料パターンと第４マスク材料側壁膜とを
マスクにしてポリシリコン層に第２導電型の不純物を導
入するので、これら不純物の導入によって形成される第
１導電型ゲート領域、第２導電型ゲート領域は、互いに
自己整合的に形成されるものとなる。また、ポリサイド
層のうち少なくともシリサイド層をエッチング除去し、
その後ポリシリコン層に第１導電型の不純物を導入する
ので、その後熱処理がなされても、シリサイド層がエッ
チングによって第１導電型ＭＯＳ領域側と第２導電型Ｍ
ＯＳ領域側とで分離されているため、不純物の相互拡散
が抑制される。さらに、シリサイド層のエッチングによ
る分離を、リソグラフィによることなく第２マスク材料
側壁膜の厚さに依存して行うため、第２マスク材料側壁
膜の厚さをリソグラフィの精度限界以下にすることによ
り、ポリシリコン層に形成する第１導電型ゲート領域と
第２導電型ゲート領域との間の距離を十分に小さくする
ことが可能になる。
【００１２】請求項３記載の半導体装置の製造方法で
は、ウェル領域を形成し、かつ素子領域分離酸化膜およ
びゲート酸化膜を形成して第１導電型ＭＯＳ領域と第２
導電型ＭＯＳ領域とを形成した半導体基板上に、ポリシ
リコン層とシリサイド層とからなるポリサイド層を形成
する工程と、前記ポリサイド層の上に、前記第１導電型
ＭＯＳ領域を覆って第１のマスク材料からなる第１マス
ク材料パターンを形成する工程と、前記第１マスク材料
パターンをマスクにして、前記第２導電型ＭＯＳ領域の
ポリシリコン層に第２導電型の不純物を導入する工程
と、前記第１マスク材料パターンのない領域に第３のマ
スク材料からなる第３マスク材料パターンを形成する工
程と、前記第１マスク材料パターンを除去する工程と、
前記第３マスク材料パターンの、前記第１導電型ＭＯＳ
領域側の側壁部に、第２のマスク材料からなる側壁膜を
形成する工程と、前記第３マスク材料パターンおよび側
壁膜のない領域に第４のマスク材料からなる第４マスク
材料パターンを形成する工程と、前記側壁膜をエッチン
グ除去する工程と、前記第３マスク材料パターンおよび
第４マスク材料パターンをマスクにして、これら材料パ
ターン間に露出した前記ポリサイド層のうち、少なくと
もシリサイド層をエッチング除去する工程と、前記第４
マスク材料パターンを除去する工程と、前記第３マスク
材料パターンをマスクにして、前記第１導電型ＭＯＳ領
域のポリシリコン層に第１導電型の不純物を導入する工
程と、前記第３マスク材料パターンを除去する工程と、
前記ポリサイド層をパターニングして第１導電型ＭＯＳ
領域、第２導電型ＭＯＳ領域のそれぞれにゲート電極を
形成する工程と、を備えたことを前記課題の解決手段と
した。
は、ウェル領域を形成し、かつ素子領域分離酸化膜およ
びゲート酸化膜を形成して第１導電型ＭＯＳ領域と第２
導電型ＭＯＳ領域とを形成した半導体基板上に、ポリシ
リコン層とシリサイド層とからなるポリサイド層を形成
する工程と、前記ポリサイド層の上に、前記第１導電型
ＭＯＳ領域を覆って第１のマスク材料からなる第１マス
ク材料パターンを形成する工程と、前記第１マスク材料
パターンをマスクにして、前記第２導電型ＭＯＳ領域の
ポリシリコン層に第２導電型の不純物を導入する工程
と、前記第１マスク材料パターンのない領域に第３のマ
スク材料からなる第３マスク材料パターンを形成する工
程と、前記第１マスク材料パターンを除去する工程と、
前記第３マスク材料パターンの、前記第１導電型ＭＯＳ
領域側の側壁部に、第２のマスク材料からなる側壁膜を
形成する工程と、前記第３マスク材料パターンおよび側
壁膜のない領域に第４のマスク材料からなる第４マスク
材料パターンを形成する工程と、前記側壁膜をエッチン
グ除去する工程と、前記第３マスク材料パターンおよび
第４マスク材料パターンをマスクにして、これら材料パ
ターン間に露出した前記ポリサイド層のうち、少なくと
もシリサイド層をエッチング除去する工程と、前記第４
マスク材料パターンを除去する工程と、前記第３マスク
材料パターンをマスクにして、前記第１導電型ＭＯＳ領
域のポリシリコン層に第１導電型の不純物を導入する工
程と、前記第３マスク材料パターンを除去する工程と、
前記ポリサイド層をパターニングして第１導電型ＭＯＳ
領域、第２導電型ＭＯＳ領域のそれぞれにゲート電極を
形成する工程と、を備えたことを前記課題の解決手段と
した。
【００１３】この製造方法によれば、第１のマスク材料
パターンをマスクにしてポリシリコン層に第２導電型の
不純物を導入した後、この不純物を導入したポリシリコ
ン層の直上を覆って形成される第３マスク材料パターン
をマスクにしてポリシリコン層に第２導電型の不純物を
導入するので、これら不純物の導入によって形成される
第１導電型ゲート領域、第２導電型ゲート領域は、互い
に自己整合的に形成されるものとなる。また、ポリサイ
ド層のうち少なくともシリサイド層をエッチング除去
し、その後ポリシリコン層に第１導電型の不純物を導入
するので、その後熱処理がなされても、シリサイド層が
エッチングによって第１導電型ＭＯＳ領域側と第２導電
型ＭＯＳ領域側とで分離されているため、不純物の相互
拡散が抑制される。さらに、シリサイド層のエッチング
による分離を、リソグラフィによることなく側壁膜の厚
さに依存して行うため、側壁膜の厚さをリソグラフィの
精度限界以下にすることにより、ポリシリコン層に形成
する第１導電型ゲート領域と第２導電型ゲート領域との
間の距離を十分に小さくすることが可能になる。
パターンをマスクにしてポリシリコン層に第２導電型の
不純物を導入した後、この不純物を導入したポリシリコ
ン層の直上を覆って形成される第３マスク材料パターン
をマスクにしてポリシリコン層に第２導電型の不純物を
導入するので、これら不純物の導入によって形成される
第１導電型ゲート領域、第２導電型ゲート領域は、互い
に自己整合的に形成されるものとなる。また、ポリサイ
ド層のうち少なくともシリサイド層をエッチング除去
し、その後ポリシリコン層に第１導電型の不純物を導入
するので、その後熱処理がなされても、シリサイド層が
エッチングによって第１導電型ＭＯＳ領域側と第２導電
型ＭＯＳ領域側とで分離されているため、不純物の相互
拡散が抑制される。さらに、シリサイド層のエッチング
による分離を、リソグラフィによることなく側壁膜の厚
さに依存して行うため、側壁膜の厚さをリソグラフィの
精度限界以下にすることにより、ポリシリコン層に形成
する第１導電型ゲート領域と第２導電型ゲート領域との
間の距離を十分に小さくすることが可能になる。
【００１４】
【発明の実施の形態】本発明における請求項１記載の発
明の一実施形態例を、図１（ａ）〜（ｅ）を参照して説
明する。まず、図１（ａ）に示すように従来と同様にし
てｎ型（第１導電型）の半導体基板１を用意し、これの
表面に酸化膜を形成し、さらに該半導体基板１の第１導
電型ＭＯＳ領域となる部分の表層部にｐウェル（図示
略）を形成する。次に、前記酸化膜をフィールド酸化し
て素子領域分離酸化膜となるフィールド酸化膜２を形成
し、ｎ型（第１導電型）のＭＯＳＦＥＴ領域（以下、ｎ
型ＭＯＳ領域と略称する）３とｐ型（第２導電型）のＭ
ＯＳ領域（以下、ｐ型ＭＯＳ領域と略称する）４とを分
離形成する。次いで、フィールド酸化膜２の形成箇所以
外の半導体基板１表面にゲート酸化膜５を形成し、その
後、これらフィールド酸化膜２、ゲート酸化膜５の上に
ゲート電極用のポリシリコン層６とチタンシリサイド層
７とを順次積層し、これらポリシリコン層６とチタンシ
リサイド層７とからなるポリサイド層８を形成する。
明の一実施形態例を、図１（ａ）〜（ｅ）を参照して説
明する。まず、図１（ａ）に示すように従来と同様にし
てｎ型（第１導電型）の半導体基板１を用意し、これの
表面に酸化膜を形成し、さらに該半導体基板１の第１導
電型ＭＯＳ領域となる部分の表層部にｐウェル（図示
略）を形成する。次に、前記酸化膜をフィールド酸化し
て素子領域分離酸化膜となるフィールド酸化膜２を形成
し、ｎ型（第１導電型）のＭＯＳＦＥＴ領域（以下、ｎ
型ＭＯＳ領域と略称する）３とｐ型（第２導電型）のＭ
ＯＳ領域（以下、ｐ型ＭＯＳ領域と略称する）４とを分
離形成する。次いで、フィールド酸化膜２の形成箇所以
外の半導体基板１表面にゲート酸化膜５を形成し、その
後、これらフィールド酸化膜２、ゲート酸化膜５の上に
ゲート電極用のポリシリコン層６とチタンシリサイド層
７とを順次積層し、これらポリシリコン層６とチタンシ
リサイド層７とからなるポリサイド層８を形成する。
【００１５】次いで、前記ポリサイド層８の上に第１の
マスク材料、この例ではシリコン酸化物をＣＶＤ法等に
よって堆積し、さらにこれを公知のフォトリソグラフィ
技術、ドライエッチング技術により、図１（ｂ）に示す
ように前記ｎ型ＭＯＳ領域３を覆った状態にパターニン
グしてシリコン酸化物パターン（第１マスク材料パター
ン）９を形成する。次いで、前記シリコン酸化物パター
ン９を覆って第２のマスク材料、この例ではシリコン窒
化物をＣＶＤ法等によって堆積し、さらにこれをエッチ
バックし、シリコン酸化物パターン９の、前記ｐ型ＭＯ
Ｓ領域４側の側壁部に、シリコン窒化物からなる側壁膜
１０を形成する。このとき、側壁膜１０については、前
述したリソグラフィの精度限界によって決定される分離
幅よりさらに薄い厚さ、例えば１００ｎｍ程度に形成す
る。
マスク材料、この例ではシリコン酸化物をＣＶＤ法等に
よって堆積し、さらにこれを公知のフォトリソグラフィ
技術、ドライエッチング技術により、図１（ｂ）に示す
ように前記ｎ型ＭＯＳ領域３を覆った状態にパターニン
グしてシリコン酸化物パターン（第１マスク材料パター
ン）９を形成する。次いで、前記シリコン酸化物パター
ン９を覆って第２のマスク材料、この例ではシリコン窒
化物をＣＶＤ法等によって堆積し、さらにこれをエッチ
バックし、シリコン酸化物パターン９の、前記ｐ型ＭＯ
Ｓ領域４側の側壁部に、シリコン窒化物からなる側壁膜
１０を形成する。このとき、側壁膜１０については、前
述したリソグラフィの精度限界によって決定される分離
幅よりさらに薄い厚さ、例えば１００ｎｍ程度に形成す
る。
【００１６】次いで、シリコン酸化物パターン９および
シリコン窒化物からなる側壁膜１０をマスクにして前記
ｐ型ＭＯＳ領域４のポリシリコン層６にｐ型（第２導電
型）の不純物であるボロン（Ｂ）をイオン注入し、ｐ型
ゲート領域１１を形成する。次いで、第３のマスク材
料、この例ではレジストを塗布し、さらにこれをエッチ
バックしてシリコン酸化物パターン９の表面および側壁
膜１０の上部を露出させ、図１（ｃ）に示すようにシリ
コン酸化物パターン９および側壁膜１０のない領域にレ
ジストパターン（第３マスク材料パターン）１２を形成
する。続いて、エッチングガスとしてＣＨＦ3 ／Ｏ2 を
用いてシリコン窒化物からなる側壁膜８を選択的にエッ
チングし、さらにシリコン酸化物パターン９およびレジ
ストパターン１２をマスクとしたドライエッチング（異
方性エッチング）により、これらシリコン酸化物パター
ン９とレジストパターン１２との間に露出したポリサイ
ド層８をエッチングし、図１（ｃ）に示したようにその
上層であるチタンシリサイド層７を除去する。
シリコン窒化物からなる側壁膜１０をマスクにして前記
ｐ型ＭＯＳ領域４のポリシリコン層６にｐ型（第２導電
型）の不純物であるボロン（Ｂ）をイオン注入し、ｐ型
ゲート領域１１を形成する。次いで、第３のマスク材
料、この例ではレジストを塗布し、さらにこれをエッチ
バックしてシリコン酸化物パターン９の表面および側壁
膜１０の上部を露出させ、図１（ｃ）に示すようにシリ
コン酸化物パターン９および側壁膜１０のない領域にレ
ジストパターン（第３マスク材料パターン）１２を形成
する。続いて、エッチングガスとしてＣＨＦ3 ／Ｏ2 を
用いてシリコン窒化物からなる側壁膜８を選択的にエッ
チングし、さらにシリコン酸化物パターン９およびレジ
ストパターン１２をマスクとしたドライエッチング（異
方性エッチング）により、これらシリコン酸化物パター
ン９とレジストパターン１２との間に露出したポリサイ
ド層８をエッチングし、図１（ｃ）に示したようにその
上層であるチタンシリサイド層７を除去する。
【００１７】このようにしてチタンシリサイド層７をエ
ッチングし、これにより該エッチング箇所を挟んだ両側
を分離することにより、後にｎ型不純物を導入してｎ型
ゲート領域を形成した際、不純物の相互拡散が起こるこ
とを抑制することができる。なお、ここでのポリサイド
層８のエッチングについては、チタンシリサイド層７の
下のポリシリコン層６までエッチングするのが、不純物
の相互拡散を抑制するうえでより効果的であるが、不純
物の相互拡散はそのほとんどがシリサイド層７を通って
起こるため、図１（ｃ）に示したようにチタンシリサイ
ド層７までをエッチングするようにしても、相互拡散抑
制の効果が十分に得られる。
ッチングし、これにより該エッチング箇所を挟んだ両側
を分離することにより、後にｎ型不純物を導入してｎ型
ゲート領域を形成した際、不純物の相互拡散が起こるこ
とを抑制することができる。なお、ここでのポリサイド
層８のエッチングについては、チタンシリサイド層７の
下のポリシリコン層６までエッチングするのが、不純物
の相互拡散を抑制するうえでより効果的であるが、不純
物の相互拡散はそのほとんどがシリサイド層７を通って
起こるため、図１（ｃ）に示したようにチタンシリサイ
ド層７までをエッチングするようにしても、相互拡散抑
制の効果が十分に得られる。
【００１８】次いで、図１（ｄ）に示すようにシリコン
酸化物パターン９をドライエッチングにより除去し、続
いて、レジストパターン１２をマスクにして前記ｎ型Ｍ
ＯＳ領域３のポリシリコン層６にｎ型（第１導電型）の
不純物であるリン（Ｐ）をイオン注入し、ｎ型ゲート領
域１３を形成する。このようなｎ型ゲート領域１３の形
成により、ｎ型ゲート領域１３はｐ型ゲート領域１１に
対して自己整合的に形成されたものとなり、合わせずれ
が生じないものとなる。また、熱処理によって不純物の
相互拡散が顕著に起こるチタンシリサイド層７について
は、前述したようにポリシリコン層６におけるｐ型ゲー
ト領域１１とｎ型ゲート領域１３との間の直上部がエッ
チング除去されて分離されていることにより、この後熱
処理がなされた際、ｐ型ゲート領域１１とｎ型ゲート領
域１３との間で相互拡散が起こることが十分に抑えられ
る。
酸化物パターン９をドライエッチングにより除去し、続
いて、レジストパターン１２をマスクにして前記ｎ型Ｍ
ＯＳ領域３のポリシリコン層６にｎ型（第１導電型）の
不純物であるリン（Ｐ）をイオン注入し、ｎ型ゲート領
域１３を形成する。このようなｎ型ゲート領域１３の形
成により、ｎ型ゲート領域１３はｐ型ゲート領域１１に
対して自己整合的に形成されたものとなり、合わせずれ
が生じないものとなる。また、熱処理によって不純物の
相互拡散が顕著に起こるチタンシリサイド層７について
は、前述したようにポリシリコン層６におけるｐ型ゲー
ト領域１１とｎ型ゲート領域１３との間の直上部がエッ
チング除去されて分離されていることにより、この後熱
処理がなされた際、ｐ型ゲート領域１１とｎ型ゲート領
域１３との間で相互拡散が起こることが十分に抑えられ
る。
【００１９】なお、イオン注入にあたっては、チタンシ
リサイド層７がある領域にてポリシリコン層６中にイオ
ン濃度のピークがくるようにその注入エネルギーが設定
されることから、チタンシリサイド層７をエッチングし
た後に露出した領域のポリシリコン層６は、不純物濃度
が高い（ｎ+ ）ｎ型ゲート領域１３よりも不純物濃度が
低い（ｎ- ）領域となる。
リサイド層７がある領域にてポリシリコン層６中にイオ
ン濃度のピークがくるようにその注入エネルギーが設定
されることから、チタンシリサイド層７をエッチングし
た後に露出した領域のポリシリコン層６は、不純物濃度
が高い（ｎ+ ）ｎ型ゲート領域１３よりも不純物濃度が
低い（ｎ- ）領域となる。
【００２０】次いで、前記レジストパターン１２をアッ
シングして除去し、続いて、ポリサイド層８を従来と同
様にパターニングしてｎ型ＭＯＳ領域３、ｐ型ＭＯＳ領
域４のそれぞれに図１（ｅ）に示すようにｎ型ゲート電
極１４、ｐ型ゲート電極１５を形成する。さらに、従来
と同様にしてｎ型ＭＯＳ領域３にソース・ドレイン領域
となるｎ+ 拡散層（図示略）を、またｐ型ＭＯＳ領域４
にソース・ドレイン領域となるｐ+ 拡散層（図示略）を
それぞれ形成する。その後、層間絶縁膜１６を形成し、
さらに従来と同様にしてコンタクト（Ｗプラグ）１７、
Ａｌ配線１８を形成し、かつ適当な熱処理を行うことに
より、デュアルゲート型のＣＭＯＳを得る。
シングして除去し、続いて、ポリサイド層８を従来と同
様にパターニングしてｎ型ＭＯＳ領域３、ｐ型ＭＯＳ領
域４のそれぞれに図１（ｅ）に示すようにｎ型ゲート電
極１４、ｐ型ゲート電極１５を形成する。さらに、従来
と同様にしてｎ型ＭＯＳ領域３にソース・ドレイン領域
となるｎ+ 拡散層（図示略）を、またｐ型ＭＯＳ領域４
にソース・ドレイン領域となるｐ+ 拡散層（図示略）を
それぞれ形成する。その後、層間絶縁膜１６を形成し、
さらに従来と同様にしてコンタクト（Ｗプラグ）１７、
Ａｌ配線１８を形成し、かつ適当な熱処理を行うことに
より、デュアルゲート型のＣＭＯＳを得る。
【００２１】このような製造方法にあっては、シリコン
酸化物パターン９と側壁膜１０とをマスクにしてポリシ
リコン層６にｐ型の不純物を導入し、ｐ型ゲート領域１
１を形成した後、このｐ型ゲート領域１１の直上を覆っ
て形成されるレジストパターン１２をマスクにしてポリ
シリコン層６にｎ型の不純物を導入し、ｎ型ゲート領域
１３を形成するので、これらｐ型ゲート領域１１、ｎ型
ゲート領域１３を、互いに自己整合的に形成することが
できる。また、ポリサイド層８のうちチタンシリサイド
層７をエッチング除去し、その後ポリシリコン層６にｎ
型の不純物を導入するので、その後熱処理を行っても、
チタンシリサイド層８がエッチングによってｐ型ゲート
領域１１側とｎ型ゲート領域１３側とで分離されている
ことにより、不純物の相互拡散を抑制することができ
る。さらに、チタンシリサイド層７のエッチングによる
分離を、リソグラフィによることなく側壁膜１０の厚さ
に依存して行うため、側壁膜１０の厚さをリソグラフィ
の精度限界以下にすることにより、ポリシリコン層６に
形成するｎ型ゲート領域１３とｐ型ゲート領域１１との
間の距離を十分に小さくすることができ、これにより得
られる半導体装置の高密度化、高集積化を図ることがで
きる。
酸化物パターン９と側壁膜１０とをマスクにしてポリシ
リコン層６にｐ型の不純物を導入し、ｐ型ゲート領域１
１を形成した後、このｐ型ゲート領域１１の直上を覆っ
て形成されるレジストパターン１２をマスクにしてポリ
シリコン層６にｎ型の不純物を導入し、ｎ型ゲート領域
１３を形成するので、これらｐ型ゲート領域１１、ｎ型
ゲート領域１３を、互いに自己整合的に形成することが
できる。また、ポリサイド層８のうちチタンシリサイド
層７をエッチング除去し、その後ポリシリコン層６にｎ
型の不純物を導入するので、その後熱処理を行っても、
チタンシリサイド層８がエッチングによってｐ型ゲート
領域１１側とｎ型ゲート領域１３側とで分離されている
ことにより、不純物の相互拡散を抑制することができ
る。さらに、チタンシリサイド層７のエッチングによる
分離を、リソグラフィによることなく側壁膜１０の厚さ
に依存して行うため、側壁膜１０の厚さをリソグラフィ
の精度限界以下にすることにより、ポリシリコン層６に
形成するｎ型ゲート領域１３とｐ型ゲート領域１１との
間の距離を十分に小さくすることができ、これにより得
られる半導体装置の高密度化、高集積化を図ることがで
きる。
【００２２】本発明における請求項２記載の発明の一実
施形態例を、図２（ａ）〜（ｄ）を参照して説明する。
まず、図１（ａ）に示したように先の実施形態例と同様
にｎ型の半導体基板１にｐウェル（図示略）、フィール
ド酸化膜２、ｎ型（第１導電型）ＭＯＳ領域３、ｐ型
（第２導電型）ＭＯＳ領域４、ゲート酸化膜５を形成
し、さらにフィールド酸化膜２、ゲート酸化膜５の上に
ポリシリコン層６とチタンシリサイド層７とからなるポ
リサイド層８を形成する。次に、このポリサイド層８の
上にシリコン窒化膜２０を薄く積層する。
施形態例を、図２（ａ）〜（ｄ）を参照して説明する。
まず、図１（ａ）に示したように先の実施形態例と同様
にｎ型の半導体基板１にｐウェル（図示略）、フィール
ド酸化膜２、ｎ型（第１導電型）ＭＯＳ領域３、ｐ型
（第２導電型）ＭＯＳ領域４、ゲート酸化膜５を形成
し、さらにフィールド酸化膜２、ゲート酸化膜５の上に
ポリシリコン層６とチタンシリサイド層７とからなるポ
リサイド層８を形成する。次に、このポリサイド層８の
上にシリコン窒化膜２０を薄く積層する。
【００２３】次いで、前記ポリサイド層８の上に第１の
マスク材料、この例ではシリコン酸化物をＣＶＤ法等に
よって堆積し、さらにこれを先の例と同様にして図２
（ａ）に示すようにパターニングしてシリコン酸化物パ
ターン（第１マスク材料パターン）２１を形成する。次
いで、前記シリコン酸化物パターン２１を覆って第２の
マスク材料、この例ではシリコンをＣＶＤ法等によって
堆積し、さらにこれをエッチバックし、シリコン酸化物
パターン２１の、前記ｐ型ＭＯＳ領域４側の側壁部に、
シリコンからなる第２マスク材料側壁膜２２を形成す
る。このとき、第２マスク材料側壁膜２２については、
先の例と同様に、前述したリソグラフィの精度限界によ
って決定される分離幅よりさらに薄い厚さ、例えば１０
０ｎｍ程度に形成される。
マスク材料、この例ではシリコン酸化物をＣＶＤ法等に
よって堆積し、さらにこれを先の例と同様にして図２
（ａ）に示すようにパターニングしてシリコン酸化物パ
ターン（第１マスク材料パターン）２１を形成する。次
いで、前記シリコン酸化物パターン２１を覆って第２の
マスク材料、この例ではシリコンをＣＶＤ法等によって
堆積し、さらにこれをエッチバックし、シリコン酸化物
パターン２１の、前記ｐ型ＭＯＳ領域４側の側壁部に、
シリコンからなる第２マスク材料側壁膜２２を形成す
る。このとき、第２マスク材料側壁膜２２については、
先の例と同様に、前述したリソグラフィの精度限界によ
って決定される分離幅よりさらに薄い厚さ、例えば１０
０ｎｍ程度に形成される。
【００２４】次いで、シリコン酸化物パターン２１およ
び第２マスク材料側壁膜２２をマスクにして前記ｐ型Ｍ
ＯＳ領域４のポリシリコン層６にボロン（Ｂ）をイオン
注入し、ｐ型ゲート領域２３を形成する。次いで、第３
のマスク材料、この例ではシリコン窒化物をＣＶＤ法等
によって堆積し、さらにこれを公知のレジストエッチバ
ック法によりエッチバックしてシリコン酸化物パターン
２１の表面および第２マスク材料側壁膜２２の上部を露
出させ、図２（ｂ）に示すようにシリコン酸化物パター
ン２１および第２マスク材料側壁膜２２のない領域にシ
リコン窒化物パターン（第３マスク材料パターン）２４
を形成する。
び第２マスク材料側壁膜２２をマスクにして前記ｐ型Ｍ
ＯＳ領域４のポリシリコン層６にボロン（Ｂ）をイオン
注入し、ｐ型ゲート領域２３を形成する。次いで、第３
のマスク材料、この例ではシリコン窒化物をＣＶＤ法等
によって堆積し、さらにこれを公知のレジストエッチバ
ック法によりエッチバックしてシリコン酸化物パターン
２１の表面および第２マスク材料側壁膜２２の上部を露
出させ、図２（ｂ）に示すようにシリコン酸化物パター
ン２１および第２マスク材料側壁膜２２のない領域にシ
リコン窒化物パターン（第３マスク材料パターン）２４
を形成する。
【００２５】次いで、エッチングガスとしてＣＨＦ3 ／
Ｏ2 を用いてシリコンからなる第２マスク材料側壁膜２
２を選択的にエッチング除去し、続いて該側壁膜２２の
除去によって露出した部分のシリコン窒化膜２０をドラ
イエッチングし、さらにシリコン酸化物パターン２１お
よびシリコン窒化物パターン２４をマスクとしたドライ
エッチング（異方性エッチング）により、これらシリコ
ン酸化物パターン２１とシリコン窒化物パターン２４と
の間に露出したポリサイド層８をエッチングし、図２
（ｂ）に示したようにその上層であるチタンシリサイド
層７を除去する。このようにしてチタンシリサイド層７
をエッチングすることにより、先の例と同様に不純物の
相互拡散が起こることを抑制することができる。なお、
ここでのポリサイド層８のエッチングについても、チタ
ンシリサイド層７の下のポリシリコン層６までエッチン
グしてもよいのはもちろんである。
Ｏ2 を用いてシリコンからなる第２マスク材料側壁膜２
２を選択的にエッチング除去し、続いて該側壁膜２２の
除去によって露出した部分のシリコン窒化膜２０をドラ
イエッチングし、さらにシリコン酸化物パターン２１お
よびシリコン窒化物パターン２４をマスクとしたドライ
エッチング（異方性エッチング）により、これらシリコ
ン酸化物パターン２１とシリコン窒化物パターン２４と
の間に露出したポリサイド層８をエッチングし、図２
（ｂ）に示したようにその上層であるチタンシリサイド
層７を除去する。このようにしてチタンシリサイド層７
をエッチングすることにより、先の例と同様に不純物の
相互拡散が起こることを抑制することができる。なお、
ここでのポリサイド層８のエッチングについても、チタ
ンシリサイド層７の下のポリシリコン層６までエッチン
グしてもよいのはもちろんである。
【００２６】次いで、シリコン酸化物パターン２１をド
ライエッチングにより除去する。続いて、第４のマスク
材料、この例ではシリコン酸化物をＣＶＤ法等によって
堆積し、さらにこのシリコン酸化物をエッチバックする
ことにより、シリコン窒化物パターン２４の、前記ｎ型
ＭＯＳ領域３側の側壁部、および前記ポリサイド層８の
エッチング除去部分にシリコン酸化物からなる第４マス
ク材料側壁膜２５を形成する。
ライエッチングにより除去する。続いて、第４のマスク
材料、この例ではシリコン酸化物をＣＶＤ法等によって
堆積し、さらにこのシリコン酸化物をエッチバックする
ことにより、シリコン窒化物パターン２４の、前記ｎ型
ＭＯＳ領域３側の側壁部、および前記ポリサイド層８の
エッチング除去部分にシリコン酸化物からなる第４マス
ク材料側壁膜２５を形成する。
【００２７】次いで、シリコン窒化物パターン２４と第
４マスク材料側壁膜２５とをマスクにして前記ｎ型ＭＯ
Ｓ領域３のポリシリコン層６にｎ型（第１導電型）の不
純物であるリン（Ｐ）をイオン注入し、ｎ型ゲート領域
２６を形成する。このようなｎ型ゲート領域２６の形成
により、先の例と同様にｎ型ゲート領域２６はｐ型ゲー
ト領域２３に対して自己整合的に形成されたものとな
り、合わせずれが生じないものとなる。また、チタンシ
リサイド層７についても、前述したようにポリシリコン
層６におけるｐ型ゲート領域２３とｎ型ゲート領域２６
との間の直上部がエッチング除去されて分離されている
ことにより、この後熱処理がなされた際、ｐ型ゲート領
域２３とｎ型ゲート領域２６との間で相互拡散が起こる
ことが十分に抑えられる。
４マスク材料側壁膜２５とをマスクにして前記ｎ型ＭＯ
Ｓ領域３のポリシリコン層６にｎ型（第１導電型）の不
純物であるリン（Ｐ）をイオン注入し、ｎ型ゲート領域
２６を形成する。このようなｎ型ゲート領域２６の形成
により、先の例と同様にｎ型ゲート領域２６はｐ型ゲー
ト領域２３に対して自己整合的に形成されたものとな
り、合わせずれが生じないものとなる。また、チタンシ
リサイド層７についても、前述したようにポリシリコン
層６におけるｐ型ゲート領域２３とｎ型ゲート領域２６
との間の直上部がエッチング除去されて分離されている
ことにより、この後熱処理がなされた際、ｐ型ゲート領
域２３とｎ型ゲート領域２６との間で相互拡散が起こる
ことが十分に抑えられる。
【００２８】次いで、シリコン窒化物パターン２４と第
４マスク材料側壁膜２５とをドライエッチングによって
除去し、続いて、ポリサイド層８を従来と同様にパター
ニングしてｎ型ＭＯＳ領域３、ｐ型ＭＯＳ領域４のそれ
ぞれに図２（ｄ）に示すようにｎ型ゲート電極２７、ｐ
型ゲート電極２８を形成する。さらに、従来と同様にし
てｎ型ＭＯＳ領域３にソース・ドレイン領域となるｎ+
拡散層（図示略）を、またｐ型ＭＯＳ領域４にソース・
ドレイン領域となるｐ+ 拡散層（図示略）をそれぞれ形
成する。その後、層間絶縁膜１６を形成し、さらに従来
と同様にしてコンタクト（Ｗプラグ）１７、Ａｌ配線１
８を形成し、かつ適当な熱処理を行うことにより、デュ
アルゲート型のＣＭＯＳを得る。
４マスク材料側壁膜２５とをドライエッチングによって
除去し、続いて、ポリサイド層８を従来と同様にパター
ニングしてｎ型ＭＯＳ領域３、ｐ型ＭＯＳ領域４のそれ
ぞれに図２（ｄ）に示すようにｎ型ゲート電極２７、ｐ
型ゲート電極２８を形成する。さらに、従来と同様にし
てｎ型ＭＯＳ領域３にソース・ドレイン領域となるｎ+
拡散層（図示略）を、またｐ型ＭＯＳ領域４にソース・
ドレイン領域となるｐ+ 拡散層（図示略）をそれぞれ形
成する。その後、層間絶縁膜１６を形成し、さらに従来
と同様にしてコンタクト（Ｗプラグ）１７、Ａｌ配線１
８を形成し、かつ適当な熱処理を行うことにより、デュ
アルゲート型のＣＭＯＳを得る。
【００２９】このような製造方法にあっては、シリコン
酸化物パターン２１と第２マスク材料側壁膜２２とをマ
スクにしてポリシリコン層６にｐ型の不純物を導入し、
ｐ型ゲート領域１１を形成した後、このｐ型ゲート領域
２３の直上を覆って形成されるシリコン窒化物パターン
２４と第４マスク材料側壁膜２５をマスクにしてポリシ
リコン層６にｎ型の不純物を導入し、ｎ型ゲート領域１
３を形成するので、これらｐ型ゲート領域１１、ｎ型ゲ
ート領域２６を、互いに自己整合的に形成することがで
きる。
酸化物パターン２１と第２マスク材料側壁膜２２とをマ
スクにしてポリシリコン層６にｐ型の不純物を導入し、
ｐ型ゲート領域１１を形成した後、このｐ型ゲート領域
２３の直上を覆って形成されるシリコン窒化物パターン
２４と第４マスク材料側壁膜２５をマスクにしてポリシ
リコン層６にｎ型の不純物を導入し、ｎ型ゲート領域１
３を形成するので、これらｐ型ゲート領域１１、ｎ型ゲ
ート領域２６を、互いに自己整合的に形成することがで
きる。
【００３０】また、先の例と同様に、ポリサイド層８の
うちチタンシリサイド層７をエッチング除去し、その後
ポリシリコン層６にｎ型の不純物を導入するので、不純
物の相互拡散を抑制することができる。さらに、チタン
シリサイド層７のエッチングによる分離を、リソグラフ
ィによることなく第２マスク材料側壁膜２２の厚さに依
存して行うため、第２マスク材料側壁膜２２の厚さをリ
ソグラフィの精度限界以下にすることにより、ポリシリ
コン層６に形成するｎ型ゲート領域２６とｐ型ゲート領
域２３との間の距離を十分に小さくすることができ、こ
れにより得られる半導体装置の高密度化、高集積化を図
ることができる。
うちチタンシリサイド層７をエッチング除去し、その後
ポリシリコン層６にｎ型の不純物を導入するので、不純
物の相互拡散を抑制することができる。さらに、チタン
シリサイド層７のエッチングによる分離を、リソグラフ
ィによることなく第２マスク材料側壁膜２２の厚さに依
存して行うため、第２マスク材料側壁膜２２の厚さをリ
ソグラフィの精度限界以下にすることにより、ポリシリ
コン層６に形成するｎ型ゲート領域２６とｐ型ゲート領
域２３との間の距離を十分に小さくすることができ、こ
れにより得られる半導体装置の高密度化、高集積化を図
ることができる。
【００３１】なお、前記実施形態例においては、本発明
における第１導電型をｎ型、第２導電型をｐ型とした
が、これらを逆にして第１導電型をｐ型、第２導電型を
ｎ型としてもよいのはもちろんである。また、各マスク
材料の選択については、前記実施形態例に限定されるこ
となく適宜なものが使用可能であり、同様に、シリサイ
ド層についてもチタンシリサイド以外の各種のシリサイ
ドが使用可能である。さらに、本発明における請求項３
記載の発明については、前記の各実施形態例の各処理と
同様の処理を行うことによってこれを実施できるので、
その実施形態例については省略する。
における第１導電型をｎ型、第２導電型をｐ型とした
が、これらを逆にして第１導電型をｐ型、第２導電型を
ｎ型としてもよいのはもちろんである。また、各マスク
材料の選択については、前記実施形態例に限定されるこ
となく適宜なものが使用可能であり、同様に、シリサイ
ド層についてもチタンシリサイド以外の各種のシリサイ
ドが使用可能である。さらに、本発明における請求項３
記載の発明については、前記の各実施形態例の各処理と
同様の処理を行うことによってこれを実施できるので、
その実施形態例については省略する。
【００３２】
【発明の効果】以上説明したように本発明の半導体の製
造方法は、各種のマスク材料パターンや側壁膜をマスク
として第１導電型の不純物、および第２導電型の不純物
をそれぞれ導入するようにしたものであるから、これら
不純物の導入によって形成される第１導電型ゲート領
域、および第２導電型ゲート領域を、互いに自己整合的
に形成することができる。また、ポリサイド層のうち少
なくともシリサイド層をエッチング除去し、その後ポリ
シリコン層に第１導電型の不純物を導入するので、その
後熱処理を行っても、シリサイド層がエッチングによっ
て第１導電型ＭＯＳ領域側と第２導電型ＭＯＳ領域側と
で分離されていることにより、不純物の相互拡散を抑制
することができる。さらに、シリサイド層のエッチング
による分離を、リソグラフィによることなく側壁膜の厚
さに依存して行うため、側壁膜の厚さをリソグラフィの
精度限界以下にすることにより、ポリシリコン層に形成
する第１導電型ゲート領域と第２導電型ゲート領域との
間の距離を十分に小さくすることができ、これにより得
られる半導体装置の高密度化、高集積化を図ることがで
きる。
造方法は、各種のマスク材料パターンや側壁膜をマスク
として第１導電型の不純物、および第２導電型の不純物
をそれぞれ導入するようにしたものであるから、これら
不純物の導入によって形成される第１導電型ゲート領
域、および第２導電型ゲート領域を、互いに自己整合的
に形成することができる。また、ポリサイド層のうち少
なくともシリサイド層をエッチング除去し、その後ポリ
シリコン層に第１導電型の不純物を導入するので、その
後熱処理を行っても、シリサイド層がエッチングによっ
て第１導電型ＭＯＳ領域側と第２導電型ＭＯＳ領域側と
で分離されていることにより、不純物の相互拡散を抑制
することができる。さらに、シリサイド層のエッチング
による分離を、リソグラフィによることなく側壁膜の厚
さに依存して行うため、側壁膜の厚さをリソグラフィの
精度限界以下にすることにより、ポリシリコン層に形成
する第１導電型ゲート領域と第２導電型ゲート領域との
間の距離を十分に小さくすることができ、これにより得
られる半導体装置の高密度化、高集積化を図ることがで
きる。
【００３３】したがって、本発明によれば、ｐ型ゲート
領域とｎ型ゲート領域とを、互いに自己整合的にかつリ
ソグラフィで決まる精度限界以下の距離で分離形成した
デュアルゲートＣＭＯＳの構造を実現することができ、
しかもＣＭＯＳデバイスの高性能化あるいは高密度化、
高集積化を図ることができ、さらにマスク枚数や工程数
を削減し、プロセスコストの低減化を図ることができ
る。
領域とｎ型ゲート領域とを、互いに自己整合的にかつリ
ソグラフィで決まる精度限界以下の距離で分離形成した
デュアルゲートＣＭＯＳの構造を実現することができ、
しかもＣＭＯＳデバイスの高性能化あるいは高密度化、
高集積化を図ることができ、さらにマスク枚数や工程数
を削減し、プロセスコストの低減化を図ることができ
る。
【図１】（ａ）〜（ｅ）は、本発明の製造方法の一実施
形態例を工程順に説明するための要部側断面図である。
形態例を工程順に説明するための要部側断面図である。
【図２】（ａ）〜（ｄ）は、本発明の製造方法の他の実
施形態例を工程順に説明するための要部側断面図であ
る。
施形態例を工程順に説明するための要部側断面図であ
る。
１ 半導体基板 ２ フィールド酸化膜 ３ ｎ型のＭＯＳＦＥＴ領域（ｎ型ＭＯＳ領域） ４ ｐ型のＭＯＳＦＥＴ領域（ｐ型ＭＯＳ領域） ５
ゲート酸化膜 ６ ポリシリコン層 ７ チタンシリサイド層 ８
ポリサイド層 ９、２１ シリコン酸化物パターン（第１マスク材料パ
ターン） １０ 側壁膜 １１、２３ ｐ型ゲート領域 １２ レジストパターン（第３マスク材料パターン） １３、２６ ｎ型ゲート領域 １４、２７ ｎ型ゲー
ト電極 １５、２８ ｐ型ゲート電極 ２２ 第２マスク材料
側壁膜 ２４ シリコン窒化物パターン（第３マスク材料パター
ン） ２５ 第４マスク材料側壁膜
ゲート酸化膜 ６ ポリシリコン層 ７ チタンシリサイド層 ８
ポリサイド層 ９、２１ シリコン酸化物パターン（第１マスク材料パ
ターン） １０ 側壁膜 １１、２３ ｐ型ゲート領域 １２ レジストパターン（第３マスク材料パターン） １３、２６ ｎ型ゲート領域 １４、２７ ｎ型ゲー
ト電極 １５、２８ ｐ型ゲート電極 ２２ 第２マスク材料
側壁膜 ２４ シリコン窒化物パターン（第３マスク材料パター
ン） ２５ 第４マスク材料側壁膜
Claims (3)
- 【請求項１】 デュアルゲート型のＣＭＯＳを製造する
半導体装置の製造方法において、 ウェル領域を形成し、かつ素子領域分離酸化膜およびゲ
ート酸化膜を形成して第１導電型ＭＯＳ領域と第２導電
型ＭＯＳ領域とを形成した半導体基板上に、ポリシリコ
ン層とシリサイド層とからなるポリサイド層を形成する
工程と、 前記ポリサイド層の上に、前記第１導電型ＭＯＳ領域を
覆って第１のマスク材料からなる第１マスク材料パター
ンを形成する工程と、 前記第１マスク材料パターンの、前記第２導電型ＭＯＳ
領域側の側壁部に、第２のマスク材料からなる側壁膜を
形成する工程と、 前記第１マスク材料パターンと側壁膜とをマスクにし
て、前記第２導電型ＭＯＳ領域のポリシリコン層に第２
導電型の不純物を導入する工程と、 前記第１マスク材料パターンおよび側壁膜のない領域に
第３のマスク材料からなる第３マスク材料パターンを形
成する工程と、 前記側壁膜をエッチング除去する工程と、 前記第１マスク材料パターンおよび第３マスク材料パタ
ーンをマスクにして、これら材料パターン間に露出した
前記ポリサイド層のうち、少なくともシリサイド層をエ
ッチング除去する工程と、 前記第１マスク材料パターンを除去する工程と、 前記第３マスク材料パターンをマスクにして、前記第１
導電型ＭＯＳ領域のポリシリコン層に第１導電型の不純
物を導入する工程と、 前記第３マスク材料パターンを除去する工程と、 前記ポリサイド層をパターニングして第１導電型ＭＯＳ
領域、第２導電型ＭＯＳ領域のそれぞれにゲート電極を
形成する工程と、を備えたことを特徴とする半導体装置
の製造方法。 - 【請求項２】 デュアルゲート型のＣＭＯＳを製造する
半導体装置の製造方法において、 ウェル領域を形成し、かつ素子領域分離酸化膜およびゲ
ート酸化膜を形成して第１導電型ＭＯＳ領域と第２導電
型ＭＯＳ領域とを形成した半導体基板上に、ポリシリコ
ン層とシリサイド層とからなるポリサイド層を形成する
工程と、 前記ポリサイド層の上に、前記第１導電型ＭＯＳ領域を
覆って第１のマスク材料からなる第１マスク材料パター
ンを形成する工程と、 前記第１マスク材料パターンの、前記第２導電型ＭＯＳ
領域側の側壁部に、第２のマスク材料からなる第２マス
ク材料側壁膜を形成する工程と、 前記第１マスク材料パターンと第２マスク材料側壁膜と
をマスクにして、前記第２導電型ＭＯＳ領域のポリシリ
コン層に第２導電型の不純物を導入する工程と、 前記第１マスク材料パターンおよび第２マスク材料側壁
膜のない領域に第３のマスク材料からなる第３マスク材
料パターンを形成する工程と、 前記第２マスク材料側壁膜をエッチング除去する工程
と、 前記第１マスク材料パターンおよび第３マスク材料パタ
ーンをマスクにして、これら材料パターン間に露出した
前記ポリサイド層のうち、少なくともシリサイド層をエ
ッチング除去する工程と、 前記第１マスク材料パターンを除去する工程と、 前記第３マスク材料パターンの、前記第１導電型ＭＯＳ
領域側の側壁部、および前記ポリサイド層のエッチング
除去部分に、第４のマスク材料からなる第４マスク材料
側壁膜を形成する工程と、 前記第３マスク材料パターンおよび第４マスク材料側壁
膜をマスクにして、前記第１導電型ＭＯＳ領域のポリシ
リコン層に第１導電型の不純物を導入する工程と、 前記第３マスク材料パターンおよび第４マスク材料側壁
膜を除去する工程と、 前記ポリサイド層をパターニングして第１導電型ＭＯＳ
領域、第２導電型ＭＯＳ領域のそれぞれにゲート電極を
形成する工程と、を備えたことを特徴とする半導体装置
の製造方法。 - 【請求項３】 デュアルゲート型のＣＭＯＳを製造する
半導体装置の製造方法において、 ウェル領域を形成し、かつ素子領域分離酸化膜およびゲ
ート酸化膜を形成して第１導電型ＭＯＳ領域と第２導電
型ＭＯＳ領域とを形成した半導体基板上に、ポリシリコ
ン層とシリサイド層とからなるポリサイド層を形成する
工程と、 前記ポリサイド層の上に、前記第１導電型ＭＯＳ領域を
覆って第１のマスク材料からなる第１マスク材料パター
ンを形成する工程と、 前記第１マスク材料パターンをマスクにして、前記第２
導電型ＭＯＳ領域のポリシリコン層に第２導電型の不純
物を導入する工程と、 前記第１マスク材料パターンのない領域に第３のマスク
材料からなる第３マスク材料パターンを形成する工程
と、 前記第１マスク材料パターンを除去する工程と、 前記第３マスク材料パターンの、前記第１導電型ＭＯＳ
領域側の側壁部に、第２のマスク材料からなる側壁膜を
形成する工程と、 前記第３マスク材料パターンおよび側壁膜のない領域に
第４のマスク材料からなる第４マスク材料パターンを形
成する工程と、 前記側壁膜をエッチング除去する工程と、 前記第３マスク材料パターンおよび第４マスク材料パタ
ーンをマスクにして、これら材料パターン間に露出した
前記ポリサイド層のうち、少なくともシリサイド層をエ
ッチング除去する工程と、 前記第４マスク材料パターンを除去する工程と、 前記第３マスク材料パターンをマスクにして、前記第１
導電型ＭＯＳ領域のポリシリコン層に第１導電型の不純
物を導入する工程と、 前記第３マスク材料パターンを除去する工程と、 前記ポリサイド層をパターニングして第１導電型ＭＯＳ
領域、第２導電型ＭＯＳ領域のそれぞれにゲート電極を
形成する工程と、を備えたことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8204427A JPH1050857A (ja) | 1996-08-02 | 1996-08-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8204427A JPH1050857A (ja) | 1996-08-02 | 1996-08-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050857A true JPH1050857A (ja) | 1998-02-20 |
Family
ID=16490367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8204427A Pending JPH1050857A (ja) | 1996-08-02 | 1996-08-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1050857A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670680B2 (en) * | 2001-01-18 | 2003-12-30 | Renesas Technology Corp. | Semiconductor device comprising a dual gate CMOS |
| DE102004027425A1 (de) * | 2004-06-04 | 2005-09-29 | Infineon Technologies Ag | Verfahren zum Erzeugen eines schmalen Grabens in einer Schicht |
| JP2005322730A (ja) * | 2004-05-07 | 2005-11-17 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| US7109076B2 (en) | 2003-06-03 | 2006-09-19 | Renesas Technology Corp. | Method of manufacturing semiconductor integrated circuit device, and semiconductor integrated circuit device made by its method |
-
1996
- 1996-08-02 JP JP8204427A patent/JPH1050857A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670680B2 (en) * | 2001-01-18 | 2003-12-30 | Renesas Technology Corp. | Semiconductor device comprising a dual gate CMOS |
| US7109076B2 (en) | 2003-06-03 | 2006-09-19 | Renesas Technology Corp. | Method of manufacturing semiconductor integrated circuit device, and semiconductor integrated circuit device made by its method |
| JP2005322730A (ja) * | 2004-05-07 | 2005-11-17 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| DE102004027425A1 (de) * | 2004-06-04 | 2005-09-29 | Infineon Technologies Ag | Verfahren zum Erzeugen eines schmalen Grabens in einer Schicht |
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