JPH1098186A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1098186A JPH1098186A JP8249460A JP24946096A JPH1098186A JP H1098186 A JPH1098186 A JP H1098186A JP 8249460 A JP8249460 A JP 8249460A JP 24946096 A JP24946096 A JP 24946096A JP H1098186 A JPH1098186 A JP H1098186A
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- forming
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 従来集積回路に用いられる抵抗素子の抵抗値
を増加させるためには製造工程が増加したり、抵抗にか
かる面積が増大する問題点がある。特にサリサイド技術
など低抵抗技術を用いた場合は占有面積や工程数の増加
をもたらす。 【解決手段】 ＭＯＳトランジスタのＬＤＤ領域の形成
と同時に低濃度で接合深さの浅い拡散領域２３を形成
し、その表面上にサイドウォール３１の形成と同時にマ
スクとなる絶縁膜３２を形成し、更にイオン注入が行わ
れたり、表面上にシリサイド層が形成されることを防
ぎ、この拡散領域３２を抵抗として用いる。
を増加させるためには製造工程が増加したり、抵抗にか
かる面積が増大する問題点がある。特にサリサイド技術
など低抵抗技術を用いた場合は占有面積や工程数の増加
をもたらす。 【解決手段】 ＭＯＳトランジスタのＬＤＤ領域の形成
と同時に低濃度で接合深さの浅い拡散領域２３を形成
し、その表面上にサイドウォール３１の形成と同時にマ
スクとなる絶縁膜３２を形成し、更にイオン注入が行わ
れたり、表面上にシリサイド層が形成されることを防
ぎ、この拡散領域３２を抵抗として用いる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及び半導
体装置の製造方法、特に拡散抵抗や寄生抵抗を有する微
細化に適した半導体装置と半導体装置の製造方法に関す
る。
体装置の製造方法、特に拡散抵抗や寄生抵抗を有する微
細化に適した半導体装置と半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】従来より半導体装置の微細化技術、低抵
抗化技術の進歩が続いている。低抵抗化の技術は、例え
ば集積回路内に形成されるトランジスタの寄生抵抗の低
減や配線層のコンタクト抵抗の低減などに代表される。
また半導体基板内に作り込む拡散抵抗もシリサイド技術
の進歩などにより、低い抵抗値を有する抵抗を形成する
ことが容易となった。これら微細化や低抵抗化技術の進
歩により、半導体素子の高速化の達成がなされている。
抗化技術の進歩が続いている。低抵抗化の技術は、例え
ば集積回路内に形成されるトランジスタの寄生抵抗の低
減や配線層のコンタクト抵抗の低減などに代表される。
また半導体基板内に作り込む拡散抵抗もシリサイド技術
の進歩などにより、低い抵抗値を有する抵抗を形成する
ことが容易となった。これら微細化や低抵抗化技術の進
歩により、半導体素子の高速化の達成がなされている。
【０００３】従来では集積回路の製造工程における拡散
抵抗は、低い抵抗値の抵抗（以下、低抵抗と称する。）
の形成の際には、高濃度で接合深さの深い拡散層を形成
し、また高い抵抗値の抵抗（以下、高抵抗と称する。）
の形成の際には、低濃度で接合深さの浅い拡散層を形成
するのが一般的である。
抵抗は、低い抵抗値の抵抗（以下、低抵抗と称する。）
の形成の際には、高濃度で接合深さの深い拡散層を形成
し、また高い抵抗値の抵抗（以下、高抵抗と称する。）
の形成の際には、低濃度で接合深さの浅い拡散層を形成
するのが一般的である。
【０００４】ところで集積回路にはその製品によって多
種多様な動作が要求され、この中にはある程度の高い抵
抗値を有した抵抗素子が必要とされる場合もある。例え
ば集積回路中の入出力回路では、サージ電圧の影響でト
ランジスタのゲート酸化膜を破壊することがないよう、
入力部に高抵抗を用いる必要がある。この入出力部に用
いられる素子としては、トランジスタとそのトランジス
タの拡散領域に付加される寄生抵抗を用いるものが多
い。その製造方法について、以下に簡単に説明する。
種多様な動作が要求され、この中にはある程度の高い抵
抗値を有した抵抗素子が必要とされる場合もある。例え
ば集積回路中の入出力回路では、サージ電圧の影響でト
ランジスタのゲート酸化膜を破壊することがないよう、
入力部に高抵抗を用いる必要がある。この入出力部に用
いられる素子としては、トランジスタとそのトランジス
タの拡散領域に付加される寄生抵抗を用いるものが多
い。その製造方法について、以下に簡単に説明する。
【０００５】まず図３（ａ）に示すように、半導体基板
１１１を用意し、その表面上の素子分離領域に素子分離
絶縁膜１１２を形成し、さらに基板１１１表面上にゲー
ト絶縁膜１１３を形成する。次に全面に多結晶シリコン
などの導電膜を形成し、その表面上に図示せぬレジスト
パターンを形成し、これをマスクとしてエッチングを行
い、ゲート電極１１４を形成する。
１１１を用意し、その表面上の素子分離領域に素子分離
絶縁膜１１２を形成し、さらに基板１１１表面上にゲー
ト絶縁膜１１３を形成する。次に全面に多結晶シリコン
などの導電膜を形成し、その表面上に図示せぬレジスト
パターンを形成し、これをマスクとしてエッチングを行
い、ゲート電極１１４を形成する。
【０００６】続いて図３（ｂ）に示すように、ゲート電
極１１４などをマスクとしてトランジスタのＬＤＤ（Li
gthly Doped Drain ）領域形成のために、基板１１１と
反対導電型の不純物をイオン注入し、低濃度の拡散領域
（ソース或いはドレイン領域）１２１、１２２を形成す
る。次に基板１１１全面に絶縁膜を堆積し、これを異方
性エッチングすることで、ゲート電極１１４側面にサイ
ドウオール１２３を形成する。
極１１４などをマスクとしてトランジスタのＬＤＤ（Li
gthly Doped Drain ）領域形成のために、基板１１１と
反対導電型の不純物をイオン注入し、低濃度の拡散領域
（ソース或いはドレイン領域）１２１、１２２を形成す
る。次に基板１１１全面に絶縁膜を堆積し、これを異方
性エッチングすることで、ゲート電極１１４側面にサイ
ドウオール１２３を形成する。
【０００７】続いて図３（ｃ）に示すように、ゲート電
極１１４、サイドウオール１２３などをマスクとして、
基板１１１と反対導電型の不純物をイオン注入し、拡散
領域１３１、１３２を形成する。次に基板１１１全面に
層間絶縁膜１３３を形成する。次に層間絶縁膜１３３に
拡散領域１３１、１３２に達するコンタクト孔１３４を
形成し、Ａｌなどの導電膜により配線層１３５を形成す
る。以上の各工程により寄生抵抗が付加されたトランジ
スタを形成することができる。ここで寄生抵抗は、拡散
領域１３１内部に形成されることとなり、その等価回路
は図５のようになる。また図４に図３（ｃ）の断面付近
のトランジスタの上面図を示す。ここで、同一箇所には
同一の符号を示す。尚、図４において１４１は入出力パ
ッドである。
極１１４、サイドウオール１２３などをマスクとして、
基板１１１と反対導電型の不純物をイオン注入し、拡散
領域１３１、１３２を形成する。次に基板１１１全面に
層間絶縁膜１３３を形成する。次に層間絶縁膜１３３に
拡散領域１３１、１３２に達するコンタクト孔１３４を
形成し、Ａｌなどの導電膜により配線層１３５を形成す
る。以上の各工程により寄生抵抗が付加されたトランジ
スタを形成することができる。ここで寄生抵抗は、拡散
領域１３１内部に形成されることとなり、その等価回路
は図５のようになる。また図４に図３（ｃ）の断面付近
のトランジスタの上面図を示す。ここで、同一箇所には
同一の符号を示す。尚、図４において１４１は入出力パ
ッドである。
【０００８】図３（ｃ）、図４などで示すように、トラ
ンジスタの拡散領域１３１に付加される寄生抵抗は、ト
ランジスタのソース、ドレイン領域を形成するための拡
散領域を利用しているため、寄生抵抗はソース、ドレイ
ン領域と接合深さ及び不純物濃度が同一となる。トラン
ジスタの拡散領域はトランジスタをより高速動作させる
ためにその不純物濃度を濃く形成するのが主流になりつ
つある。従って上記の製造方法では、特に入出力回路に
用いられるトランジスタの寄生抵抗としては、十分な高
抵抗を得られなくなりつつある。さらにトランジスタの
形成においては、特にコンタクト抵抗を低減させる目的
でシリサイド技術が用いられるようになってきた。上記
のような製造方法でシリサイド技術を用いた場合には、
拡散領域の表面上にも低抵抗のサリサイドが形成される
ため、更に十分な高抵抗を得られなくなりつつある。
ンジスタの拡散領域１３１に付加される寄生抵抗は、ト
ランジスタのソース、ドレイン領域を形成するための拡
散領域を利用しているため、寄生抵抗はソース、ドレイ
ン領域と接合深さ及び不純物濃度が同一となる。トラン
ジスタの拡散領域はトランジスタをより高速動作させる
ためにその不純物濃度を濃く形成するのが主流になりつ
つある。従って上記の製造方法では、特に入出力回路に
用いられるトランジスタの寄生抵抗としては、十分な高
抵抗を得られなくなりつつある。さらにトランジスタの
形成においては、特にコンタクト抵抗を低減させる目的
でシリサイド技術が用いられるようになってきた。上記
のような製造方法でシリサイド技術を用いた場合には、
拡散領域の表面上にも低抵抗のサリサイドが形成される
ため、更に十分な高抵抗を得られなくなりつつある。
【０００９】よって寄生抵抗の抵抗値を増加させるため
には、ゲート電極１１４とコンタクト孔１３４との距離
を十分にとり、拡散領域の面積を大きくとる必要がある
が、結果として入出力回路に用いられるトランジスタの
占有面積が大きくなる。
には、ゲート電極１１４とコンタクト孔１３４との距離
を十分にとり、拡散領域の面積を大きくとる必要がある
が、結果として入出力回路に用いられるトランジスタの
占有面積が大きくなる。
【００１０】また抵抗素子は、寄生抵抗としてではな
く、トランジスタの形成領域とは別の領域に拡散抵抗と
して形成することも可能であるが、この場合、その領域
の表面上にサリサイドが形成されないように、一度形成
されたサリサイドを剥離したり、或いはサリサイドが形
成されないようなマスクを施すなどの対策が必要であ
る。さらにこの場合では、拡散抵抗を分離するための素
子分離絶縁膜の形成領域などが必要となり、工程数の増
加を招き、また微細化にも適さない。
く、トランジスタの形成領域とは別の領域に拡散抵抗と
して形成することも可能であるが、この場合、その領域
の表面上にサリサイドが形成されないように、一度形成
されたサリサイドを剥離したり、或いはサリサイドが形
成されないようなマスクを施すなどの対策が必要であ
る。さらにこの場合では、拡散抵抗を分離するための素
子分離絶縁膜の形成領域などが必要となり、工程数の増
加を招き、また微細化にも適さない。
【００１１】
【発明が解決しようとする課題】以上のように従来の半
導体装置では、微細化技術や低抵抗化技術の進歩により
素子動作の高速化が図られている。しかし集積回路には
入出力回路等、あえて高抵抗を必要とする回路も存在す
る。
導体装置では、微細化技術や低抵抗化技術の進歩により
素子動作の高速化が図られている。しかし集積回路には
入出力回路等、あえて高抵抗を必要とする回路も存在す
る。
【００１２】従来集積回路に用いられる抵抗素子として
は、ＭＯＳトランジスタに隣接してそのソース或いはド
レイン領域と同時に形成し、高濃度で接合深さが深い寄
生抵抗を用いるか、またはトランジスタとは離れた領域
に低濃度で接合深さが浅い拡散抵抗を追加して形成して
いた。しかし抵抗値を大きくするためには製造工程が増
加したり、抵抗にかかる面積が増大する問題点がある。
特にサリサイド技術など低抵抗技術を用いた場合、高抵
抗素子の形成には逆に大きな占有面積を必要としたり、
工程数の増加をもたらすなど、微細化の妨げとなる場合
も生じている。この問題は高抵抗を必要とする集積回路
内の入出力回路においては特に深刻である。
は、ＭＯＳトランジスタに隣接してそのソース或いはド
レイン領域と同時に形成し、高濃度で接合深さが深い寄
生抵抗を用いるか、またはトランジスタとは離れた領域
に低濃度で接合深さが浅い拡散抵抗を追加して形成して
いた。しかし抵抗値を大きくするためには製造工程が増
加したり、抵抗にかかる面積が増大する問題点がある。
特にサリサイド技術など低抵抗技術を用いた場合、高抵
抗素子の形成には逆に大きな占有面積を必要としたり、
工程数の増加をもたらすなど、微細化の妨げとなる場合
も生じている。この問題は高抵抗を必要とする集積回路
内の入出力回路においては特に深刻である。
【００１３】以上のような状況を踏まえ、本発明ではサ
リサイド技術を用いたトランジスタの製造において、製
造工程の増加が少なく、且つ従来に比べ抵抗素子の占有
面積の少ない半導体装置と半導体装置の製造方法を提供
する。
リサイド技術を用いたトランジスタの製造において、製
造工程の増加が少なく、且つ従来に比べ抵抗素子の占有
面積の少ない半導体装置と半導体装置の製造方法を提供
する。
【００１４】
【課題を解決するための手段】本発明は上記の問題点を
解決するため以下の手段をとる。すなわち本発明の半導
体装置では、第一導電型の半導体基板と、この半導体基
板上に絶縁膜を介して形成された電極と、この電極直下
の両端の前記半導体基板表面に互いに離間して形成され
第一濃度を有する第二導電型の第一、第二拡散領域と、
この第一、第二拡散領域のそれぞれに電気的に接続され
前記第一濃度より高濃度を有する第二導電型の第三、第
四拡散領域とを有する半導体装置において、前記半導体
基板表面に前記第一、第二の拡散領域と同時に形成され
た第二導電型の第五拡散領域を有し、この第五拡散領域
は前記第三または第四拡散領域の一方と電気的に接続さ
れていることを特徴とする。また本発明の半導体装置の
製造方法では、第一導電型半導体基板表面上にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜表面上にゲー
ト電極を形成する工程と、前記ゲート電極をマスクとし
て前記半導体基板表面付近に第一濃度の第二導電型不純
物を導入し低不純物濃度領域を形成する工程と、前記半
導体基板上に層間絶縁膜を形成する工程と、前記層間絶
縁膜上にエッチングマスクを形成する工程と、前記エッ
チングマスクをマスクとして前記層間絶縁膜をエッチン
グし前記ゲート電極側面及び前記エッチングマスク下に
のみ前記層間絶縁膜を残留させる工程と、残留した前記
層間絶縁膜と前記ゲート電極とをマスクとして前記半導
体基板表面付近に前記第一濃度より高濃度の第二導電型
不純物を導入し高不純物濃度領域を形成する工程とを有
することを特徴とする半導体装置の製造方法を提供す
る。或いは、第一導電型半導体基板上の一部領域にゲー
ト電極を形成する工程と、前記ゲート電極をマスクとし
てＭＯＳトランジスタのＬＤＤ領域及び低不純物濃度領
域を形成する工程と、前記半導体基板上に層間絶縁膜を
形成する工程と、前記低不純物濃度領域上の前記層間絶
縁膜上にエッチングマスクを形成する工程と、前記エッ
チングマスクをマスクとして前記層間絶縁膜をエッチン
グし前記ゲート電極側面及び前記エッチングマスク下に
のみ前記層間絶縁膜を残留させる工程と、残留した前記
層間絶縁膜と前記ゲート電極とをマスクとして前記半導
体基板表面付近にソース領域及びドレイン領域を形成す
る工程とを有することを特徴とする。
解決するため以下の手段をとる。すなわち本発明の半導
体装置では、第一導電型の半導体基板と、この半導体基
板上に絶縁膜を介して形成された電極と、この電極直下
の両端の前記半導体基板表面に互いに離間して形成され
第一濃度を有する第二導電型の第一、第二拡散領域と、
この第一、第二拡散領域のそれぞれに電気的に接続され
前記第一濃度より高濃度を有する第二導電型の第三、第
四拡散領域とを有する半導体装置において、前記半導体
基板表面に前記第一、第二の拡散領域と同時に形成され
た第二導電型の第五拡散領域を有し、この第五拡散領域
は前記第三または第四拡散領域の一方と電気的に接続さ
れていることを特徴とする。また本発明の半導体装置の
製造方法では、第一導電型半導体基板表面上にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜表面上にゲー
ト電極を形成する工程と、前記ゲート電極をマスクとし
て前記半導体基板表面付近に第一濃度の第二導電型不純
物を導入し低不純物濃度領域を形成する工程と、前記半
導体基板上に層間絶縁膜を形成する工程と、前記層間絶
縁膜上にエッチングマスクを形成する工程と、前記エッ
チングマスクをマスクとして前記層間絶縁膜をエッチン
グし前記ゲート電極側面及び前記エッチングマスク下に
のみ前記層間絶縁膜を残留させる工程と、残留した前記
層間絶縁膜と前記ゲート電極とをマスクとして前記半導
体基板表面付近に前記第一濃度より高濃度の第二導電型
不純物を導入し高不純物濃度領域を形成する工程とを有
することを特徴とする半導体装置の製造方法を提供す
る。或いは、第一導電型半導体基板上の一部領域にゲー
ト電極を形成する工程と、前記ゲート電極をマスクとし
てＭＯＳトランジスタのＬＤＤ領域及び低不純物濃度領
域を形成する工程と、前記半導体基板上に層間絶縁膜を
形成する工程と、前記低不純物濃度領域上の前記層間絶
縁膜上にエッチングマスクを形成する工程と、前記エッ
チングマスクをマスクとして前記層間絶縁膜をエッチン
グし前記ゲート電極側面及び前記エッチングマスク下に
のみ前記層間絶縁膜を残留させる工程と、残留した前記
層間絶縁膜と前記ゲート電極とをマスクとして前記半導
体基板表面付近にソース領域及びドレイン領域を形成す
る工程とを有することを特徴とする。
【００１５】
【発明の実施の形態】以下、本発明の第一の実施形態に
ついて図１（ａ）〜（ｄ）を参照して説明する。図１
（ａ）に示すように、半導体基板１１を用意し、その表
面上の素子分離領域に素子分離絶縁膜１２を形成し、さ
らに基板１１表面上にゲート絶縁膜１３を形成する。次
に全面に多結晶シリコンなどの導電膜を形成し、その表
面上に図示せぬレジストパターンを形成し、これをマス
クとしてエッチングを行い、ゲート電極１４を形成す
る。
ついて図１（ａ）〜（ｄ）を参照して説明する。図１
（ａ）に示すように、半導体基板１１を用意し、その表
面上の素子分離領域に素子分離絶縁膜１２を形成し、さ
らに基板１１表面上にゲート絶縁膜１３を形成する。次
に全面に多結晶シリコンなどの導電膜を形成し、その表
面上に図示せぬレジストパターンを形成し、これをマス
クとしてエッチングを行い、ゲート電極１４を形成す
る。
【００１６】続いて図１（ｂ）に示すように、ゲート電
極１４、素子分離絶縁膜１２をマスクとしてトランジス
タのＬＤＤ（Ligthly Doped Drain ）領域形成のため
に、基板１１全面に、基板１１と反対導電型の不純物を
イオン注入し、低濃度で接合深さの浅い拡散領域（ソー
ス或いはドレイン領域）２１、２２を形成する。ここで
高抵抗形成予定領域にも低濃度の拡散領域２３が形成さ
れる。尚、ＰＭＯＳトランジスタの形成の際にはＢをド
ーズ量8 ×10E14atoms・cm -2、加速エネルギー15keV 程
度、またＮＭＯＳトランジスタの形成の際にはＰまたは
Ａｓをドーズ量8×10E14atoms・cm -2、加速エネルギー1
5keV 程度でイオン注入を行う。次に基板１１全面にＬ
Ｐ- ＣＶＤ（Low Pressure-Chemical Vapour Depositio
n ）法により絶縁膜２４、例えばシリコン窒化膜やシリ
コン酸化膜を堆積する。次に高抵抗形成予定領域の基板
１１上に、通常のＰＥＰ（Photo Engraving Process ）
によりレジストマスク２５を形成する。このレジストマ
スク２５の寸法としては10〜20μｍ程度とするが、形成
しようとする抵抗の抵抗値によりその寸法は適宜選択す
ることができる。
極１４、素子分離絶縁膜１２をマスクとしてトランジス
タのＬＤＤ（Ligthly Doped Drain ）領域形成のため
に、基板１１全面に、基板１１と反対導電型の不純物を
イオン注入し、低濃度で接合深さの浅い拡散領域（ソー
ス或いはドレイン領域）２１、２２を形成する。ここで
高抵抗形成予定領域にも低濃度の拡散領域２３が形成さ
れる。尚、ＰＭＯＳトランジスタの形成の際にはＢをド
ーズ量8 ×10E14atoms・cm -2、加速エネルギー15keV 程
度、またＮＭＯＳトランジスタの形成の際にはＰまたは
Ａｓをドーズ量8×10E14atoms・cm -2、加速エネルギー1
5keV 程度でイオン注入を行う。次に基板１１全面にＬ
Ｐ- ＣＶＤ（Low Pressure-Chemical Vapour Depositio
n ）法により絶縁膜２４、例えばシリコン窒化膜やシリ
コン酸化膜を堆積する。次に高抵抗形成予定領域の基板
１１上に、通常のＰＥＰ（Photo Engraving Process ）
によりレジストマスク２５を形成する。このレジストマ
スク２５の寸法としては10〜20μｍ程度とするが、形成
しようとする抵抗の抵抗値によりその寸法は適宜選択す
ることができる。
【００１７】続いて図１（ｃ）に示すように、レジスト
マスク２５をマスクとして絶縁膜２４を異方性エッチン
グし、ゲート電極１４側面にサイドウオール３１を、ま
た高抵抗形成予定領域の基板１１上には絶縁膜３２を残
留させる。次にレジストマスク２５をアッシング等によ
り除去する。
マスク２５をマスクとして絶縁膜２４を異方性エッチン
グし、ゲート電極１４側面にサイドウオール３１を、ま
た高抵抗形成予定領域の基板１１上には絶縁膜３２を残
留させる。次にレジストマスク２５をアッシング等によ
り除去する。
【００１８】続いて図１（ｄ）に示すように、素子分離
絶縁膜１２、ゲート電極１４、サイドウオール３１、絶
縁膜３２をマスクとして、基板１１と反対導電型の不純
物をイオン注入し、拡散領域４１、４２、４３を形成す
る。トランジスタの動作上、拡散領域４１、４２がソー
ス或いはドレイン領域として機能する。尚、ＰＭＯＳト
ランジスタの形成の際にはＢをドーズ量3 ×10E15atoms
・cm -2、加速エネルギー30keV 程度で、またＮＭＯＳト
ランジスタの形成の際にはＡｓをドーズ量3 ×10E15ato
ms・cm -2、加速エネルギー30keV 程度でイオン注入を行
う。次に必要ならば露出している基板１１表面上にサリ
サイド技術により選択的にシリサイド層を形成してもよ
い。このサリサイド技術により、拡散領域４１、４３の
コンタクト抵抗を低減させることができる。尚、高抵抗
形成予定領域の表面上には絶縁膜３２が形成されている
ため、シリサイド層が形成されることはない。次に基板
１１全面に層間絶縁膜４４を形成する。次に層間絶縁膜
４４に拡散領域４１、４３に達するコンタクト孔４５を
形成し、Ａｌなどの導電膜により配線層４６を形成す
る。以上の各工程により本発明の第一の実施形態による
製造工程が終了する。
絶縁膜１２、ゲート電極１４、サイドウオール３１、絶
縁膜３２をマスクとして、基板１１と反対導電型の不純
物をイオン注入し、拡散領域４１、４２、４３を形成す
る。トランジスタの動作上、拡散領域４１、４２がソー
ス或いはドレイン領域として機能する。尚、ＰＭＯＳト
ランジスタの形成の際にはＢをドーズ量3 ×10E15atoms
・cm -2、加速エネルギー30keV 程度で、またＮＭＯＳト
ランジスタの形成の際にはＡｓをドーズ量3 ×10E15ato
ms・cm -2、加速エネルギー30keV 程度でイオン注入を行
う。次に必要ならば露出している基板１１表面上にサリ
サイド技術により選択的にシリサイド層を形成してもよ
い。このサリサイド技術により、拡散領域４１、４３の
コンタクト抵抗を低減させることができる。尚、高抵抗
形成予定領域の表面上には絶縁膜３２が形成されている
ため、シリサイド層が形成されることはない。次に基板
１１全面に層間絶縁膜４４を形成する。次に層間絶縁膜
４４に拡散領域４１、４３に達するコンタクト孔４５を
形成し、Ａｌなどの導電膜により配線層４６を形成す
る。以上の各工程により本発明の第一の実施形態による
製造工程が終了する。
【００１９】本発明の第一の実施形態により製造された
半導体装置では、拡散領域３１に連続して低濃度で接合
深さの浅い拡散領域２３が形成される。この拡散領域２
３はトランジスタのＬＤＤ領域の形成と同時に形成さ
れ、それ以降の工程では絶縁膜３２が形成されているた
め、表面上にシリサイド層が形成されたり、新たにイオ
ン注入されることがなく、高い抵抗値を保ったままとな
る。従ってこの高い抵抗値を有する拡散領域２３をトラ
ンジスタの寄生抵抗として用いることにより、従来と比
較してより少ない面積で高抵抗を形成することが可能と
なり、またこの拡散領域２３の形成は、絶縁膜３２を所
定の領域に残留させるため、レジストマスク２５の形成
のためのＰＥＰを一工程追加するのみで行うことができ
る。従って本発明では従来の製造方法と比較し、より少
ない面積でしかも製造工程の増加を少なく十分高い抵抗
値を有する寄生抵抗を形成することが可能となる。
半導体装置では、拡散領域３１に連続して低濃度で接合
深さの浅い拡散領域２３が形成される。この拡散領域２
３はトランジスタのＬＤＤ領域の形成と同時に形成さ
れ、それ以降の工程では絶縁膜３２が形成されているた
め、表面上にシリサイド層が形成されたり、新たにイオ
ン注入されることがなく、高い抵抗値を保ったままとな
る。従ってこの高い抵抗値を有する拡散領域２３をトラ
ンジスタの寄生抵抗として用いることにより、従来と比
較してより少ない面積で高抵抗を形成することが可能と
なり、またこの拡散領域２３の形成は、絶縁膜３２を所
定の領域に残留させるため、レジストマスク２５の形成
のためのＰＥＰを一工程追加するのみで行うことができ
る。従って本発明では従来の製造方法と比較し、より少
ない面積でしかも製造工程の増加を少なく十分高い抵抗
値を有する寄生抵抗を形成することが可能となる。
【００２０】尚、上記の製造方法では高抵抗として用い
る拡散領域２３はＭＯＳトランジスタのソース或いはド
レイン領域と連続した形態で形成することを示したが、
もちろんソース或いはドレイン領域と分離独立して、他
の領域に形成してもよい。この場合でも、ＭＯＳトラン
ジスタのＬＤＤ領域と同一の工程で拡散抵抗を形成する
ことにより、製造工程の増加を少なく高抵抗を形成する
ことができる。
る拡散領域２３はＭＯＳトランジスタのソース或いはド
レイン領域と連続した形態で形成することを示したが、
もちろんソース或いはドレイン領域と分離独立して、他
の領域に形成してもよい。この場合でも、ＭＯＳトラン
ジスタのＬＤＤ領域と同一の工程で拡散抵抗を形成する
ことにより、製造工程の増加を少なく高抵抗を形成する
ことができる。
【００２１】続いて本発明の第二の実施形態について図
２（ａ）〜（ｃ）を参照して説明する。第二の実施形態
は、上記第一実施形態における寄生抵抗をＭＯＳトラン
ジスタのＬＤＤ領域内部に形成するものである。
２（ａ）〜（ｃ）を参照して説明する。第二の実施形態
は、上記第一実施形態における寄生抵抗をＭＯＳトラン
ジスタのＬＤＤ領域内部に形成するものである。
【００２２】図２（ａ）に示すように、半導体基板５１
を用意し、その表面上の素子分離領域に素子分離絶縁膜
５２を形成し、さらに基板５１表面上にゲート絶縁膜５
３を形成する。次に全面に多結晶シリコンなどの導電膜
を形成し、その表面上に図示せぬレジストパターンを形
成し、これをマスクとしてエッチングを行い、ゲート電
極５４を形成する。
を用意し、その表面上の素子分離領域に素子分離絶縁膜
５２を形成し、さらに基板５１表面上にゲート絶縁膜５
３を形成する。次に全面に多結晶シリコンなどの導電膜
を形成し、その表面上に図示せぬレジストパターンを形
成し、これをマスクとしてエッチングを行い、ゲート電
極５４を形成する。
【００２３】続いて図２（ｂ）に示すように、ゲート電
極５４、素子分離絶縁膜５２をマスクとしてトランジス
タのＬＤＤ（Ligthly Doped Drain ）領域形成のため
に、基板５１全面に、基板５１と反対導電型の不純物を
イオン注入し、低濃度で接合深さの浅い拡散領域（ソー
ス或いはドレイン領域）６１、６２を形成する。尚、イ
オン注入の条件は第一実施形態と同様である。次に基板
５１全面にＬＰ- ＣＶＤ（Low Pressure-Chemical Vapo
ur Deposition ）法により絶縁膜６３、例えばシリコン
窒化膜やシリコン酸化膜を堆積する。次に高抵抗形成予
定領域の基板５１上に、通常のＰＥＰ（Photo Engravin
g Process ）によりレジストマスク６４を形成する。第
一実施形態では高抵抗は、トランジスタのソース或いは
ドレイン領域に隣接した領域を用いて形成したが、第二
実施形態ではゲート電極下のＬＤＤ領域を大きくとるこ
とにより、この領域に付加される寄生抵抗を高抵抗とし
て利用することを特徴とする。従ってレジストマスク６
４はゲート電極上の一部を覆って形成する。このレジス
トマスク６４の寸法としては10〜20μｍ程度とするが、
形成しようとする抵抗の抵抗値によりその寸法は適宜選
択することができる。
極５４、素子分離絶縁膜５２をマスクとしてトランジス
タのＬＤＤ（Ligthly Doped Drain ）領域形成のため
に、基板５１全面に、基板５１と反対導電型の不純物を
イオン注入し、低濃度で接合深さの浅い拡散領域（ソー
ス或いはドレイン領域）６１、６２を形成する。尚、イ
オン注入の条件は第一実施形態と同様である。次に基板
５１全面にＬＰ- ＣＶＤ（Low Pressure-Chemical Vapo
ur Deposition ）法により絶縁膜６３、例えばシリコン
窒化膜やシリコン酸化膜を堆積する。次に高抵抗形成予
定領域の基板５１上に、通常のＰＥＰ（Photo Engravin
g Process ）によりレジストマスク６４を形成する。第
一実施形態では高抵抗は、トランジスタのソース或いは
ドレイン領域に隣接した領域を用いて形成したが、第二
実施形態ではゲート電極下のＬＤＤ領域を大きくとるこ
とにより、この領域に付加される寄生抵抗を高抵抗とし
て利用することを特徴とする。従ってレジストマスク６
４はゲート電極上の一部を覆って形成する。このレジス
トマスク６４の寸法としては10〜20μｍ程度とするが、
形成しようとする抵抗の抵抗値によりその寸法は適宜選
択することができる。
【００２４】続いて図２（ｃ）に示すように、レジスト
マスク６４をマスクとして絶縁膜６３を異方性エッチン
グし、ゲート電極５４側面にサイドウオール７１、７２
を形成する。この際、レジストマスク６４が形成された
側のサイドウォール７２は、レジストマスク６４に対応
した幅をゲート電極５４側面から有して形成される。次
にレジストマスク６４をアッシング等により除去する。
マスク６４をマスクとして絶縁膜６３を異方性エッチン
グし、ゲート電極５４側面にサイドウオール７１、７２
を形成する。この際、レジストマスク６４が形成された
側のサイドウォール７２は、レジストマスク６４に対応
した幅をゲート電極５４側面から有して形成される。次
にレジストマスク６４をアッシング等により除去する。
【００２５】続いて図２（ｄ）に示すように、素子分離
絶縁膜５２、ゲート電極５４、サイドウオール７１、７
２をマスクとして基板５１と反対導電型の不純物をイオ
ン注入し、拡散領域８１、８２を形成する。ここでサイ
ドウォール７２直下にはイオンが注入されることがない
ため、このＬＤＤ領域において高抵抗の寄生抵抗を得る
ことができる。すなわち拡散領域６１を寄生抵抗として
利用することができる。尚、イオン注入の条件は第一実
施形態と同様である。次に必要ならば露出している基板
５１表面上にサリサイド技術により選択的にシリサイド
層を形成してもよい。このサリサイド技術により、拡散
領域４１、４２のコンタクト抵抗を低減させることがで
きる。尚、ＬＤＤ領域の表面上にはサイドウォール７２
が形成されているため、シリサイド層が形成されること
はない。次に基板５１全面に層間絶縁膜８３を形成す
る。次に層間絶縁膜８３に拡散領域８１、８２に達する
コンタクト孔８４を形成し、Ａｌなどの導電膜により配
線層８５を形成する。以上の各工程により本発明の第二
の実施形態による製造工程が終了する。
絶縁膜５２、ゲート電極５４、サイドウオール７１、７
２をマスクとして基板５１と反対導電型の不純物をイオ
ン注入し、拡散領域８１、８２を形成する。ここでサイ
ドウォール７２直下にはイオンが注入されることがない
ため、このＬＤＤ領域において高抵抗の寄生抵抗を得る
ことができる。すなわち拡散領域６１を寄生抵抗として
利用することができる。尚、イオン注入の条件は第一実
施形態と同様である。次に必要ならば露出している基板
５１表面上にサリサイド技術により選択的にシリサイド
層を形成してもよい。このサリサイド技術により、拡散
領域４１、４２のコンタクト抵抗を低減させることがで
きる。尚、ＬＤＤ領域の表面上にはサイドウォール７２
が形成されているため、シリサイド層が形成されること
はない。次に基板５１全面に層間絶縁膜８３を形成す
る。次に層間絶縁膜８３に拡散領域８１、８２に達する
コンタクト孔８４を形成し、Ａｌなどの導電膜により配
線層８５を形成する。以上の各工程により本発明の第二
の実施形態による製造工程が終了する。
【００２６】本発明の第二の実施形態により製造された
半導体装置では、ＬＤＤ領域を長めに形成することによ
りこれを寄生抵抗として利用することを特徴とする。効
果については第一実施形態と同様であり、その説明は省
略する。
半導体装置では、ＬＤＤ領域を長めに形成することによ
りこれを寄生抵抗として利用することを特徴とする。効
果については第一実施形態と同様であり、その説明は省
略する。
【００２７】
【発明の効果】本発明によれば、抵抗をＭＯＳトランジ
スタのＬＤＤ領域の形成と同時に形成し、その表面上に
サイドウォールの形成と同時にマスクを形成し、更にイ
オン注入が行われたり、表面上にシリサイド層が形成さ
れることを防ぐ。この高い抵抗値を有する拡散領域を抵
抗として用いることにより、従来と比較してより少ない
面積で、しかも製造工程の増加を少なく十分な高抵抗を
形成することが可能となる。
スタのＬＤＤ領域の形成と同時に形成し、その表面上に
サイドウォールの形成と同時にマスクを形成し、更にイ
オン注入が行われたり、表面上にシリサイド層が形成さ
れることを防ぐ。この高い抵抗値を有する拡散領域を抵
抗として用いることにより、従来と比較してより少ない
面積で、しかも製造工程の増加を少なく十分な高抵抗を
形成することが可能となる。
【図１】本発明の第一の実施形態を説明する半導体装置
の工程断面図。
の工程断面図。
【図２】本発明の第二の実施形態を説明する半導体装置
の工程断面図。
の工程断面図。
【図３】従来の製造方法を説明する半導体装置の工程断
面図。
面図。
【図４】従来の問題点を説明する半導体装置の上面図。
【図５】半導体装置の等価回路。
１１、５１、１１１ 半導体基板 １２、５２、１１２ 素子分離絶縁膜 １３、５３、１１３ ゲート絶縁膜 １４、５４、１１４ ゲート電極１４ ２１、２２、２３、４１、４２、４３、６１、６２、８
１、８２、１２１、１２２、１３１、１３２ 拡散領
域 ２４、３２、６３ 絶縁膜 ２５、６４ レジストマスク ３１、７１、７２、１２３ サイドウオール ４４、８３、１３３ 層間絶縁膜 ４５、８４、１３４ コンタクト孔 ４６、８５、１３５ 配線層 １４１ 入出力パッド
１、８２、１２１、１２２、１３１、１３２ 拡散領
域 ２４、３２、６３ 絶縁膜 ２５、６４ レジストマスク ３１、７１、７２、１２３ サイドウオール ４４、８３、１３３ 層間絶縁膜 ４５、８４、１３４ コンタクト孔 ４６、８５、１３５ 配線層 １４１ 入出力パッド
Claims (9)
- 【請求項１】 第一導電型の半導体基板と、この半導体
基板上に絶縁膜を介して形成された電極と、この電極直
下の両端の前記半導体基板表面に互いに離間して形成さ
れ第一濃度を有する第二導電型の第一、第二拡散領域
と、この第一、第二拡散領域のそれぞれに電気的に接続
され前記第一濃度より高濃度を有する第二導電型の第
三、第四拡散領域とを有する半導体装置において、 前記半導体基板表面に前記第一、第二の拡散領域と同時
に形成された第二導電型の第五拡散領域を有し、この第
五拡散領域は前記第三または第四拡散領域の一方と電気
的に接続されていることを特徴とする半導体装置。 - 【請求項２】 前記第五拡散領域は前記第一乃至第四拡
散領域の何れかに隣接した領域に形成されていることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第五拡散領域は前記第一乃至第四拡
散領域の何れにも離間した領域に形成されていることを
特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記第五領域は拡散抵抗として用いられ
ることを特徴とする請求項１乃至３記載の半導体装置。 - 【請求項５】 第一導電型半導体基板表面上にゲート絶
縁膜を形成する工程と、 前記ゲート絶縁膜表面上にゲート電極を形成する工程
と、 前記ゲート電極をマスクとして前記半導体基板表面付近
に第一濃度の第二導電型不純物を導入し低不純物濃度領
域を形成する工程と、 前記半導体基板上に層間絶縁膜を形成する工程と、 前記層間絶縁膜上にエッチングマスクを形成する工程
と、 前記エッチングマスクをマスクとして前記層間絶縁膜を
エッチングし前記ゲート電極側面及び前記エッチングマ
スク下にのみ前記層間絶縁膜を残留させる工程と、 残留した前記層間絶縁膜と前記ゲート電極とをマスクと
して前記半導体基板表面付近に前記第一濃度より高濃度
の第二導電型不純物を導入し高不純物濃度領域を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項６】 第一導電型半導体基板上の一部領域にゲ
ート電極を形成する工程と、 前記ゲート電極をマスクとしてＭＯＳトランジスタのＬ
ＤＤ領域及び低不純物濃度領域を形成する工程と、 前記半導体基板上に層間絶縁膜を形成する工程と、 前記低不純物濃度領域上の前記層間絶縁膜上にエッチン
グマスクを形成する工程と、 前記エッチングマスクをマスクとして前記層間絶縁膜を
エッチングし前記ゲート電極側面及び前記エッチングマ
スク下にのみ前記層間絶縁膜を残留させる工程と、 残留した前記層間絶縁膜と前記ゲート電極とをマスクと
して前記半導体基板表面付近にソース領域及びドレイン
領域を形成する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項７】 前記エッチングマスクは前記ゲート電極
上の一部を覆うように形成することを特徴とする請求項
５または６記載の半導体装置の製造方法。 - 【請求項８】 前記低濃度不純物領域は前記ソース領域
またはドレイン領域または前記ＬＤＤ領域の何れかに隣
接した領域に形成することを特徴とする請求項６記載の
半導体装置の製造方法。 - 【請求項９】 前記低濃度不純物領域は前記ソース領域
またはドレイン領域または前記ＬＤＤ領域の何れにも離
間した領域に形成することを特徴とする請求項６記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8249460A JPH1098186A (ja) | 1996-09-20 | 1996-09-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8249460A JPH1098186A (ja) | 1996-09-20 | 1996-09-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098186A true JPH1098186A (ja) | 1998-04-14 |
Family
ID=17193295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8249460A Pending JPH1098186A (ja) | 1996-09-20 | 1996-09-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1098186A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343806A (ja) * | 2001-05-15 | 2002-11-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6890824B2 (en) | 2001-08-23 | 2005-05-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2007142041A (ja) * | 2005-11-16 | 2007-06-07 | Toshiba Corp | 半導体装置 |
| US7271097B2 (en) | 2003-03-12 | 2007-09-18 | Nec Electronics Corporation | Method for manufacturing a semiconductor protection element and a semiconductor device |
| JP2010114292A (ja) * | 2008-11-07 | 2010-05-20 | Seiko Npc Corp | 縦型バイポーラトランジスタ及びその製造方法 |
| JP2020043264A (ja) * | 2018-09-12 | 2020-03-19 | 株式会社東芝 | 半導体装置 |
-
1996
- 1996-09-20 JP JP8249460A patent/JPH1098186A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343806A (ja) * | 2001-05-15 | 2002-11-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6890824B2 (en) | 2001-08-23 | 2005-05-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7057236B2 (en) | 2001-08-23 | 2006-06-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7271097B2 (en) | 2003-03-12 | 2007-09-18 | Nec Electronics Corporation | Method for manufacturing a semiconductor protection element and a semiconductor device |
| JP2007142041A (ja) * | 2005-11-16 | 2007-06-07 | Toshiba Corp | 半導体装置 |
| JP2010114292A (ja) * | 2008-11-07 | 2010-05-20 | Seiko Npc Corp | 縦型バイポーラトランジスタ及びその製造方法 |
| JP2020043264A (ja) * | 2018-09-12 | 2020-03-19 | 株式会社東芝 | 半導体装置 |
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