JPH1050930A - マルチチップ実装法 - Google Patents
マルチチップ実装法Info
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Abstract
する場合に有効なマルチチップ実装法を提供する。 【解決手段】 基板上に複数個のチップを実装する方法
であって、基板上の電極形成面とチップ電極間に接着剤
を介在させ、基板の電極とこれに相対峙するチップの電
極を位置合わせした状態で、静水圧下で加熱加圧する。
Description
の基板へのマルチチップ実装方法に関する。
伴い、これらに用いる回路や電極は高密度、高精細化し
ている。このような微細電極の接続は、最近接着剤を用
いる方法が多用されるようになってきた。この場合、接
着剤中に導電粒子を配合し加圧により接着剤の厚み方向
に電気的接続を得るもの(例えば特開昭55−1040
07号公報)と、導電粒子を用いないで接続時の加圧に
より電極面の微細凹凸の直接接触により電気的接続を得
るもの(例えば特開昭60−262430号公報)があ
る。接着剤を用いた接続方式は、比較的低温での接続が
可能であり、接続部はフレキシブルなことから信頼性に
優れ、加えてフィルム状もしくはテ−プ状接着剤を用い
た場合、一定厚みの長尺状で供給されることから実装ラ
インの自動化が図れる等から注目されている。近年、上
記方式を発展させて複数以上のチップ類を、比較的小形
の基板に高密度に実装するマルチチップモジュ−ル(M
CM)が注目されている。この場合、まず接着剤層を基
板全面に形成した後、セパレ−タのある場合にはこれを
剥離し、次いで基板電極とチップ電極を位置合わせし接
着接合することが一般的である。MCMに用いるチップ
類は、半導体チップ、能動素子、受動素子、抵抗、コン
デンサなどの多種類(以下チップ類)がある。
類は多種類であり、それに応じてチップサイズ(面積、
高さ)は多くの種類となる。そのため基板への接着剤を
用いた接続の際に、基板との熱圧着法などで従来にない
問題点が生じている。例えばチップ高さの異なる場合や
基板の両面に実装する場合、従来一般的に行われていた
平行設置された金型を油圧や空気圧により圧締するプレ
ス法や、平行設置されたゴムや金属の加圧ロ−ルにより
圧締するいわゆるロ−ル法などでは、図3に示すように
チップ高さが異なると、加熱加圧が均一に行われない欠
点がある。すなわちこれらのプレス法やロ−ル法では金
型やロ−ル間で加圧し、例えば平行設置された定盤8と
加圧型9の間で加圧するために、チップ高さの異なる場
合(2、2a、2bや2´、2a´、2b´)やチップ
を基板の両面に実装(2と、2´など)すると、加圧状
態が一定とならないため、電極間の接続が不十分となり
接続信頼性が得られない。特に基板の両面(3と3´
面)に実装する場合には、表裏でチップ位置が対象状態
に設置される場合が少ないことから、圧力むらのない均
一加圧が要求される微細電極の接合に適当な加圧する手
段もない状態である。本発明は上記欠点に鑑みなされた
もので、チップ高さの異なる場合や基板の両面に実装す
る場合に有効なマルチチップ実装法を提供する。
個のチップを実装する方法であって、基板上の電極形成
面とチップ電極間に接着剤を介在させ、基板の電極とこ
れに相対峙するチップの電極を位置合わせした状態で、
静水圧下で加熱することを特徴とするマルチチップ実装
法に関する。また、基板上に複数個のチップを実装する
方法であって、基板上の電極形成面とチップ電極間に接
着剤を介在させ、基板の電極とこれに相対峙するチップ
の電極を位置合わせした状態で導通検査を行った後、静
水圧下で加熱することを特徴とするマルチチップ実装法
に関する。
説明する。図1は、基板1上の電極5の形成面と、複数
個のチップ2、2a、2bの電極4間に、接着剤3を介
在させ、相対峙するチップの電極を位置合わせした状態
を示す断面模式図である。基板1上の電極5の形成面
は、片面(図1)でも、図3のような両面でも良い。基
板1上の電極B5もしくはチップ2上の電極A4は、い
ずれも配線回路をそのまま接続端子としても、あるいは
さらに突起状の電極を形成しても良い。電極4および/
または5が突起状であると、相対峙する電極間で加圧が
集中的に得られるため電気的な接続が容易なので好まし
い。接着剤3は、フィルム状でも、液状やペ−スト状で
もよい。接続すべき接着剤付きチップの電極と基板の電
極を位置合わせする方法は、接続すべき基板1の電極5
Bとチップ2の電極A4とを、顕微鏡や、画像認識装置
を用いて位置合わせする。このとき位置合わせマ−クの
使用や併用も有効である。位置合わせ後の基板1とチッ
プ2の保持は、接着剤3の有する粘着性や、凝集力を用
いて仮接続することで可能である。またクリップや粘着
テ−プ等の補助手段も単独もしくは併用して適用でき
る。仮接続は加熱加圧がある程度であれば不均一でも良
いので、従来から用いられている熱圧着装置を用いるこ
とが可能である。この時また、接続すべき電極間で導通
検査を行うことも可能である。接着剤は、未硬化あるい
は硬化反応の不十分な状態で導通検査が可能なので、接
着剤のリペア作業(接続不良部を剥離し清浄化したのち
再接続する作業)が容易である。同様にしてチップ周囲
の、余剰接着剤を除去する工程を付加することも可能で
ある。この方法によれば、導通検査を終了した良好な接
続品を次に述べる密閉容器内で加熱加圧することで接着
剤の硬化反応を進めるので、不良品再生が少なく工程の
ロス時間が短い。
プの電極と基板の電極を、静水圧に耐えることが可能な
密閉容器6の内部に入れて加熱加圧し、同一基板に複数
個のチップの電気的接続を得る。密閉容器5としては、
圧力鍋、プレッシャクッカ、オ−トクレ−ブ等がある。
密閉容器6には吸排気孔7を設けることにより、加圧減
圧の操作が簡単であり、圧力制御も可能なことから好ま
しい。また図示してないが試料の出し入れ口を設けても
よい。本発明でいう静水圧とは、物体の外部表面に垂直
に一定の圧力が作用する状態を示す(図2のPの矢印で
例示)。ここで図2を用いて接続構造体の表面積につい
て考察すると、一般的にチップ面積Sが2〜20mm□
であるのに対して、接続部の厚みtは0.1mm以下多
くは30μm以下と、圧倒的にSがtより大きいことか
ら、接続部の厚み方向であるチップ面積Sにかかる圧力
が大きく、電極の接続方向の圧力が容易に得られる。
形状やサイズのチップ類2(a〜c)の電極4を接着剤
3を用いて、比較的小形の基板1の電極5に高密度に実
装するマルチチップモジュ−ル(MCM)が得られる。
本発明の基板11としては、ポリイミドやポリエステル
等のプラスチックフィルム、ガラス繊維/エポキシ等の
複合体、シリコン等の半導体、ガラスやセラミックス等
の無機質等を例示できる。
や、熱や光により硬化性を示す材料が広く適用できる。
これらは接続後の耐熱性や耐湿性に優れることから、硬
化性材料の適用が好ましい。なかでも潜在性硬化剤を含
有したエポキシ系接着剤は、短時間硬化が可能で接続作
業性が良く、分子構造上接着性に優れるので特に好まし
い。潜在性硬化剤は、熱およびまたは圧力による反応開
始の活性点が比較的明瞭であり、熱や圧力工程を伴う本
発明に好適である。潜在性硬化剤としては、イミダゾ−
ル系、ヒドラジド系、三フッ化ホウ素−アミン錯体、ア
ミンイミド、ポリアミンの塩、オニウム塩、ジシアンジ
アミドなど、及びこれらの変性物があり,これらは単独
または2種以上の混合体として使用出来る。これらはア
ニオン又はカチオン重合型などのいわゆるイオン重合性
の触媒型硬化剤であり、速硬化性を得やすくまた化学当
量的な考慮が少なくてよいことから好ましい。これの中
では、イミダゾ−ル系のものが非金属系であり電食しに
くくまた反応性や接続信頼性の点からとくに好ましい。
硬化剤としてはその他に、ポリアミン類、ポリメルカプ
タン、ポリフェノール、酸無水物等の適用や前記触媒型
硬化剤との併用も可能である。また硬化剤を核としその
表面を高分子物質や、無機物で被覆したマイクロカプセ
ル型硬化剤は、長期保存性と速硬化性という矛盾した特
性の両立がであることが好ましい。本発明の硬化剤の活
性温度は、40〜200℃が好ましい。40℃未満であ
ると室温との温度差が少なく保存に低温が必要であり、
200℃を越すと接続の他の部材に熱影響を与えるため
であり、このような理由から50〜150℃がより好ま
しい。本発明の活性温度は、DSC(示差走査熱量計)
を用いて、エポキシ樹脂と硬化剤の配合物を試料とし
て、室温から10℃/分で昇温させた時の発熱ピ−ク温
度を示す。活性温度は低温側であると反応性に勝るが保
存性が低下する傾向にあるので、これらを考慮して決定
する。本発明において、硬化剤の活性温度以下の熱処理
により仮接続することで接着剤付き基板の保存性が向上
し、活性温度以上で信頼性に優れたマルチチップの接続
が得られる。
を添加することが、接着剤付きチップの製造時の加熱加
圧時に厚み保持材として作用するので好ましい。この場
合、導電粒子や絶縁粒子の割合は、0.1〜30体積%
程度であり、異方導電性とするには0.5〜15体積%
である。接着剤層4は、絶縁層と導電層を分離形成した
複数層の構成品も適用可能である。この場合、分解能が
向上するため高ピッチな電極接続が可能となる。導電粒
子としては、Au、Ag、Pt、Ni、Cu、W、S
b、Sn、はんだ等の金属粒子やカーボン、黒鉛等があ
り、またこれら導電粒子を核材とするか、あるいは非導
電性のガラス、セラミックス、プラスチック等の高分子
等からなる核材に前記したような材質からなる導電層を
被覆形成したもので良い。さらに導電材料を絶縁層で被
覆してなる絶縁被覆粒子や、導電粒子とガラス、セラミ
ックス、プラスチック等の絶縁粒子の併用等も分解能が
向上するので適用可能である。これら導電粒子の中で
は、プラスチック等の高分子核材に導電層を形成したも
のや、はんだ等の熱溶融金属が、加熱加圧もしくは加圧
により変形性を有し、接続に回路との接触面積が増加
し、信頼性が向上するので好ましい。特に高分子類を核
とした場合、はんだのように融点を示さないので軟化の
状態を接続温度で広く制御でき、電極の厚みや平坦性の
ばらつきに対応し易いので特に好ましい。また、例えば
NiやW等の硬質金属粒子や、表面に多数の突起を有す
る粒子の場合、導電粒子が電極や配線パターンに突き刺
さるので、酸化膜や汚染層の存在する場合にも低い接続
抵抗が得られ、信頼性が向上するので好ましい。以上の
説明では、フィルム状接着剤を用いた場合について述べ
たが、液状もしくはペ−スト状についても、同様に適用
可能である。またチップ高さの異なる場合について述べ
たが、チップ高さが同等の場合も適用可能である。
閉容器内の圧力は場所が変わっても一定であるので、多
数枚のMCMを一度に処理できるので量産効果が高い。
また気体での加圧であるため高価な金型が不要であり、
気体の種類を変更することで熱、湿気、嫌気性などの各
種接着剤に適用可能である。密閉容器は、例えば加熱ガ
スの導入や容器を加熱炉中に保持することで加熱加圧操
作を一度に行うことが可能であり、比較的接着剤の硬化
に長時間のかかる場合も一度の操作で多数枚の基板につ
いて作製可能である。本発明のマルチチップ実装法によ
れば、密閉容器内で本格的に硬化を行う前に導通検査を
行うことができるので不良接続部を発見したとき、接着
剤は硬化反応の不十分な状態なので、チップの剥離や、
その後の溶剤を用いた清浄化も極めて簡単であり、リペ
ア作業(接続不良部を剥離し清浄化したのち再接続する
作業)が容易である。接着剤の硬化後であると、チップ
の剥離や、その後の溶剤による清浄化が極めて困難であ
るが、本実施例によれば、狭い基板状に多数のチップが
存在する場合も、リペア作業が容易である。本発明の好
ましい実施態様によれば、接着剤に用いる潜在性硬化剤
の活性温度以下の熱処理によりチップを基板に形成でき
るので仮接続後の接着剤の保存性が向上する。また、活
性温度以上で密閉容器内で加熱加圧するので、接着剤の
硬化時間を長くするなど自由に設定でき、接続後の容器
からの取り出しも冷却して接着剤の凝集力が十分に高い
状態で行えるので、マルチチップの信頼性に優れた接続
が得られる。
明はこれに限定されない。 実施例1 (1)接着剤の作製 フェノキシ樹脂(PKHA、ユニオンカーバイド社製高
分子量エポキシ樹脂)とマイクロカプセル型潜在性硬化
剤を含有する液状エポキシ樹脂(ノバキュアHP−39
42HP、旭化成製、エポキシ当量185)の比率を3
0/70とし、酢酸エチルの30%溶液を得た。この溶
液に、粒径3±0.2μmのポリスチレン系粒子にNi
/Auの厚さ0.2/0.02μmの金属被覆を形成し
た導電性粒子を2体積%添加し混合分散した。5mm×
11mmで厚み0.8mmのガラスエポキシ基板(FR
−4グレ−ド)上に、高さ18μmの銅の回路を有し、
回路端部が後記するICチップのバンプピッチに対応し
た接続電極を有するガラスエポキシ基板の接続領域に、
前記分散液をスクリ−ン印刷で塗布し、100℃で20
分乾燥し、電極上の厚みが20μmの接着剤層を得た。
この接着層のDSCによる活性温度は120℃である。
3、0.55、1.0mm)を配置し、CCDカメラに
よる電極の位置合わせを行った。接着剤は室温でも若干
の粘着性がある状態であり、室温で接着面に押しつける
ことで基板に簡単に保持でき、チップの仮付け基板を得
た。チップの仮付け基板を、プレッシャ−クッカ試験機
の圧力釜に入れて、120℃、20kgf/mm2 、1
0分間空気圧で処理後に室温に冷却して取出した。 (3)評価 各チップの電極と基板電極は良好に接続が可能であっ
た。接着剤はチップ近傍のみに存在しているので、基板
表面に不要接着剤はほとんどなかった。本実施例では、
高さの異なるICチップ3個を基板面に接続できた。
で電極間の電気的接続を検査する中間検査工程を設け
た。まず、70℃、10kgf/mm2 で、スプリング
装置で加圧しながら各接続点の接続抵抗をマルチメータ
で測定検査したところ、1個のICチップが異常であっ
た。そこで異常チップを剥離して新規チップで前記同様
の接続を行ったところ良好であった。本実施例では接着
剤の硬化反応が不十分な状態なので、チップの剥離や、
その後のアセトンを用いた清浄化も極めて簡単であり、
リペア作業が容易であった。また、チップの周囲の余剰
接着剤も同様にアセトンで簡単に除去可能であった。以
上の通電検査工程およびリペア工程の後で、実施例1と
同様圧力釜に入れて処理した。ところ、良好な接続特性
を示した。接着剤の硬化後であると、チップの剥離や、
その後の溶剤による清浄化が極めて困難であるが、本実
施例によれば、狭い基板状に多数のチップが存在する場
合も、リペア作業が極めて容易であった。
した。各チップの電極と基板電極は良好に接続が可能で
あった。なお本実施例では圧力釜の処理の際、チップの
仮付け基板の下側になる面は、耐熱性の粘着テ−プでチ
ップを接着剤面に押しつけて補強し、基板からチップ剥
離のないようにした。
わち、導電粒子を未添加とした。この場合も各チップの
電極と基板電極は良好に接続が可能であった。バンプと
ガラスエポキシ基板の回路端部が直接接触し、接着剤で
固定されているためと見られる。
板上の電極形成面とチップ電極間に接着剤を介在させ、
基板の電極とこれに相対峙するチップの電極間に接着剤
を介在させ、電極を位置合わせした状態で静水圧下で加
熱加圧するので、チップ高さの異なる場合や基板の両面
に実装する場合に有効なマルチチップ実装法を提供でき
る。
とチップ電極間に、接着剤を介在させ位置合わせした状
態を説明する断面模式図である。
ることが可能な密閉容器を説明する断面模式図である。
Claims (2)
- 【請求項1】基板上に複数個のチップを実装する方法で
あって、基板上の電極形成面とチップ電極間に接着剤を
介在させ、基板の電極とこれに相対峙するチップの電極
を位置合わせした状態で、静水圧下で加熱することを特
徴とするマルチチップ実装法 - 【請求項2】基板上に複数個のチップを実装する方法で
あって、基板上の電極形成面とチップ電極間に接着剤を
介在させ、基板の電極とこれに相対峙するチップの電極
を位置合わせした状態で導通検査を行った後、静水圧下
で加熱することを特徴とするマルチチップ実装法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20687696A JP4032317B2 (ja) | 1996-08-06 | 1996-08-06 | チップ実装法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20687696A JP4032317B2 (ja) | 1996-08-06 | 1996-08-06 | チップ実装法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003199806A Division JP2004031975A (ja) | 2003-07-22 | 2003-07-22 | 接続装置 |
| JP2006257284A Division JP4563362B2 (ja) | 2006-09-22 | 2006-09-22 | チップ実装法 |
| JP2007101704A Division JP4780023B2 (ja) | 2007-04-09 | 2007-04-09 | マルチチップモジュールの実装方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH1050930A true JPH1050930A (ja) | 1998-02-20 |
| JPH1050930A5 JPH1050930A5 (ja) | 2004-08-12 |
| JP4032317B2 JP4032317B2 (ja) | 2008-01-16 |
Family
ID=16530517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20687696A Expired - Fee Related JP4032317B2 (ja) | 1996-08-06 | 1996-08-06 | チップ実装法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4032317B2 (ja) |
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| US8436479B2 (en) | 2008-10-16 | 2013-05-07 | Sumitomo Bakelite Co., Ltd. | Semiconductor device having a chip bonding using a resin adhesive film and method of manufacturing the same |
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| JP2010007076A (ja) * | 2009-08-07 | 2010-01-14 | Hitachi Chem Co Ltd | 異方導電性接着フィルム |
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| Publication number | Publication date |
|---|---|
| JP4032317B2 (ja) | 2008-01-16 |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
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|
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| A02 | Decision of refusal |
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| A521 | Request for written amendment filed |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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