JPH1050933A

JPH1050933A - 入力保護回路

Info

Publication number: JPH1050933A
Application number: JP22050396A
Authority: JP
Inventors: Hirotomo Miura; 宏知三浦
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1996-08-02
Filing date: 1996-08-02
Publication date: 1998-02-20

Abstract

(57)【要約】【課題】内部回路用のトランジスタと、スナップバッ
クブレークダウンの速い入力保護回路用のトランジスタ
とを同時に形成できるようにする。【解決手段】十字形のゲート電極６ｂを形成し、且
つ、前記ゲート電極６ｂの両側のソース／ドレインの不
純物拡散層を、低濃度の不純物拡散層１８ｂ、１９ｂ及
び高濃度の不純物拡散層４ｂ、９ｂとすることにより、
ＬＤＤ構造の入力保護回路用トランジスタでもゲート電
極６ｂの交差するＢ点により、電界集中を起こしやすく
させるので、スナップバックブレークダウンの速い入力
保護用トランジスタを形成することが可能となるととも
に、ＬＤＤ構造を備えた周辺トランジスタの不純物拡散
層を形成するためのイオン注入工程と同じ工程で入力保
護回路用トランジスタの不純物拡散層を形成することが
可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は入力保護回路に係わ
り、特に、主要な機能部である内部回路を、入力端子に
加えられる静電気等の外部サージから保護するための入
力保護回路に用いて好適なものである。

【０００２】

【従来の技術】以下、従来の入力保護回路の一例を説明
する。図３は、従来の入力保護回路の一例を示す等価回
路であり、図４は従来の入力保護回路の平面図である。

【０００３】図４において、入力ボンディングパッド２
６には入力ワイヤー（図示せず）がボンディングされて
おり、コンタクト２４、２７を介して金属配線層２８に
より素子活性領域２９のドレイン拡散層３５に接続され
ている。

【０００４】さらに、前記素子活性領域２９のＭＯＳ型
トランジスタのゲート電極３０は、コンタクト３１を介
して接地電位の金属配線層３２と接続されている。ま
た、ＭＯＳトランジスタのソース拡散層３３はコンタク
ト２５、３４を介して、金属配線層３２と接続されてい
る。

【０００５】そして、図３に示す接点Ｄ（金属配線層３
５）に存在する寄生容量Ｃと不純物拡散抵抗体３６の抵
抗値Ｒとで決まる時定数τ＝Ｃ＊Ｒにより、入力端子か
ら印加される外部サージのピーク電圧を下げるととも
に、前記ＭＯＳトランジスタ２９のスナップブレークダ
ウンを利用してサージの電荷を逃がして前記接点Ｄにお
ける電圧を低下させることにより、入力回路３７のトラ
ンジスタのゲート酸化膜等の破壊を防止するように構成
されている。

【０００６】ところで、ＭＯＳ集積回路において集積性
を向上させる場合には、ＭＯＳトランジスタの微細構造
化が避けられない。反面、微細化を進めるとチャネル長
が短くなるため、ホットエレクトロン効果が顕著にな
り、ＭＯＳトランジスタの信頼性が低下する問題があ
る。

【０００７】このため、最近は、ゲート電極端の電界集
中を緩和するため、ＬＤＤ（Lightly Doped Drain)構造
が用いられている。しかし、図３に示すように入力保護
素子として使用するＭＯＳトランジスタ２９をＬＤＤ構
造とすると、ゲート電極端の電界集中により発生したリ
ーク電流に起因するスナップバックブレークダウンの動
作が遅くなる。

【０００８】したがって、入力端子から印加される外部
サージがＭＯＳトランジスタ２９から抜けず、入力回路
３７のトランジスタのゲート酸化膜等の破壊を引き起こ
すこととなる。このような問題が生じないようにするた
めに、従来はスナップバックブレークダウンの動作が速
い入力保護素子のＭＯＳトランジスタの不純物拡散層領
域のみをシングルドレイン構造としていた。

【０００９】

【発明が解決しようとする課題】このため、従来は内部
回路のＬＤＤ構造のＭＯＳ型トランジスタと入力保護素
子のシングルドレイン構造のＭＯＳ型トランジスタの不
純物拡散層領域を形成するためのイオン注入工程を別々
にする必要があった。

【００１０】したがって、従来の半導体装置において
は、シングルドレイン構造のトランジスタを備えた入力
保護回路と、内部回路のＬＤＤ構造のＭＯＳ型トランジ
スタとを同時に形成する場合には、製造工程を簡略化さ
せ難いという問題があった。

【００１１】そこで、本発明の目的は、内部回路と入力
保護回路との半導体装置の製造工程を簡略化させること
が可能な入力保護回路を提供することにある。

【００１２】

【課題を解決するための手段】本発明の入力保護回路
は、素子活性領域において、少なくとも２つのゲート電
極をある１点で交差させるとともに、少なくとも前記ゲ
ート電極を挟んで４個の不純物拡散層領域を区分し、さ
らに、前記２つのゲート電極を前記素子活性領域におい
て接続するとともに、前記素子活性領域において、前記
ゲート電極を挟んで形成された不純物拡散層領域に低濃
度の不純物拡散層及び高濃度の不純物拡散層を設けたこ
とを特徴としている。

【００１３】

【作用】本発明は前記技術手段よりなるので、素子活性
領域において２個以上のゲート電極を交差させること
で、交差点のゲート電極端で電界を強くすることが可能
となり、これにより、交差点のドレイン不純物拡散層領
域から接地電位に接続された基板にリーク電流が流れる
ようになり、ＬＤＤ構造の入力保護トランジスタであ
れ、スナップバックブレークダウンの動作が早くなるの
で、入力端子から印加される外部サーブが、入力保護回
路を通ってＧＮＤへ抜け易くなる。このため、本発明の
入力保護回路を使用した場合には、内部回路のＭＯＳト
ランジスタと入力保護回路のＭＯＳトランジスタの不純
物拡散層領域を形成するためのイオン注入工程を同時に
行うことが可能となる。

【００１４】

【発明の実施の形態】以下、本発明の入力保護回路の一
実施形態を図面を参照して説明する。図１は、本発明の
実施の形態である入力保護回路の平面図、図２は、周辺
回路のトランジスタと入力保護回路のトランジスタの製
造工程を示す製造工程図である。なお、図２の左側の部
分は周辺回路のトランジスタの製造工程を示し、図２の
右側の部分は入力保護回路のトランジスタの製造工程を
示している。

【００１５】図１におけるＡ−Ａ′線は、図２の右側の
入力保護回路の製造工程図を示している。図１に示すよ
うに、例えば１００μｍ四方の入力ボンディングパッド
１に、径２．０μｍのコンタクト２ｂを介して、入力保
護トランジスタ形成領域３のドレイン不純物拡散層４ｂ
と金属配線層５に接続する。

【００１６】フィールド酸化膜１５で囲まれた不純物拡
散層領域上のＢ点でゲート電極６ｂが交差している。ド
レイン領域である高濃度不純物拡散層９ｂは、コンタク
トホール１０ｂを介して接地電位の金属配線層８ｂと接
続されているとともに、ソース領域である高濃度不純物
拡散層４ｂはコンタクトホール２ｂを介して金属配線層
５ｂに接続されている。

【００１７】すなわち、被保護対象となる装置本体の入
力端子である入力ボンディングパッド１に接続可能であ
り、Ｐ型シリコン基板４０に形成されたフィールド酸化
膜１５で区画された入力保護トランジスタ形成領域３
と、前記入力保護トランジスタ形成領域３に設けられた
ソース領域及びドレイン領域とを有するＭＯＳトランジ
スタにおいて、少なくとも２本以上の前記ゲート電極６
ｂが前記入力保護トランジスタ形成領域３上のある１点
で交差し、少なくとも４個の不純物拡散層領域４ｂ、９
ｂに区分している。

【００１８】更に、その１区分の不純物拡散層４ｂのみ
が入力ボンディングパッド１に接続され、それ以外の３
区分の不純物拡散層９ｂは、接地電位の金属配線層８ｂ
と接続されている。また、ゲート電極６ｂも同様にコン
タクトホール７を介して接地電位の金属配線層８ｂと接
続されている。

【００１９】次に、図１、図２を参照して本実施形態の
入力保護回路の製造方法を説明する。まず、図２（ａ）
に示すように、Ｐ型シリコン基板４０の周辺トランジス
タの形成領域３０、及び入力保護トランジスタの形成領
域３を囲むようにフィールド酸化膜１５をＬＯＣＯＳ法
により形成する。

【００２０】その後、図２（ｂ）に示すように、熱酸化
法によりＰ型シリコン基板４０上に膜厚が１７０Åのゲ
ート酸化膜１６ａ、１６ｂを形成する。その後、前記ゲ
ート酸化膜１６ａ、１６ｂ上に、ＣＶＤ法により不純物
を含有する多結晶シリコン膜（不図示）を堆積する。

【００２１】フォトリソグラフィ技術とエッチング技術
により多結晶シリコン膜（不図示）をパターン形成する
ことにより、Ｐ型シリコン基板４０上の周辺トランジス
タの形成領域３０に多結晶シリコン膜（不図示）からな
るゲート電極６ａを形成するとともに、入力保護トラン
ジスタの形成領域３に多結晶シリコン膜からなる図１に
示すような十字形のゲート電極６ｂを形成する。

【００２２】しかる後、これらのゲート電極６ａ、６ｂ
をマスクに、ゲート電極６ａ、６ｂの両側のＰ型シリコ
ン基板４０にリン（Ｐ）を加速電圧８０ｋｅｖ、ドーズ
量２．０Ｅ１３（／ｃｍ²）程度にイオン注入すること
により、ゲート電極６ａ、６ｂの両側のＰ型シリコン基
板４０にリンが低濃度に分布する低濃度不純物拡散層１
８ａ、１８ｂ、１９ａ、１９ｂをそれぞれ形成する。

【００２３】その後、ＣＶＤ法により、ゲート電極６
ａ、６ｂを含むＰ型シリコン基板４０上にシリコン酸化
膜を形成した後、このシリコン酸化膜を異方性エッチン
グすることにより、ゲート電極６ａの側壁に前記シリコ
ン酸化膜からなるサイドウォール酸化膜２０を形成する
とともに、ゲート電極６ｂの側壁にシリコン酸化膜から
なるサイドウォール酸化膜２１を夫々形成する。

【００２４】その後、ゲート電極６ａ、６ｂの両側のＰ
型シリコン基板４０に砒素（Ａｓ）を加速電圧７０ｋｅ
ｖ、ドーズ量１．０Ｅ１６（／ｃｍ²）程度にイオン注
入することにより、周辺トランジスタ形成領域にソース
・ドレインとなる砒素が高濃度に分布する高濃度不純物
拡散層４ａ、９ａを形成するとともに、入力保護トラン
ジスタ形成領域にドレインとなる高濃度不純物拡散層４
ｂ、及びソースとなる高濃度不純物拡散層９ｂを夫々形
成する。

【００２５】次に、図２（ｃ）に示すように、ゲート電
極６ａ、６ｂを含むＰ型シリコン基板４０上に層間絶縁
膜４１を形成する。次に、層間絶縁膜４１及びゲート酸
化膜１６ａ、１６ｂにコンタクトホール２ａ、２ｂ、１
０ａ、１０ｂを夫々形成する。これらのコンタクトホー
ル２ａ、２ｂは、高濃度不純物拡散層４ａ、４ｂに到達
し、コンタクトホール１０ａ、１０ｂは、高濃度不純物
拡散層９ａ、９ｂに到達するように形成される。

【００２６】また、図１に示すように、フィールド酸化
膜１５上に跨って形成されたゲート電極６ｂに到達する
コンタクトホール７を層間絶縁膜４１に形成する。次
に、少なくともコンタクトホール２ａ、２ｂ、１０ａ、
１０ｂの内面を覆い、層間絶縁膜４１上にアルミニウム
等の金属膜を堆積する。

【００２７】しかる後、フォトリソグラフィー技術及び
エッチング技術により、この金属膜をパターン形成する
ことにより、コンタクトホール２ａ、２ｂを介して不純
物拡散層４ａ、４ｂに接続する金属配線層５ａ、５ｂ
と、コンタクトホール１０ａ、１０ｂを介して不純物拡
散層９ａ、９ｂに接続する金属配線層８ａ、８ｂを夫々
形成する。

【００２８】また、コンタクトホール１０ｂを介して不
純物拡散層９ｂ及びコンタクトホール７を介してゲート
電極６ｂと接続した金属配線層８ｂは、図１に示すよう
に接地電位（ＧＮＤ）に接続され、金属配線５ｂは、μ
ｍ四方の入力ボンディング１に接続される。また、入力
ボンディングパッド１と不純物拡散層４ｂとを接続する
金属配線５ｂは、内部回路へ結ぶ配線の一部となってい
る。

【００２９】以上の製造工程により、Ｐ型シリコン基板
４０の素子活性領域において、周辺トランジスタ及びゲ
ート電極６ｂが交差するトランジスタを備えた入力保護
トランジスタが完成される。

【００３０】なお、本実施形態では、ゲート電極６ｂを
十字形のゲート電極として形成したが、角部又は鋭角物
体を備えたゲート電極形状としてよい。また、３角形、
４角形、５角形などの多角形のゲート電極や星型形状の
ゲート電極６ｂとしてもよく、更には、放射線形状のゲ
ート電極６ｂを形成してもよい。

【００３１】これらのゲート電極６ｂを形成する場合も
同様に、ＬＤＤ構造となるように入力保護トランジスタ
を形成できれば、ＬＤＤ構造を備えた周辺トランジスタ
を同時に形成することが可能となる。

【００３２】また、前述したように、本発明の入力保護
回路のトランジスタは、素子活性領域において、少なく
とも２つのゲート電極が、ある１点で交差し、且つ、前
記２つのゲート電極は接続され、少なくとも前記２つの
ゲート電極の両側には低濃度の不純物拡散層及び高濃度
の不純物拡散層とを備えている。

【００３３】この結果、ＬＤＤ構造を有するトランジス
タを備えた入力保護回路であってもゲート電極の交差点
で電界集中が強くなるので、接地電位に接続された不純
物拡散層にリーク電流が良好に流れるようになる。これ
により、スナップバックブレークダウンの動作が早くな
る入力保護回路を実現することができるとともに、ＬＤ
Ｄ構造の周辺トランジスタと入力保護トランジスタの不
純物拡散層を形成する際のイオン注入工程を同時に行う
ようにすることができる。

【００３４】

【発明の効果】本発明は前述したように、本発明によれ
ば、ＬＤＤ構造を有する内部回路のＭＯＳトランジスタ
及び入力保護回路用トランジスタの不純物拡散層領域を
形成するためのイオン注入工程を同時に行うようにする
ことができ、これにより、スナップバックブレークダウ
ンの速い入力保護回路用のトランジスタを有する半導体
装置の製造工程を簡略化して製造コストを削減すること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施形態を示す半導体入力保護回路
の部分平面図である。

【図２】実施形態に従った半導体入力保護回路の一例を
示す部分断面図である。

【図３】従来の半導体入力保護回路の一例を示す等価回
路図である。

【図４】従来の半導体入力保護回路の一例を示す部分平
面図である。

【符号の説明】

１入力ボンディングパッド２ｂコンタクトホール３入力保護トランジスタの形成領域４ｂ高濃度の不純物拡散層５ｂ金属配線層６ｂゲート電極７コンタクトホール８ｂ金属配線層９ｂ高濃度の不純物拡散層１０ｂコンタクトホール１５フィールド酸化膜１８ｂ低濃度の不純物拡散層１９ｂ低濃度の不純物拡散層３０周辺トランジスタの形成領域４０Ｐ型シリコン基板

Claims

【特許請求の範囲】

【請求項１】素子活性領域において、少なくとも２つ
のゲート電極をある１点で交差させるとともに、少なく
とも前記ゲート電極を挟んで４個の不純物拡散層領域を
区分し、さらに、前記２つのゲート電極を前記素子活性領域にお
いて接続するとともに、前記素子活性領域において、前
記ゲート電極を挟んで形成された不純物拡散層領域に低
濃度の不純物拡散層及び高濃度の不純物拡散層を設けた
ことを特徴とする入力保護回路。