JPH05865B2 - - Google Patents
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- JPH05865B2 JPH05865B2 JP57184324A JP18432482A JPH05865B2 JP H05865 B2 JPH05865 B2 JP H05865B2 JP 57184324 A JP57184324 A JP 57184324A JP 18432482 A JP18432482 A JP 18432482A JP H05865 B2 JPH05865 B2 JP H05865B2
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- Japan
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- gate electrode
- drain region
- channel transistor
- insulating film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は特に微細な構造を要求される
CMOS（相補型MOS）集積回路等の半導体装置お
よびその製造方法に関する。
CMOS（相補型MOS）集積回路等の半導体装置お
よびその製造方法に関する。
CMOS型半導体装置の最も基本的な構成であ
るCMOSインバータの構造を第１図の断面図に
示す。第１図において、Ｎ型（100）シリコン基
板１１にＰ型ウエル１２を形成し、上記シリコン
基板１１のＰウエル１２外にＰチヤネルトランジ
スタTPを、Ｐ型ウエル１２内にＮチヤネルトラ
ンジスタTNを形成する。
るCMOSインバータの構造を第１図の断面図に
示す。第１図において、Ｎ型（100）シリコン基
板１１にＰ型ウエル１２を形成し、上記シリコン
基板１１のＰウエル１２外にＰチヤネルトランジ
スタTPを、Ｐ型ウエル１２内にＮチヤネルトラ
ンジスタTNを形成する。
このＰチヤネルおよびＮチヤネルトランジスタ
TP，TNの製造手順の概略は次のようなもので、
まずＰ型ウエル１２の形成されたシリコン基板１
１上に厚い素子分離用の絶縁膜１３および薄い酸
化膜のゲート絶縁膜１４P，１４Nを形成し、ポリ
シリコン等によるゲート電極１５P，１５Nを形成
する。その後、Ｐ型ウエル１２上にフオトレジス
トを選択的に塗布し、Ｐチヤネルトランジスタ
TP側のゲート電極１５Pと上記フオトレジストを
マスクとしてボロンをイオン注入し、トランジス
タTPのソース・ドレイン１６Ｐを形成する。同
様に、このトランジスタTP側にフオトレジスト
を塗布し、このフオトレジストとトランジスタ
TNのゲート電極１５Nをマスクとしてヒ素または
リンをイオン注入して、ソース・ドレイン１６N
を形成する。その後、更に絶縁膜１３′を被着し、
コンタクトホールを開口して、配線層１７を被着
する。
TP，TNの製造手順の概略は次のようなもので、
まずＰ型ウエル１２の形成されたシリコン基板１
１上に厚い素子分離用の絶縁膜１３および薄い酸
化膜のゲート絶縁膜１４P，１４Nを形成し、ポリ
シリコン等によるゲート電極１５P，１５Nを形成
する。その後、Ｐ型ウエル１２上にフオトレジス
トを選択的に塗布し、Ｐチヤネルトランジスタ
TP側のゲート電極１５Pと上記フオトレジストを
マスクとしてボロンをイオン注入し、トランジス
タTPのソース・ドレイン１６Ｐを形成する。同
様に、このトランジスタTP側にフオトレジスト
を塗布し、このフオトレジストとトランジスタ
TNのゲート電極１５Nをマスクとしてヒ素または
リンをイオン注入して、ソース・ドレイン１６N
を形成する。その後、更に絶縁膜１３′を被着し、
コンタクトホールを開口して、配線層１７を被着
する。
なおCMOSインバータのソース・ドレイン１
６N，１６Pは〜1019〜1020cm-3の略均一な不純物
濃度を有している。
６N，１６Pは〜1019〜1020cm-3の略均一な不純物
濃度を有している。
上記のような装置において、集積度を上げるた
めにゲート長を短くすると、前記ソース・ドレイ
ン１６N，１６Pの電界が強くなり、いわゆるイン
パクトアイオナイゼイシヨン（衝突電離）を生
じ、Ｎチヤネルトランジスタではホツトエクトロ
ン、Ｐチヤネルトランジスタではホツトホールが
それぞれのゲート絶縁膜１４N，１４Pに注入さ
れ、それぞれのトランジスタの闘値変動を引き起
こす。特にこのインパクトアイオナイゼイシヨン
化の効率は、ＮチヤネルトランジスタTNで著し
く大きいため、ＮチヤネルトランジスタTNのゲ
ート長の短縮化は困難でしばしば問題となる。
めにゲート長を短くすると、前記ソース・ドレイ
ン１６N，１６Pの電界が強くなり、いわゆるイン
パクトアイオナイゼイシヨン（衝突電離）を生
じ、Ｎチヤネルトランジスタではホツトエクトロ
ン、Ｐチヤネルトランジスタではホツトホールが
それぞれのゲート絶縁膜１４N，１４Pに注入さ
れ、それぞれのトランジスタの闘値変動を引き起
こす。特にこのインパクトアイオナイゼイシヨン
化の効率は、ＮチヤネルトランジスタTNで著し
く大きいため、ＮチヤネルトランジスタTNのゲ
ート長の短縮化は困難でしばしば問題となる。
またＰチヤネルトランジスタTPのソース・ド
レイン１６Pに注入されたボロンは拡散係数が大
きいため、前記ソース・ドレイン１６P形成後の
熱処理工程において、図における深さ方向ばかり
でなく横方向にも拡散し、ゲート酸化膜１４P下
にソース・ドレイン１６Pが大きく伸びる。特に、
ゲート酸化膜１４P下に伸びる横方向拡散は0.7〜
0.8μmもある場合があり、ゲート電極１５Pとソ
ース・ドレイン１６Pとの寄生容量の増大を招い
て特性を悪化させる。
レイン１６Pに注入されたボロンは拡散係数が大
きいため、前記ソース・ドレイン１６P形成後の
熱処理工程において、図における深さ方向ばかり
でなく横方向にも拡散し、ゲート酸化膜１４P下
にソース・ドレイン１６Pが大きく伸びる。特に、
ゲート酸化膜１４P下に伸びる横方向拡散は0.7〜
0.8μmもある場合があり、ゲート電極１５Pとソ
ース・ドレイン１６Pとの寄生容量の増大を招い
て特性を悪化させる。
この発明は上記のような点に鑑みなされたもの
で、Ｎチヤネルトランジスタにおけるホツトエレ
クトロンによる闘値の変動と、Ｐチヤネルトラン
ジスタにおけるゲート絶縁膜を挟みゲート電極下
に伸びるソース・ドレインの横方向拡散による特
性の劣化とを防止できる半導体装置およびその製
造方法を提供しようとするものである。
で、Ｎチヤネルトランジスタにおけるホツトエレ
クトロンによる闘値の変動と、Ｐチヤネルトラン
ジスタにおけるゲート絶縁膜を挟みゲート電極下
に伸びるソース・ドレインの横方向拡散による特
性の劣化とを防止できる半導体装置およびその製
造方法を提供しようとするものである。
すなわちこお発明に係る半導体装置およびその
製造方法では、半導体基板におけるＰチヤネルト
ランジスタおよびＮチヤネルトランジスタの形成
予定部にゲート絶縁膜を挟んでゲート電極を形成
した後、まずＮチヤネルトランジスタのゲート電
極をマスクとして低濃度の第１のＮ型不純物をイ
オン注入し、第１のソース・ドレイン領域を形成
する。その後、ＰチヤネルおよびＮチヤネルトラ
ンジスタのゲート電極の外周側面に側壁酸化膜を
形成し、この側壁酸化膜とゲート電極とをマスク
の一部とした高濃度の第２のＮ型不純物のイオン
注入により第２のソース・ドレイン領域を形成す
る。そして、この後、Ｐチヤネルトランジスタ側
のゲート電極およびその側壁酸化膜をマスクとし
てＰ型不純物をＰチヤネルトランジスタ形成予定
部にイオン注入しＰチヤネルトランジスタのソー
ス・ドレインを形成する。次に、適宜注入不純物
の活性化および拡散を行い、配線層の形成等を行
つて製造する。
製造方法では、半導体基板におけるＰチヤネルト
ランジスタおよびＮチヤネルトランジスタの形成
予定部にゲート絶縁膜を挟んでゲート電極を形成
した後、まずＮチヤネルトランジスタのゲート電
極をマスクとして低濃度の第１のＮ型不純物をイ
オン注入し、第１のソース・ドレイン領域を形成
する。その後、ＰチヤネルおよびＮチヤネルトラ
ンジスタのゲート電極の外周側面に側壁酸化膜を
形成し、この側壁酸化膜とゲート電極とをマスク
の一部とした高濃度の第２のＮ型不純物のイオン
注入により第２のソース・ドレイン領域を形成す
る。そして、この後、Ｐチヤネルトランジスタ側
のゲート電極およびその側壁酸化膜をマスクとし
てＰ型不純物をＰチヤネルトランジスタ形成予定
部にイオン注入しＰチヤネルトランジスタのソー
ス・ドレインを形成する。次に、適宜注入不純物
の活性化および拡散を行い、配線層の形成等を行
つて製造する。
以下図面を参照してこの発明の一実施例につき
説明する。第２図ａにおて、Ｎ型（100）シリコ
ン基板１１にＰ型ウエル１２を形成し、この基板
１１上に素子分離絶縁膜１３を選択形成する。そ
して、このウエハ上にゲート絶縁膜と例えばポリ
シリコン等の電極材とを積層被着し、同時に写真
蝕刻てゲート絶縁膜１４P，１４Nとこのゲート絶
縁膜１４P，１４N上のゲート電極１５P，１５Nと
を形成する。
説明する。第２図ａにおて、Ｎ型（100）シリコ
ン基板１１にＰ型ウエル１２を形成し、この基板
１１上に素子分離絶縁膜１３を選択形成する。そ
して、このウエハ上にゲート絶縁膜と例えばポリ
シリコン等の電極材とを積層被着し、同時に写真
蝕刻てゲート絶縁膜１４P，１４Nとこのゲート絶
縁膜１４P，１４N上のゲート電極１５P，１５Nと
を形成する。
この後、Ｐチヤネルトランジスタ側に図示しな
いレジストを塗布し、ゲート電極１５Nをマスク
としてＮチヤネルトランジスタ側にリンを選択イ
オン注入し、第２図ｂに示すように1017〜1019cm
−３の低濃度ソース・ドレイン２０を第１のソー
ス・ドレイン領域として形成する。続いて上記レ
ジストを除去した後ウエハ上面に2000〜5000Åの
膜厚のシリコン酸化膜２１をCVD（Chemical
Vapour Deposition）法によつて堆積させる。こ
こで、このCVD法によるシリコン酸化膜２１は、
被着すべき面の方向に拘ず略一定の膜厚で被着す
るため、段差部においてはウエーハ面の垂直方向
の膜厚が厚いものとなる。
いレジストを塗布し、ゲート電極１５Nをマスク
としてＮチヤネルトランジスタ側にリンを選択イ
オン注入し、第２図ｂに示すように1017〜1019cm
−３の低濃度ソース・ドレイン２０を第１のソー
ス・ドレイン領域として形成する。続いて上記レ
ジストを除去した後ウエハ上面に2000〜5000Åの
膜厚のシリコン酸化膜２１をCVD（Chemical
Vapour Deposition）法によつて堆積させる。こ
こで、このCVD法によるシリコン酸化膜２１は、
被着すべき面の方向に拘ず略一定の膜厚で被着す
るため、段差部においてはウエーハ面の垂直方向
の膜厚が厚いものとなる。
次に、このCVD法によるシリコン酸化膜２１
をRIE（Reactive Ion Etehing）法等の異方性エ
ツチングによりエツチングを行う。このとき、上
述したようにゲート電極１５P，１５Nの端面の段
差部に被着するシリコン酸化膜２１は厚いため、
第２図ｃの２１′で示すようにゲート電極１５P，
１５Nの側壁に酸化膜が残る。尚、図では素子分
離膜１３側に残つた側壁酸化膜は特に示していな
い。
をRIE（Reactive Ion Etehing）法等の異方性エ
ツチングによりエツチングを行う。このとき、上
述したようにゲート電極１５P，１５Nの端面の段
差部に被着するシリコン酸化膜２１は厚いため、
第２図ｃの２１′で示すようにゲート電極１５P，
１５Nの側壁に酸化膜が残る。尚、図では素子分
離膜１３側に残つた側壁酸化膜は特に示していな
い。
続いて、ウエハ上にレジスト膜２２を被着し、
Ｎチヤネルトランジスタ側が露出するようにウエ
ハ上にレジスト膜２２を選択的にエツチングし、
このレジスト膜２２と上記ゲート電極１５Nをマ
スクとしてヒ素を３×1015cm-2の濃度でイオン注
入し、第２のソース・ドレイン領域として高濃度
ソース・ドレイン２３Nを形成する。
Ｎチヤネルトランジスタ側が露出するようにウエ
ハ上にレジスト膜２２を選択的にエツチングし、
このレジスト膜２２と上記ゲート電極１５Nをマ
スクとしてヒ素を３×1015cm-2の濃度でイオン注
入し、第２のソース・ドレイン領域として高濃度
ソース・ドレイン２３Nを形成する。
次いで、このレジスト膜２２を除去した後、Ｐ
型ウエル１２をフオトレジストで覆いボロンを３
×1015cm-3の濃度でイオンを注入する。ここで、
このイオン注入は、Ｎチヤネルトランジスタの場
合と同様に段差部に側壁酸化膜２１′が残つてい
るため、この側壁酸化膜２１′をマスクとして行
なわれる。そして、第２図ｄに示すようにＰチヤ
ネルトランジスタのソース・ドレイン２３Pを形
成する。
型ウエル１２をフオトレジストで覆いボロンを３
×1015cm-3の濃度でイオンを注入する。ここで、
このイオン注入は、Ｎチヤネルトランジスタの場
合と同様に段差部に側壁酸化膜２１′が残つてい
るため、この側壁酸化膜２１′をマスクとして行
なわれる。そして、第２図ｄに示すようにＰチヤ
ネルトランジスタのソース・ドレイン２３Pを形
成する。
この後、700〜1000℃の熱処理によつて、注入
不純物の活性化と拡散を行ない、コンタクトホー
ルの開口、配線層１７の形成等を行う。
不純物の活性化と拡散を行ない、コンタクトホー
ルの開口、配線層１７の形成等を行う。
このようにして形成したCMOSインバータの
Ｎチヤネルトランジスタでは、高濃度ソース・ド
レイン２３Nとゲート絶縁膜１４Nとの間に低濃度
ソース・ドレイン２０が形成される。この低濃度
ソース・ドレイン２０の存在によりドレインに電
圧を印加したときにドレイン近傍に発生する電界
を分散させることができ、インパクトアイオナイ
ゼイシヨンを抑制できる。
Ｎチヤネルトランジスタでは、高濃度ソース・ド
レイン２３Nとゲート絶縁膜１４Nとの間に低濃度
ソース・ドレイン２０が形成される。この低濃度
ソース・ドレイン２０の存在によりドレインに電
圧を印加したときにドレイン近傍に発生する電界
を分散させることができ、インパクトアイオナイ
ゼイシヨンを抑制できる。
また、Ｐチヤネルトランジスタにおいては、拡
散係数の大きなボロンの横方向拡散を予め見込ん
でゲート電極１５Pの側面に側壁酸化膜２１′を形
成しておき、この酸化膜をマスクとしてボロンを
イオン注入するため、ゲート酸化膜１４Pを挟ん
でゲート電極１５P下に伸びるソース・ドレイン
領域を容易に0.2μm以下にでき、寄生容量を低減
させることができる。
散係数の大きなボロンの横方向拡散を予め見込ん
でゲート電極１５Pの側面に側壁酸化膜２１′を形
成しておき、この酸化膜をマスクとしてボロンを
イオン注入するため、ゲート酸化膜１４Pを挟ん
でゲート電極１５P下に伸びるソース・ドレイン
領域を容易に0.2μm以下にでき、寄生容量を低減
させることができる。
以上のようにこの発明によれば、CMOS集積
回路におけるＮチヤネルトランジスタのホツトエ
レクトロンによる闘値の変動と、Ｐチヤネルトラ
ンジスタのゲート電極下に伸びるソース・ドレイ
ンの横方向拡散による特性の劣化とが抑制された
半導体装置およびその製造方法を提供できる。
回路におけるＮチヤネルトランジスタのホツトエ
レクトロンによる闘値の変動と、Ｐチヤネルトラ
ンジスタのゲート電極下に伸びるソース・ドレイ
ンの横方向拡散による特性の劣化とが抑制された
半導体装置およびその製造方法を提供できる。
第１図は従来の相補型半導体装置を説明する断
面図、第２図はこの発明の一実施例に係る半導体
装置を製造方法と共に説明する断面図である。 １１……Ｎ型（100）シリコン基板、１２……
Ｐ型ウエル、１４N，１４P……ゲート酸化膜、１
５N，１５P……ゲート電極、１７……配線層、２
０……低濃度ソース・ドレイン（第１のソース・
ドレイン領域）、２１……シリコン酸化膜、２
１′……側壁酸化膜、２３N……高濃度ソース・ド
レイン（第２のソース・ドレイン領域）、２３P…
…ソース・ドレイン。
面図、第２図はこの発明の一実施例に係る半導体
装置を製造方法と共に説明する断面図である。 １１……Ｎ型（100）シリコン基板、１２……
Ｐ型ウエル、１４N，１４P……ゲート酸化膜、１
５N，１５P……ゲート電極、１７……配線層、２
０……低濃度ソース・ドレイン（第１のソース・
ドレイン領域）、２１……シリコン酸化膜、２
１′……側壁酸化膜、２３N……高濃度ソース・ド
レイン（第２のソース・ドレイン領域）、２３P…
…ソース・ドレイン。
Claims (1)
- 【特許請求の範囲】 １ Ｎ型半導体部とＰ型半導体部とを含む半導体
基板と、 上記基板のＮ型半導体部上に形成されたＰチヤ
ネルトランジスタのゲート絶縁膜およびゲート電
極と、 上記基板のＰ型半導体部上に形成されたＮチヤ
ネルトランジスタのゲート絶縁膜およびゲート電
極と、 上記Ｎチヤネルトランジスタのゲート電極をマ
スクとして形成された第１のＮ型ソース・ドレイ
ン領域と、 上記ＮチヤネルトランジスタよびＰチヤネルト
ランジスタの各ゲート電極周囲に形成された側壁
絶縁膜と、 上記Ｎチヤネルトランジスタのゲート電極およ
びこのゲート電極周囲に形成された側壁絶縁膜を
マスクとして上記第１のソース・ドレイン領域に
重ねて形成された上記第１のソース・ドレイン領
域よりも高い不純物濃度を有する第２のＮ型ソー
ス・ドレイン領域と、 上記Ｐチヤネルトランジスタのゲート電極およ
びこのゲート電極周囲に形成された側壁絶縁膜を
マスクとして形成され、上記Ｐチヤネルトランジ
スタのゲート電極下に伸びる横方向拡散部が
0.2μm以下のＰ型ソース・ドレイン領域と を具備することを特徴とする半導体装置。 ２ 上記Ｐ型ソース・ドレイン領域は横方向拡散
部が上記Ｐチヤネルトランジスタのゲート電極下
に達していないことを特徴とする特許請求の範囲
第１項に記載の半導体装置。 ３ 上記第１のＮ型ソース・ドレイン領域の不純
物濃度は約1017〜1019cm-3であることを特徴とす
る特許請求の範囲第１項または第２項いずれかに
記載の半導体装置。 ４ 上記第１のＮ型ソース・ドレイン領域はリン
を、上記第２のＮ型ソース・ドレイン領域はヒ素
を、上記Ｐ型ソース・ドレイン領域はボロンをそ
れぞれ主成分とする不純物を含むことを特徴とす
る特許請求の範囲第１項乃至第３項いずれかに記
載の半導体装置。 ５ Ｎ型半導体部とＰ型半導体部とを含む半導体
基板上に下層から順に第１の絶縁膜および導電膜
を積層形成し、積層形成された各膜を順次パター
ニングし、上記Ｎ型半導体部上にＰチヤネルトラ
ンジスタのゲート絶縁膜およびゲート電極、並び
に上記Ｐ型半導体領域上にＮチヤネルトランジス
タのゲート絶縁膜およびゲート電極を形成する工
程と、 上記Ｎチヤネルトランジスタのゲート電極をマ
スクに上記Ｐ型半導体部内に第１のＮ型不純物を
導入し、第１のＮ型ソース・ドレイン領域を形成
する工程と、 上記半導体基板上に第２の絶縁膜を堆積する工
程と、 上記ＮチヤネルトランジスタおよびＰチヤネル
トランジスタの各ゲート電極周囲に上記第２の絶
縁膜が残るように上記第２の絶縁膜をエツチング
し、上記各ゲート電極周囲に側壁絶縁膜を形成す
る工程と、 上記Ｎチヤネルトランジスタのゲート電極およ
びこのゲート電極周囲に形成された側壁絶縁膜を
マスクに上記Ｐ型半導体部内に第２のＮ型不純物
を導入し、上記第１のＮ型ソース・ドレイン領域
に重ねて上記第１のＮ型ソース・ドレイン領域よ
りも高い不純物濃度を有する第２のＮ型ソース・
ドレイン領域を形成する工程と、 上記Ｐチヤネルトランジスタのゲート電極およ
びこのゲート電極周囲に形成された側壁絶縁膜を
マスクに上記Ｎ型半導体部内にＰ型不純物を導入
し、Ｐ型ソース・ドレイン領域を形成する工程
と、 上記各半導体部内に導入された上記第１、第２
のＮ型不純物、およびＰ型不純物を活性化させる
工程と を具備することを特徴とする半導体装置の製造方
法。 ６ 上記第１のＮ型ソース・ドレイン領域は、第
１のＮ型不純物としてリンを主成分とする不純物
を用いてこの不純物を上記Ｐ型半導体部内にイオ
ン注入し、不純物濃度が1017〜1019cm-3となるよ
うに形成され、 上記第２のＮ型ソース・ドレイン領域は、第２
のＮ型不純物としてヒ素を主成分とする不純物を
用いてこの不純物を上記Ｐ型半導体基板内にイオ
ン注入し、不純物濃度が1019〜1021cm-3となるよ
うに形成され、 上記Ｐ型ソース・ドレイン領域は、Ｐ型不純物
としてボロンを主成分とする不純物を用いてこの
不純物を上記Ｎ型半導体部内にイオン注入して形
成されることを特徴とする特許請求の範囲第５項
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184324A JPS5972759A (ja) | 1982-10-20 | 1982-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184324A JPS5972759A (ja) | 1982-10-20 | 1982-10-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5972759A JPS5972759A (ja) | 1984-04-24 |
| JPH05865B2 true JPH05865B2 (ja) | 1993-01-06 |
Family
ID=16151331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57184324A Granted JPS5972759A (ja) | 1982-10-20 | 1982-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972759A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0636425B2 (ja) * | 1983-02-23 | 1994-05-11 | テキサス インスツルメンツ インコ−ポレイテツド | Ｃｍｏｓ装置の製造方法 |
| US5610089A (en) * | 1983-12-26 | 1997-03-11 | Hitachi, Ltd. | Method of fabrication of semiconductor integrated circuit device |
| US5276346A (en) * | 1983-12-26 | 1994-01-04 | Hitachi, Ltd. | Semiconductor integrated circuit device having protective/output elements and internal circuits |
| JPH0695563B2 (ja) * | 1985-02-01 | 1994-11-24 | 株式会社日立製作所 | 半導体装置 |
| JPS60241256A (ja) * | 1984-05-16 | 1985-11-30 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2509173B2 (ja) * | 1985-02-08 | 1996-06-19 | 株式会社日立製作所 | 相補型ｍｉｓｆｅｔを有する半導体集積回路装置の製造方法 |
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-
1982
- 1982-10-20 JP JP57184324A patent/JPS5972759A/ja active Granted
Also Published As
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