JPH1050935A - Ｅｓｄ保護のためのｄｅｎｍｏｓトランジスタおよびｍｏｓトランジスタの設計を最適化する方法 - Google Patents
Ｅｓｄ保護のためのｄｅｎｍｏｓトランジスタおよびｍｏｓトランジスタの設計を最適化する方法Info
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【課題】 改善されたＥＳＤ保護を行う高電圧ＤＥＮＭ
ＯＳトランジスタを提供する。 【解決手段】 改善されたＥＳＤ保護を行うこの高電圧
ＤＥＮＭＯＳトランジスタ１０においては、固有の横形
ｎｐｎトランジスタがトランジスタ１０を損傷すること
なくＥＳＤ現象を消散しうるよう、トランジスタ１０
が、ＥＳＤ現象中において固有の横形ｎｐｎトランジス
タをターンオンするために最大基板電流を供給するよう
に最適化される。これは、最大基板電流を実現するよう
にゲート結合を制御するために、ドレイン拡大領域１６
とゲート電極２８との重なりＡを最適化することにより
行われる。
ＯＳトランジスタを提供する。 【解決手段】 改善されたＥＳＤ保護を行うこの高電圧
ＤＥＮＭＯＳトランジスタ１０においては、固有の横形
ｎｐｎトランジスタがトランジスタ１０を損傷すること
なくＥＳＤ現象を消散しうるよう、トランジスタ１０
が、ＥＳＤ現象中において固有の横形ｎｐｎトランジス
タをターンオンするために最大基板電流を供給するよう
に最適化される。これは、最大基板電流を実現するよう
にゲート結合を制御するために、ドレイン拡大領域１６
とゲート電極２８との重なりＡを最適化することにより
行われる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には半導体
デバイスに関し、特に高電圧半導体デバイスにおけるＥ
ＳＤ（静電気放電）保護に関する。
デバイスに関し、特に高電圧半導体デバイスにおけるＥ
ＳＤ（静電気放電）保護に関する。
【０００２】
【従来の技術】現在の技術の傾向は、継続的に高性能Ｃ
ＭＯＳ（相補形金属酸化膜半導体）に焦点が合わされ、
スマートパワーチップ（Ｓｍａｒｔ Ｐｏｗｅｒ ｃｈ
ｉｐ）と呼ばれるＶＬＳＩ（超大規模集積回路）の新分
野が発展せしめられつつある。スマートパワーチップ
は、低電圧および高電圧双方のＣＭＯＳにより構成され
る。これらのスマートパワーチップ上のパワートランジ
スタ（例えば高電圧ＣＭＯＳ）は、典型的には４０ボル
トに達する動作電圧を許容する。現在の研究は、高電圧
トランジスタの性能の改善に注力されている。
ＭＯＳ（相補形金属酸化膜半導体）に焦点が合わされ、
スマートパワーチップ（Ｓｍａｒｔ Ｐｏｗｅｒ ｃｈ
ｉｐ）と呼ばれるＶＬＳＩ（超大規模集積回路）の新分
野が発展せしめられつつある。スマートパワーチップ
は、低電圧および高電圧双方のＣＭＯＳにより構成され
る。これらのスマートパワーチップ上のパワートランジ
スタ（例えば高電圧ＣＭＯＳ）は、典型的には４０ボル
トに達する動作電圧を許容する。現在の研究は、高電圧
トランジスタの性能の改善に注力されている。
【０００３】スマートパワーチップは、自動車産業にお
いて広く用いられている。自動車の環境は過酷であり、
ＥＳＤおよび他のタイプの過渡現象からの比較的高レベ
ルの保護を必要とする。しかし、パワートランジスタ
は、固有のデバイス構造により、ＥＳＤに対して一般に
弱い。良好なＥＳＤ対策には、実際には高電流下におけ
る低電力消費の機能を持たせる必要がある。これは、最
適化された薄酸化膜ｎＭＯＳトランジスタ構造において
は固有のことであるが、高電圧パワートランジスタにお
いてはそうでない。薄酸化膜ｎＭＯＳトランジスタは本
来、ドレイン（コレクタ）、基板（ベース）、およびソ
ース領域（エミッタ）から形成された横形ｎｐｎを含
む。この横形ｎｐｎは、ＥＳＤ現象を効率的に消散させ
ることにより、優れたＥＳＤ保護を行う。しかし、ＤＥ
ＮＭＯＳ（ドレイン拡大ｎＭＯＳ）トランジスタのよう
な典型的な高電圧トランジスタにおいては、横形バイポ
ーラ動作が開始しすなわちターンオンすることが困難で
ある。
いて広く用いられている。自動車の環境は過酷であり、
ＥＳＤおよび他のタイプの過渡現象からの比較的高レベ
ルの保護を必要とする。しかし、パワートランジスタ
は、固有のデバイス構造により、ＥＳＤに対して一般に
弱い。良好なＥＳＤ対策には、実際には高電流下におけ
る低電力消費の機能を持たせる必要がある。これは、最
適化された薄酸化膜ｎＭＯＳトランジスタ構造において
は固有のことであるが、高電圧パワートランジスタにお
いてはそうでない。薄酸化膜ｎＭＯＳトランジスタは本
来、ドレイン（コレクタ）、基板（ベース）、およびソ
ース領域（エミッタ）から形成された横形ｎｐｎを含
む。この横形ｎｐｎは、ＥＳＤ現象を効率的に消散させ
ることにより、優れたＥＳＤ保護を行う。しかし、ＤＥ
ＮＭＯＳ（ドレイン拡大ｎＭＯＳ）トランジスタのよう
な典型的な高電圧トランジスタにおいては、横形バイポ
ーラ動作が開始しすなわちターンオンすることが困難で
ある。
【０００４】図１には、従来技術のＤＥＮＭＯＳパワー
トランジスタが示されている。このＤＥＮＭＯＳは、ｐ
形エピタキシャル基板１１０内に配置されたｐタンク１
１２内に構成されている。ドレイン１１６は、ｎ井戸１
１４内に形成されている。ソース１１８は、ｐタンク１
１２内に直接形成されている。ゲート１２０は、部分的
に該ｐタンク上に且つ部分的に、ドレイン１１６とソー
ス１１８との間に配置されたフィールド酸化膜領域１２
２上に配置されている。５００Åのゲート酸化膜１２４
は、ゲート１２０とｐタンク１１２との間に配置されて
いる。（ソース１１８の端縁とｎ井戸１１４の端縁との
間の）典型的なチャネル長は５μｍ程度である。これ
は、固有のバイポーラデバイスがＥＳＤ現象中にターン
オンするためには長すぎる。代わりに、ＥＳＤ中におい
ては、ドレインにおけるｎタンクが完全に空乏化され、
前記デバイスは垂直ダイオードとして動作し、基板を通
る電流を消費する。しかし、これはＥＳＤ現象が消散さ
れる前にゲート下の薄酸化膜に高電界を作り、それはし
ばしば前記デバイスを損傷しうる。従って、改善された
ＥＳＤ保護性能を有する高電圧トランジスタが必要とさ
れる。
トランジスタが示されている。このＤＥＮＭＯＳは、ｐ
形エピタキシャル基板１１０内に配置されたｐタンク１
１２内に構成されている。ドレイン１１６は、ｎ井戸１
１４内に形成されている。ソース１１８は、ｐタンク１
１２内に直接形成されている。ゲート１２０は、部分的
に該ｐタンク上に且つ部分的に、ドレイン１１６とソー
ス１１８との間に配置されたフィールド酸化膜領域１２
２上に配置されている。５００Åのゲート酸化膜１２４
は、ゲート１２０とｐタンク１１２との間に配置されて
いる。（ソース１１８の端縁とｎ井戸１１４の端縁との
間の）典型的なチャネル長は５μｍ程度である。これ
は、固有のバイポーラデバイスがＥＳＤ現象中にターン
オンするためには長すぎる。代わりに、ＥＳＤ中におい
ては、ドレインにおけるｎタンクが完全に空乏化され、
前記デバイスは垂直ダイオードとして動作し、基板を通
る電流を消費する。しかし、これはＥＳＤ現象が消散さ
れる前にゲート下の薄酸化膜に高電界を作り、それはし
ばしば前記デバイスを損傷しうる。従って、改善された
ＥＳＤ保護性能を有する高電圧トランジスタが必要とさ
れる。
【０００５】
【発明が解決しようとする課題】本発明は、改善された
ＥＳＤ保護性能を有する高電圧トランジスタを提供する
ことを目的とする。
ＥＳＤ保護性能を有する高電圧トランジスタを提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】前記トランジスタは、固
有の横形ｎｐｎトランジスタが前記トランジスタを損傷
することなくＥＳＤ現象を消散しうるよう、ＥＳＤ現象
中において該固有の横形ｎｐｎトランジスタをターンオ
ンするために最大基板電流を供給するように最適化され
る。これは、ＥＳＤ現象下において最大基板電流を実現
するようにゲート結合を制御するために、ドレイン拡大
領域とゲートとの重なりを最適化することにより行われ
る。
有の横形ｎｐｎトランジスタが前記トランジスタを損傷
することなくＥＳＤ現象を消散しうるよう、ＥＳＤ現象
中において該固有の横形ｎｐｎトランジスタをターンオ
ンするために最大基板電流を供給するように最適化され
る。これは、ＥＳＤ現象下において最大基板電流を実現
するようにゲート結合を制御するために、ドレイン拡大
領域とゲートとの重なりを最適化することにより行われ
る。
【０００７】本発明の利点は、改善されたＥＳＤ保護性
能を有する高電圧トランジスタを提供していることであ
る。本発明のさらなる利点は、ＥＳＤ条件下において基
板電流を最大化して固有の横形ｎｐｎを効率的にターン
オンする、高電圧トランジスタのレイアウトを提供して
いることである。これらの、および他の、利点は、当業
者にとっては、図面と共に本明細書を参照することによ
り明らかとなろう。図面において、異なる図の同じ番号
および記号は、特に指示がなければ同じ部品に関する。
能を有する高電圧トランジスタを提供していることであ
る。本発明のさらなる利点は、ＥＳＤ条件下において基
板電流を最大化して固有の横形ｎｐｎを効率的にターン
オンする、高電圧トランジスタのレイアウトを提供して
いることである。これらの、および他の、利点は、当業
者にとっては、図面と共に本明細書を参照することによ
り明らかとなろう。図面において、異なる図の同じ番号
および記号は、特に指示がなければ同じ部品に関する。
【０００８】
【発明の実施の形態】本発明を、高電圧ＤＥＮＭＯＳト
ランジスタに関して説明する。本発明によるこの高電圧
トランジスタは、自動車産業において用いられるスマー
トパワーチップのような高電圧デバイス（例えば、３０
Ｖを超える動作電圧を有するもの）上の入力および電力
ピンのＥＳＤ保護のために用いられうる。本発明はま
た、その固有のｎｐｎのターンオンにおいて伝統的に困
難を有する他のＭＯＳトランジスタ（すなわち、長いチ
ャネル長を有するＭＯＳトランジスタ）に対しても適用
可能である。
ランジスタに関して説明する。本発明によるこの高電圧
トランジスタは、自動車産業において用いられるスマー
トパワーチップのような高電圧デバイス（例えば、３０
Ｖを超える動作電圧を有するもの）上の入力および電力
ピンのＥＳＤ保護のために用いられうる。本発明はま
た、その固有のｎｐｎのターンオンにおいて伝統的に困
難を有する他のＭＯＳトランジスタ（すなわち、長いチ
ャネル長を有するＭＯＳトランジスタ）に対しても適用
可能である。
【０００９】図２ａには、本発明の実施例による高電圧
ＤＥＮＭＯＳトランジスタ１０が示されており、図３に
は、ＤＥＮＭＯＳトランジスタ１０の等価回路が示され
ている。ＤＥＮＭＯＳ１０は、ｐ形基板１２内の高電圧
ｐタンク領域１４内に配置されている。ＤＥＮＭＯＳ１
０は、ｐタンク領域１４内に配置された２つのｎ形井戸
領域１６および１８を含む。第１ｎ形井戸領域１６は、
ドレイン拡大領域として公知である。ドレイン領域２０
は、ドレイン拡大領域１６内に配置されている。ソース
領域２２は、部分的に第２ｎ形井戸領域１８内に且つ部
分的に直接ｐタンク領域１４内に配置されている。これ
は、ドレイン領域２０からソース領域への低抵抗経路を
保持する。ドレイン領域２０およびソース領域２２は、
井戸領域１６および１８と同じ導電形のものであり、井
戸領域１６および１８よりも高いドーパント濃度を有す
る。フィールド酸化膜領域２４もまた、ドレイン拡大領
域１６内に形成されている。ドレイン拡大領域１６は、
ゲート酸化膜２６およびゲート電極２８の下のフィール
ド酸化膜領域２４の端縁を通り越して広がっている。拡
大ドレイン領域１６が薄いゲート酸化膜２６の所でゲー
ト電極２８と重なる間隔Ａは、ゲートとドレインとの間
のゲート結合の量を決定し、またトランジスタ１０のブ
レークダウンを決定する。ソース領域は接地され、ゲー
ト電極２８は抵抗３０を経て接地されている。この実施
例においては、抵抗３０は第２ｎ井戸１８内において、
ゲート電極２８に接続された拡散領域３２と、拡散ソー
ス領域２２と、の間に配置されている。
ＤＥＮＭＯＳトランジスタ１０が示されており、図３に
は、ＤＥＮＭＯＳトランジスタ１０の等価回路が示され
ている。ＤＥＮＭＯＳ１０は、ｐ形基板１２内の高電圧
ｐタンク領域１４内に配置されている。ＤＥＮＭＯＳ１
０は、ｐタンク領域１４内に配置された２つのｎ形井戸
領域１６および１８を含む。第１ｎ形井戸領域１６は、
ドレイン拡大領域として公知である。ドレイン領域２０
は、ドレイン拡大領域１６内に配置されている。ソース
領域２２は、部分的に第２ｎ形井戸領域１８内に且つ部
分的に直接ｐタンク領域１４内に配置されている。これ
は、ドレイン領域２０からソース領域への低抵抗経路を
保持する。ドレイン領域２０およびソース領域２２は、
井戸領域１６および１８と同じ導電形のものであり、井
戸領域１６および１８よりも高いドーパント濃度を有す
る。フィールド酸化膜領域２４もまた、ドレイン拡大領
域１６内に形成されている。ドレイン拡大領域１６は、
ゲート酸化膜２６およびゲート電極２８の下のフィール
ド酸化膜領域２４の端縁を通り越して広がっている。拡
大ドレイン領域１６が薄いゲート酸化膜２６の所でゲー
ト電極２８と重なる間隔Ａは、ゲートとドレインとの間
のゲート結合の量を決定し、またトランジスタ１０のブ
レークダウンを決定する。ソース領域は接地され、ゲー
ト電極２８は抵抗３０を経て接地されている。この実施
例においては、抵抗３０は第２ｎ井戸１８内において、
ゲート電極２８に接続された拡散領域３２と、拡散ソー
ス領域２２と、の間に配置されている。
【００１０】ＤＥＮＭＯＳ１０は、固有のｎｐｎバイポ
ーラトランジスタを含む。ドレイン領域２０はコレクタ
として働き、基板１２／ｐタンク１４はベースとして働
き、ソース領域２２はエミッタとして働く。従来技術の
ＤＥＮＭＯＳ構造においては、この固有のｎｐｎは、Ｅ
ＳＤ現象を効率的に消散させるためにターンオンするこ
とが困難である。しかし、ＤＥＮＭＯＳ１０は、ＥＳＤ
現象中に固有のｎｐｎを効率的にターンオンするように
最適化される。第１に、ソース領域２２が、部分的にｐ
タンク１４内に配置される。これは、コレクタ（ドレイ
ン領域２０）とエミッタ（ソース領域２２）との間の抵
抗を減少させる。第２に、ドレインとゲートとの間のゲ
ート結合効果が、ＥＳＤ現象下における基板電流を最大
化するために用いられる。ゲート結合効果は、距離Ａ
（すなわち、薄い酸化膜領域におけるドレイン拡大領域
とゲート電極との重なり）により決定され、この重なり
は、基板電流を最大化するように最適化される。基板電
流の最大化は基板電位を増大させ、それはひいては、Ｅ
ＳＤ現象中における固有の横形ｎｐｎの効率的なターン
オンを可能ならしめる。基板は、固有の横形ｎｐｎのベ
ースとして働くので、基板の電位の増大はベースの電位
を増大させ、それは横形ｎｐｎが、より容易にターンオ
ンすることを可能ならしめる。従って、ＥＳＤ現象は、
前記トランジスタを損傷することなく横形ｎｐｎを経て
消散される。これは、横形ｎｐｎが、表面において、ま
たはドレイン／基板接合を経てではなく、ＤＥＮＭＯＳ
１０のバルク領域を経て、ＥＳＤ現象を消散させる事実
による。表面においての、また基板を経てのＥＳＤ現象
の消散の双方は（これらのいずれも本発明においては起
こらない）、薄い酸化膜がゲート電極をチャネル領域か
ら分離する表面に高電圧電界を作る。これは、前記トラ
ンジスタに損傷を生ぜしめ、従来技術の高電圧トランジ
スタにおけるＥＳＤ保護レベルを低下させる。本発明に
よるＤＥＮＭＯＳ１０は、固有のｎｐｎトランジスタを
経てＥＳＤ現象を消散させるので、ＥＳＤ保護は改善さ
れる。
ーラトランジスタを含む。ドレイン領域２０はコレクタ
として働き、基板１２／ｐタンク１４はベースとして働
き、ソース領域２２はエミッタとして働く。従来技術の
ＤＥＮＭＯＳ構造においては、この固有のｎｐｎは、Ｅ
ＳＤ現象を効率的に消散させるためにターンオンするこ
とが困難である。しかし、ＤＥＮＭＯＳ１０は、ＥＳＤ
現象中に固有のｎｐｎを効率的にターンオンするように
最適化される。第１に、ソース領域２２が、部分的にｐ
タンク１４内に配置される。これは、コレクタ（ドレイ
ン領域２０）とエミッタ（ソース領域２２）との間の抵
抗を減少させる。第２に、ドレインとゲートとの間のゲ
ート結合効果が、ＥＳＤ現象下における基板電流を最大
化するために用いられる。ゲート結合効果は、距離Ａ
（すなわち、薄い酸化膜領域におけるドレイン拡大領域
とゲート電極との重なり）により決定され、この重なり
は、基板電流を最大化するように最適化される。基板電
流の最大化は基板電位を増大させ、それはひいては、Ｅ
ＳＤ現象中における固有の横形ｎｐｎの効率的なターン
オンを可能ならしめる。基板は、固有の横形ｎｐｎのベ
ースとして働くので、基板の電位の増大はベースの電位
を増大させ、それは横形ｎｐｎが、より容易にターンオ
ンすることを可能ならしめる。従って、ＥＳＤ現象は、
前記トランジスタを損傷することなく横形ｎｐｎを経て
消散される。これは、横形ｎｐｎが、表面において、ま
たはドレイン／基板接合を経てではなく、ＤＥＮＭＯＳ
１０のバルク領域を経て、ＥＳＤ現象を消散させる事実
による。表面においての、また基板を経てのＥＳＤ現象
の消散の双方は（これらのいずれも本発明においては起
こらない）、薄い酸化膜がゲート電極をチャネル領域か
ら分離する表面に高電圧電界を作る。これは、前記トラ
ンジスタに損傷を生ぜしめ、従来技術の高電圧トランジ
スタにおけるＥＳＤ保護レベルを低下させる。本発明に
よるＤＥＮＭＯＳ１０は、固有のｎｐｎトランジスタを
経てＥＳＤ現象を消散させるので、ＥＳＤ保護は改善さ
れる。
【００１１】基板に接触するように、従来技術のＤＥＮ
ＭＯＳ構造のソース側に伝統的に配置されていたｐ+ 拡
散領域は、好ましくは省略されることに注意すべきであ
る。これは２つの利点を有する。第１に、井戸領域１８
内に抵抗３０を集積することにより、より圧縮されたレ
イアウトが実現されうる。抵抗３０は、ｐ+ 接触領域が
用いられる場合に可能であるよりも、ソース領域２２に
より近く、より圧縮されて配置されうる。第２に、ｐ+
接触領域を除去することにより、より多くの基板電流が
底部基板接続へ行くことが可能となる。これは、ＥＳＤ
現象中において基板の電位を増大させ、固有のｎｐｎ
を、より効率的にターンオンさせる。もしｐ+ 接触領域
が用いられたとすれば、いくらかの電流はｐ+ 接触領域
を経て消費されるので、基板の電位を上昇させて固有の
ｎｐｎをターンオンすることを困難にする。ｐ+ 接触領
域が省略されることは好ましいが、ｐ+ 接触領域の省略
は、本発明の実施のために必要ではない。図２ｂは、ソ
ースのｐ+ 接触領域４０を示した本発明の実施例の断面
図である。この場合には、抵抗３０はソースから遠くに
配置される。
ＭＯＳ構造のソース側に伝統的に配置されていたｐ+ 拡
散領域は、好ましくは省略されることに注意すべきであ
る。これは２つの利点を有する。第１に、井戸領域１８
内に抵抗３０を集積することにより、より圧縮されたレ
イアウトが実現されうる。抵抗３０は、ｐ+ 接触領域が
用いられる場合に可能であるよりも、ソース領域２２に
より近く、より圧縮されて配置されうる。第２に、ｐ+
接触領域を除去することにより、より多くの基板電流が
底部基板接続へ行くことが可能となる。これは、ＥＳＤ
現象中において基板の電位を増大させ、固有のｎｐｎ
を、より効率的にターンオンさせる。もしｐ+ 接触領域
が用いられたとすれば、いくらかの電流はｐ+ 接触領域
を経て消費されるので、基板の電位を上昇させて固有の
ｎｐｎをターンオンすることを困難にする。ｐ+ 接触領
域が省略されることは好ましいが、ｐ+ 接触領域の省略
は、本発明の実施のために必要ではない。図２ｂは、ソ
ースのｐ+ 接触領域４０を示した本発明の実施例の断面
図である。この場合には、抵抗３０はソースから遠くに
配置される。
【００１２】ここで、重なりの距離Ａを最適化する方法
を論ずる。与えられた実際的なチャネル長（すなわち、
ドレイン拡大領域１６とソース領域２２との間の距離）
に対し、基板電流はゲートバイアスの関数として測定さ
れる。これは、実際のデバイスをテストすることにより
行われる。図４は、代表的なデバイスに対する、さまざ
まなドレイン電圧における、基板電流対ゲートバイアス
のグラフを示す。期待されるドレイン電圧において、最
大基板電流を与えるゲートバイアスが選択される。５μ
ｍ程度のデバイス長と、３０−４０ボルトの範囲内のド
レイン動作電圧と、を有するトランジスタにおいて、最
大基板電流を与えるゲートバイアスは、８−１０ボルト
の範囲内にありうる。範囲を与えたが、適切なゲートバ
イアスは、特定のトランジスタの設計に基づいて選択さ
れるべきこと、また８−１０ボルトの範囲内のことごと
くの電圧が最大基板電流に対応するものではないこと、
に注意すべきである。
を論ずる。与えられた実際的なチャネル長（すなわち、
ドレイン拡大領域１６とソース領域２２との間の距離）
に対し、基板電流はゲートバイアスの関数として測定さ
れる。これは、実際のデバイスをテストすることにより
行われる。図４は、代表的なデバイスに対する、さまざ
まなドレイン電圧における、基板電流対ゲートバイアス
のグラフを示す。期待されるドレイン電圧において、最
大基板電流を与えるゲートバイアスが選択される。５μ
ｍ程度のデバイス長と、３０−４０ボルトの範囲内のド
レイン動作電圧と、を有するトランジスタにおいて、最
大基板電流を与えるゲートバイアスは、８−１０ボルト
の範囲内にありうる。範囲を与えたが、適切なゲートバ
イアスは、特定のトランジスタの設計に基づいて選択さ
れるべきこと、また８−１０ボルトの範囲内のことごと
くの電圧が最大基板電流に対応するものではないこと、
に注意すべきである。
【００１３】次に、さまざまな重なりの間隔においてド
レイン電圧（代表的には０−４０ボルト）にランプを与
えるために、スパイス（ＳＰＩＣＥ）シミュレーション
が行われる。これは、前に決定された最大基板電流に対
応するゲートバイアスを実現するのに、ゲート結合を最
適化するために行われる。重なりの間隔Ａは、代表的に
は１−２μｍの範囲内にありうる。しかし、最適な重な
りの間隔Ａは、与えられたトランジスタの仕様に対して
特定のものであって、これらの仕様に依存し、上述の範
囲の部分集合のみが与えられたトランジスタに対して適
切となる。
レイン電圧（代表的には０−４０ボルト）にランプを与
えるために、スパイス（ＳＰＩＣＥ）シミュレーション
が行われる。これは、前に決定された最大基板電流に対
応するゲートバイアスを実現するのに、ゲート結合を最
適化するために行われる。重なりの間隔Ａは、代表的に
は１−２μｍの範囲内にありうる。しかし、最適な重な
りの間隔Ａは、与えられたトランジスタの仕様に対して
特定のものであって、これらの仕様に依存し、上述の範
囲の部分集合のみが与えられたトランジスタに対して適
切となる。
【００１４】抵抗３０の値は、０ボルトまで放電復帰す
るゲートの時定数が、横形ｎｐｎがターンオンするのを
可能にするのに十分なほどに長いが、回路動作を妨害す
るほどは長くないように設計される。例えば、これは、
１０から１００ｎｓｅｃまでの範囲内にありうる。抵抗
３０の代表的な値は、１０−２０ｋΩの範囲内にあるこ
とが期待される。
るゲートの時定数が、横形ｎｐｎがターンオンするのを
可能にするのに十分なほどに長いが、回路動作を妨害す
るほどは長くないように設計される。例えば、これは、
１０から１００ｎｓｅｃまでの範囲内にありうる。抵抗
３０の代表的な値は、１０−２０ｋΩの範囲内にあるこ
とが期待される。
【００１５】最後に、ＥＳＤ現象下における基板電位
が、最大基板電流と、ｐタンク領域１４のドーピングレ
ベルとを用いて計算される。理想的には、これは、横形
ｎｐｎのターンオンを保証するために、０．５Ｖまたは
それ以上でありうる。もし必要ならば、ｐタンク領域１
４のドーピングレベルは、抵抗を増大させ、基板電位を
適切なものとするために調節されうる。ドーパントの濃
度は、ｐタンク領域１４に対しては５Ｅ１５ないし１Ｅ
１６／ｃｍ3 程度が好ましい。ある場合には、ｐタンク
領域１４のドーピングレベルを調節しさえすれば、固有
の横形ｎｐｎの効率的なターンオンを行いうる。
が、最大基板電流と、ｐタンク領域１４のドーピングレ
ベルとを用いて計算される。理想的には、これは、横形
ｎｐｎのターンオンを保証するために、０．５Ｖまたは
それ以上でありうる。もし必要ならば、ｐタンク領域１
４のドーピングレベルは、抵抗を増大させ、基板電位を
適切なものとするために調節されうる。ドーパントの濃
度は、ｐタンク領域１４に対しては５Ｅ１５ないし１Ｅ
１６／ｃｍ3 程度が好ましい。ある場合には、ｐタンク
領域１４のドーピングレベルを調節しさえすれば、固有
の横形ｎｐｎの効率的なターンオンを行いうる。
【００１６】ＥＳＤ現象中においては、ドレイン２０の
電圧は増大する。（重なりＡにより決定される）ドレイ
ンとゲートとの間のゲート結合により、ドレインと基板
との間の基板電流が発生せしめられる。これは、ひいて
は基板電位を上昇させる。ゲート結合は、最大基板電流
を生じるように選択されるので、基板電位は横形ｎｐｎ
をターンオンするよう十分に増大する。基板電位が０．
３ないし０．５Ｖに達すると、基板とソース領域２２と
の間のｐｎ接合はターンオンを開始する。これは前記ｎ
ｐｎのベース−エミッタ接合であり、このようにして順
方向にバイアスされるので、このｎｐｎは、ＥＳＤ現象
を消散し始める。そのうちにゲート結合電圧は、抵抗３
０を経て接地へ消散される。抵抗３０は、ゲート結合電
圧の放電に対する時定数を決定し、横形ｎｐｎがターン
オンする前に放電が起こらないように保証する。ゲート
電極の放電に対する時定数は、それが横形ｎｐｎをター
ンオンするのに十分な時間であり、かつ回路動作を妨害
するほど長くない限り、きわどい影響はもたない。この
時定数は、１０ないし１００ｎｓｅｃの範囲内にありう
る。
電圧は増大する。（重なりＡにより決定される）ドレイ
ンとゲートとの間のゲート結合により、ドレインと基板
との間の基板電流が発生せしめられる。これは、ひいて
は基板電位を上昇させる。ゲート結合は、最大基板電流
を生じるように選択されるので、基板電位は横形ｎｐｎ
をターンオンするよう十分に増大する。基板電位が０．
３ないし０．５Ｖに達すると、基板とソース領域２２と
の間のｐｎ接合はターンオンを開始する。これは前記ｎ
ｐｎのベース−エミッタ接合であり、このようにして順
方向にバイアスされるので、このｎｐｎは、ＥＳＤ現象
を消散し始める。そのうちにゲート結合電圧は、抵抗３
０を経て接地へ消散される。抵抗３０は、ゲート結合電
圧の放電に対する時定数を決定し、横形ｎｐｎがターン
オンする前に放電が起こらないように保証する。ゲート
電極の放電に対する時定数は、それが横形ｎｐｎをター
ンオンするのに十分な時間であり、かつ回路動作を妨害
するほど長くない限り、きわどい影響はもたない。この
時定数は、１０ないし１００ｎｓｅｃの範囲内にありう
る。
【００１７】ここで、本発明によるＤＥＮＭＯＳにおけ
る代表的な値を論ずる。チャネル長は、５μｍ程度であ
る。ドレイン拡大領域の幅は、５μｍ程度である。抵抗
３０は、１５ｋΩ程度である。重なりの間隔Ａは、２μ
ｍ程度である。ソースの下の平均ホウ素濃度は、３０Ｋ
Ω−μｍのρに対応して、５Ｅ１５／ｃｍ3 である。図
５には、ドレインにおける４５ＶのＥＳＤトランジエン
トと、６００／５μｍデバイスにおける１５ｎｓの立上
り時間と、に対するシミュレーションの結果が示されて
いる。ゲートは約９ボルトに結合し、これは５０ｎｓよ
り大きい時定数を有する放電以前の最大基板電流に対応
している。ピークドレイン電流は、約１００ｍＡであ
る。これは、基板電位を約０．６Ｖまで増大させる。高
いｎｐｎのβと、軽度にドープされたｐタンクとを組合
わせると、これは横形ｎｐｎの効果的なターンオンを可
能にし、電力ＩＣのＩ／Ｏへの応用において優れたＥＳ
Ｄ保護を与える。
る代表的な値を論ずる。チャネル長は、５μｍ程度であ
る。ドレイン拡大領域の幅は、５μｍ程度である。抵抗
３０は、１５ｋΩ程度である。重なりの間隔Ａは、２μ
ｍ程度である。ソースの下の平均ホウ素濃度は、３０Ｋ
Ω−μｍのρに対応して、５Ｅ１５／ｃｍ3 である。図
５には、ドレインにおける４５ＶのＥＳＤトランジエン
トと、６００／５μｍデバイスにおける１５ｎｓの立上
り時間と、に対するシミュレーションの結果が示されて
いる。ゲートは約９ボルトに結合し、これは５０ｎｓよ
り大きい時定数を有する放電以前の最大基板電流に対応
している。ピークドレイン電流は、約１００ｍＡであ
る。これは、基板電位を約０．６Ｖまで増大させる。高
いｎｐｎのβと、軽度にドープされたｐタンクとを組合
わせると、これは横形ｎｐｎの効果的なターンオンを可
能にし、電力ＩＣのＩ／Ｏへの応用において優れたＥＳ
Ｄ保護を与える。
【００１８】以上においては、本発明を説明用の実施例
に関して説明してきたが、この説明は限定的な意味のも
のと解釈されるべきではない。説明用の実施例のさまざ
まな改変および組合せ、および本発明の他の実施例は、
この説明を参照する時、当業者にとって明らかであろ
う。従って、添付の特許請求の範囲は、いかなるそのよ
うな改変または実施例をも含むように意図されている。
に関して説明してきたが、この説明は限定的な意味のも
のと解釈されるべきではない。説明用の実施例のさまざ
まな改変および組合せ、および本発明の他の実施例は、
この説明を参照する時、当業者にとって明らかであろ
う。従って、添付の特許請求の範囲は、いかなるそのよ
うな改変または実施例をも含むように意図されている。
【００１９】以上の説明に関して更に以下の項を開示す
る。 （１）ＭＯＳトランジスタの設計を最適化する方法であ
って、ＥＳＤ条件下において基板電流を最大化するため
に、前記ＭＯＳトランジスタのゲートとドレインとの間
のゲート結合を最適化するステップ、を含む、前記方
法。 （２）前記ＭＯＳトランジスタがＤＥＮＭＯＳトランジ
スタである、第１項記載の方法。
る。 （１）ＭＯＳトランジスタの設計を最適化する方法であ
って、ＥＳＤ条件下において基板電流を最大化するため
に、前記ＭＯＳトランジスタのゲートとドレインとの間
のゲート結合を最適化するステップ、を含む、前記方
法。 （２）前記ＭＯＳトランジスタがＤＥＮＭＯＳトランジ
スタである、第１項記載の方法。
【００２０】（３）前記ゲート結合を最適化するステッ
プが、前記トランジスタの設計を用い、基板電流をゲー
トバイアスの関数として決定するステップと、最大基板
電流に対応する最適ゲートバイアスを選択するステップ
と、前記ＤＥＮＭＯＳトランジスタのゲート電極とドレ
イン拡大領域とのさまざまな重なりの間隔に対するアバ
ランシェ電圧の複数のドレインランプをシミュレートす
ることにより、それぞれの重なりの間隔に対するゲート
結合レベルを決定するステップと、前記最適ゲートバイ
アスに対応する最適の重なりの間隔を選択するステップ
と、を含む、第２項記載の方法。
プが、前記トランジスタの設計を用い、基板電流をゲー
トバイアスの関数として決定するステップと、最大基板
電流に対応する最適ゲートバイアスを選択するステップ
と、前記ＤＥＮＭＯＳトランジスタのゲート電極とドレ
イン拡大領域とのさまざまな重なりの間隔に対するアバ
ランシェ電圧の複数のドレインランプをシミュレートす
ることにより、それぞれの重なりの間隔に対するゲート
結合レベルを決定するステップと、前記最適ゲートバイ
アスに対応する最適の重なりの間隔を選択するステップ
と、を含む、第２項記載の方法。
【００２１】（４）前記最適の重なりの間隔が２μｍ程
度である、第３項記載の方法。 （５）ソース領域を、部分的に前記ＭＯＳトランジスタ
の井戸領域内に、また部分的にタンク領域内に配置する
ことにより、ドレイン領域と前記ソース領域との間の抵
抗を減少せしめるステップをさらに含む、第１項記載の
方法。
度である、第３項記載の方法。 （５）ソース領域を、部分的に前記ＭＯＳトランジスタ
の井戸領域内に、また部分的にタンク領域内に配置する
ことにより、ドレイン領域と前記ソース領域との間の抵
抗を減少せしめるステップをさらに含む、第１項記載の
方法。
【００２２】（６）ＥＳＤ条件下における基板電位を計
算するステップと、前記ＭＯＳトランジスタのタンク領
域のドーピングレベルを調節して０．５Ｖまたはそれ以
上の基板電位を実現することにより、前記ＭＯＳトラン
ジスタの固有の横形ｎｐｎを経てのＥＳＤ現象の消散を
保証するステップと、をさらに含む、第１項記載の方
法。
算するステップと、前記ＭＯＳトランジスタのタンク領
域のドーピングレベルを調節して０．５Ｖまたはそれ以
上の基板電位を実現することにより、前記ＭＯＳトラン
ジスタの固有の横形ｎｐｎを経てのＥＳＤ現象の消散を
保証するステップと、をさらに含む、第１項記載の方
法。
【００２３】（７）前記ＭＯＳトランジスタのゲート電
極と、前記ＭＯＳトランジスタのソース領域と、の間に
抵抗を配置するステップをさらに含む、第１項記載の方
法。 （８）前記抵抗が、１０−１００ｎｓｅｃの前記ゲート
電極の時定数を作る、第７項記載の方法。 （９）前記抵抗が１０−２０ＫΩの範囲内にある、第７
項記載の方法。
極と、前記ＭＯＳトランジスタのソース領域と、の間に
抵抗を配置するステップをさらに含む、第１項記載の方
法。 （８）前記抵抗が、１０−１００ｎｓｅｃの前記ゲート
電極の時定数を作る、第７項記載の方法。 （９）前記抵抗が１０−２０ＫΩの範囲内にある、第７
項記載の方法。
【００２４】（１０）ＥＳＤ保護を行うＤＥＮＭＯＳト
ランジスタを形成する方法であって、与えられたトラン
ジスタパラメータの組を用いて基板電流をゲートバイア
スの関数として決定するステップと、最大基板電流に対
応する最適ゲートバイアスを選択するステップと、ゲー
ト電極とドレイン拡大領域とのさまざまな重なりの間隔
に対する、アバランシェ電圧の複数のドレインランプを
シミュレートすることにより、それぞれの重なりの間隔
に対するゲート結合レベルを決定するステップと、前記
最適ゲートバイアスに対応する最適の重なりの間隔を選
択するステップと、該最適の重なりの間隔および前記与
えられたトランジスタパラメータの組を有する、最適化
されたＤＥＮＭＯＳトランジスタを形成するステップ
と、を含む、前記方法。
ランジスタを形成する方法であって、与えられたトラン
ジスタパラメータの組を用いて基板電流をゲートバイア
スの関数として決定するステップと、最大基板電流に対
応する最適ゲートバイアスを選択するステップと、ゲー
ト電極とドレイン拡大領域とのさまざまな重なりの間隔
に対する、アバランシェ電圧の複数のドレインランプを
シミュレートすることにより、それぞれの重なりの間隔
に対するゲート結合レベルを決定するステップと、前記
最適ゲートバイアスに対応する最適の重なりの間隔を選
択するステップと、該最適の重なりの間隔および前記与
えられたトランジスタパラメータの組を有する、最適化
されたＤＥＮＭＯＳトランジスタを形成するステップ
と、を含む、前記方法。
【００２５】（１１）前記最適化されたＤＥＮＭＯＳト
ランジスタを形成する前記ステップが、基板内に３０Ｋ
Ω−μｍ程度の抵抗率を有するタンク領域を形成するス
テップと、前記タンク領域内にドレイン拡大領域および
別個の井戸領域を形成するステップと、前記ドレイン拡
大領域内にドレイン領域を、また部分的に前記井戸領域
内に且つ部分的に前記タンク領域内にソース領域を、形
成するステップであって、該ソース領域および前記ドレ
イン拡大領域が与えられたチャネル長により分離されて
いる、該形成するステップと、ゲート酸化膜上および部
分的にフィールド酸化膜領域上にゲート電極を形成する
ステップであって、前記ゲート酸化膜上に配置された前
記ゲート電極の部分が、前記最適の重なりの間隔だけ前
記ドレイン拡大領域の部分と重なる、前記ゲート電極を
形成するステップと、を含む、第１０項記載の方法。
ランジスタを形成する前記ステップが、基板内に３０Ｋ
Ω−μｍ程度の抵抗率を有するタンク領域を形成するス
テップと、前記タンク領域内にドレイン拡大領域および
別個の井戸領域を形成するステップと、前記ドレイン拡
大領域内にドレイン領域を、また部分的に前記井戸領域
内に且つ部分的に前記タンク領域内にソース領域を、形
成するステップであって、該ソース領域および前記ドレ
イン拡大領域が与えられたチャネル長により分離されて
いる、該形成するステップと、ゲート酸化膜上および部
分的にフィールド酸化膜領域上にゲート電極を形成する
ステップであって、前記ゲート酸化膜上に配置された前
記ゲート電極の部分が、前記最適の重なりの間隔だけ前
記ドレイン拡大領域の部分と重なる、前記ゲート電極を
形成するステップと、を含む、第１０項記載の方法。
【００２６】（１２）前記井戸領域内に抵抗を形成し、
かつ該抵抗を前記ゲート電極と前記ソース領域との間に
接続するステップをさらに含む、第１１項記載の方法。 （１３）前記抵抗が１０−２０ＫΩの範囲内にある、第
１２項記載の方法。 （１４）前記抵抗が前記ゲート電極に１０−１００ｎｓ
ｅｃの範囲内の時定数を作る、第１２項記載の方法。 （１５）前記最適の重なりの間隔が２μｍ程度である、
第１０項記載の方法。
かつ該抵抗を前記ゲート電極と前記ソース領域との間に
接続するステップをさらに含む、第１１項記載の方法。 （１３）前記抵抗が１０−２０ＫΩの範囲内にある、第
１２項記載の方法。 （１４）前記抵抗が前記ゲート電極に１０−１００ｎｓ
ｅｃの範囲内の時定数を作る、第１２項記載の方法。 （１５）前記最適の重なりの間隔が２μｍ程度である、
第１０項記載の方法。
【００２７】（１６）基板内に配置されたＥＳＤ保護を
行うＤＥＮＭＯＳトランジスタであって、前記基板内に
配置されたｐ形タンク領域と、該ｐ形タンク領域内に配
置されたドレイン拡大領域と、該ドレイン拡大領域内に
配置されたドレイン領域と、前記ｐ形タンク領域内に配
置されたｎ井戸領域と、部分的に該ｎ井戸領域内に、か
つ部分的に前記ｐ形タンク領域内に配置されたソース領
域と、前記ドレイン拡大領域の一部上に配置されたフィ
ールド酸化膜領域と、該フィールド酸化膜領域に隣接し
て配置され、該フィールド酸化膜領域から前記ソース領
域まで広がるゲート酸化膜と、該ゲート酸化膜および前
記フィールド酸化膜領域の一部の上に広がるゲート電極
であって、前記ドレイン拡大領域が、前記ゲート酸化膜
の上に広がる前記ゲート電極の部分に、ＥＳＤ条件下に
おける最大基板電流に対応する距離まで重なる、前記ゲ
ート電極と、を含む、前記ＤＥＮＭＯＳトランジスタ。
行うＤＥＮＭＯＳトランジスタであって、前記基板内に
配置されたｐ形タンク領域と、該ｐ形タンク領域内に配
置されたドレイン拡大領域と、該ドレイン拡大領域内に
配置されたドレイン領域と、前記ｐ形タンク領域内に配
置されたｎ井戸領域と、部分的に該ｎ井戸領域内に、か
つ部分的に前記ｐ形タンク領域内に配置されたソース領
域と、前記ドレイン拡大領域の一部上に配置されたフィ
ールド酸化膜領域と、該フィールド酸化膜領域に隣接し
て配置され、該フィールド酸化膜領域から前記ソース領
域まで広がるゲート酸化膜と、該ゲート酸化膜および前
記フィールド酸化膜領域の一部の上に広がるゲート電極
であって、前記ドレイン拡大領域が、前記ゲート酸化膜
の上に広がる前記ゲート電極の部分に、ＥＳＤ条件下に
おける最大基板電流に対応する距離まで重なる、前記ゲ
ート電極と、を含む、前記ＤＥＮＭＯＳトランジスタ。
【００２８】（１７）前記ｐ形タンク領域が３０ＫΩ−
μｍ程度の抵抗率を有する、第１６項記載のＤＥＮＭＯ
Ｓトランジスタ。 （１８）前記ゲート電極と前記ソース領域との間に接続
された抵抗をさらに含む、第１６項記載のＤＥＮＭＯＳ
トランジスタ。
μｍ程度の抵抗率を有する、第１６項記載のＤＥＮＭＯ
Ｓトランジスタ。 （１８）前記ゲート電極と前記ソース領域との間に接続
された抵抗をさらに含む、第１６項記載のＤＥＮＭＯＳ
トランジスタ。
【００２９】（１９）前記抵抗が前記ｎ井戸領域内に配
置されている、第１８項記載のＤＥＮＭＯＳトランジス
タ。 （２０）前記抵抗が１０−２０ＫΩの範囲内にある、第
１８項記載のＤＥＮＭＯＳトランジスタ。 （２１）前記ドレイン拡大領域と前記ゲート電極との前
記重なりが２μｍ程度である、第１８項記載のＤＥＮＭ
ＯＳトランジスタ。
置されている、第１８項記載のＤＥＮＭＯＳトランジス
タ。 （２０）前記抵抗が１０−２０ＫΩの範囲内にある、第
１８項記載のＤＥＮＭＯＳトランジスタ。 （２１）前記ドレイン拡大領域と前記ゲート電極との前
記重なりが２μｍ程度である、第１８項記載のＤＥＮＭ
ＯＳトランジスタ。
【００３０】（２２）ＭＯＳトランジスタの設計を最適
化する方法であって、ＥＳＤ条件下における基板電位を
計算するステップと、前記ＭＯＳトランジスタのタンク
領域のドーピングレベルを調節して０．５Ｖまたはそれ
以上の基板電位を実現することにより、前記ＭＯＳトラ
ンジスタの固有の横形ｎｐｎを経てのＥＳＤ現象の消散
を保証するステップと、を含む、前記方法。 （２３）前記ＭＯＳトランジスタの設計がＤＥＮＭＯＳ
トランジスタの設計である、第２２項記載の方法。
化する方法であって、ＥＳＤ条件下における基板電位を
計算するステップと、前記ＭＯＳトランジスタのタンク
領域のドーピングレベルを調節して０．５Ｖまたはそれ
以上の基板電位を実現することにより、前記ＭＯＳトラ
ンジスタの固有の横形ｎｐｎを経てのＥＳＤ現象の消散
を保証するステップと、を含む、前記方法。 （２３）前記ＭＯＳトランジスタの設計がＤＥＮＭＯＳ
トランジスタの設計である、第２２項記載の方法。
【００３１】（２４）前記トランジスタの設計を用いて
基板電流をゲートバイアスの関数として決定するステッ
プと、最大基板電流に対応する最適ゲートバイアスを選
択するステップと、前記ＤＥＮＭＯＳトランジスタのゲ
ート電極とドレイン拡大領域とのさまざまな重なりの間
隔に対するアバランシェ電圧の複数のドレインランプを
シミュレートすることにより、それぞれの重なりの間隔
に対するゲート結合レベルを決定するステップと、前記
最適ゲートバイアスに対応する最適の重なりの間隔を選
択するステップと、をさらに含む、第２３項記載の方
法。
基板電流をゲートバイアスの関数として決定するステッ
プと、最大基板電流に対応する最適ゲートバイアスを選
択するステップと、前記ＤＥＮＭＯＳトランジスタのゲ
ート電極とドレイン拡大領域とのさまざまな重なりの間
隔に対するアバランシェ電圧の複数のドレインランプを
シミュレートすることにより、それぞれの重なりの間隔
に対するゲート結合レベルを決定するステップと、前記
最適ゲートバイアスに対応する最適の重なりの間隔を選
択するステップと、をさらに含む、第２３項記載の方
法。
【００３２】（２５）前記ＭＯＳトランジスタのゲート
電極と、前記ＭＯＳトランジスタのソース領域と、の間
に抵抗を配置するステップをさらに含む、第２２項記載
の方法。 （２６）前記抵抗が、１０−１００ｎｓｅｃの前記ゲー
ト電極の時定数を作る、第２５項記載の方法。 （２７）前記抵抗が１０−２０ＫΩの範囲内にある、第
２５項記載の方法。
電極と、前記ＭＯＳトランジスタのソース領域と、の間
に抵抗を配置するステップをさらに含む、第２２項記載
の方法。 （２６）前記抵抗が、１０−１００ｎｓｅｃの前記ゲー
ト電極の時定数を作る、第２５項記載の方法。 （２７）前記抵抗が１０−２０ＫΩの範囲内にある、第
２５項記載の方法。
【００３３】（２８）改善されたＥＳＤ保護を行う高電
圧ＤＥＮＭＯＳトランジスタ１０。トランジスタ１０
は、固有の横形ｎｐｎトランジスタがトランジスタ１０
を損傷することなくＥＳＤ現象を消散しうるよう、ＥＳ
Ｄ現象中において固有の横形ｎｐｎトランジスタをター
ンオンするために最大基板電流を供給するように最適化
される。これは、最大基板電流を実現するようにゲート
結合を制御するために、ドレイン拡大領域１６とゲート
電極２８との重なりＡを最適化することにより行われ
る。
圧ＤＥＮＭＯＳトランジスタ１０。トランジスタ１０
は、固有の横形ｎｐｎトランジスタがトランジスタ１０
を損傷することなくＥＳＤ現象を消散しうるよう、ＥＳ
Ｄ現象中において固有の横形ｎｐｎトランジスタをター
ンオンするために最大基板電流を供給するように最適化
される。これは、最大基板電流を実現するようにゲート
結合を制御するために、ドレイン拡大領域１６とゲート
電極２８との重なりＡを最適化することにより行われ
る。
【図１】従来技術のＤＥＮＭＯＳトランジスタの断面
図。
図。
【図２】ａは、本発明によるＤＥＮＭＯＳの断面図であ
り、ｂは、本発明の別の実施例によるＤＥＮＭＯＳの断
面図である。
り、ｂは、本発明の別の実施例によるＤＥＮＭＯＳの断
面図である。
【図３】図２ａのＤＥＮＭＯＳに対する等価回路の概略
図。
図。
【図４】さまざまなドレイン電圧における、基板電流対
ゲートバイアスのグラフ。
ゲートバイアスのグラフ。
【図５】４５ＶのＥＳＤトランジエントに対するシミュ
レーションの結果のグラフ。
レーションの結果のグラフ。
１０ ＤＥＮＭＯＳトランジスタ １２ ｐ形基板 １４ ｐ形タンク領域 １６ ドレイン拡大領域 １８ ｎ形井戸領域 ２０ ドレイン領域 ２２ ソース領域 ２４ フィールド酸化膜領域 ２６ ゲート酸化膜 ２８ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フェルナンド デビッド カルバジャル アメリカ合衆国テキサス州マッキニー，ウ ィンドミル レーン 461
Claims (2)
- 【請求項１】 ＭＯＳトランジスタの設計を最適化する
方法であって、 ＥＳＤ（静電気放電）条件下において基板電流を最大化
するために、前記ＭＯＳトランジスタのゲートとドレイ
ンとの間のゲート結合を最適化するステップ、を含む、
前記方法。 - 【請求項２】 基板内に配置されたＥＳＤ保護のための
ＤＥＮＭＯＳトランジスタであって、 前記基板内に配置されたｐ形タンク領域と、 該ｐ形タンク領域内に配置されたドレイン拡大領域と、 該ドレイン拡大領域内に配置されたドレイン領域と、 前記ｐ形タンク領域内に配置されたｎ井戸領域と、 部分的に該ｎ井戸領域内に、かつ部分的に前記ｐ形タン
ク領域内に配置されたソース領域と、 前記ドレイン拡大領域の一部上に配置されたフィールド
酸化膜領域と、 該フィールド酸化膜領域に隣接して配置され、該フィー
ルド酸化膜領域から前記ソース領域まで広がるゲート酸
化膜と、 該ゲート酸化膜および前記フィールド酸化膜領域の一部
の上に広がるゲート電極であって、前記ドレイン拡大領
域が、前記ゲート酸化膜の上に広がる前記ゲート電極の
部分に、ＥＳＤ条件下における最大基板電流に対応する
距離まで重なる、前記ゲート電極と、を含む、前記ＤＥ
ＮＭＯＳトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US1834496P | 1996-05-17 | 1996-05-17 | |
| US018344 | 1996-05-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050935A true JPH1050935A (ja) | 1998-02-20 |
Family
ID=21787455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9127248A Pending JPH1050935A (ja) | 1996-05-17 | 1997-05-16 | Ｅｓｄ保護のためのｄｅｎｍｏｓトランジスタおよびｍｏｓトランジスタの設計を最適化する方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6071768A (ja) |
| EP (1) | EP0807977A3 (ja) |
| JP (1) | JPH1050935A (ja) |
| KR (1) | KR970077370A (ja) |
| TW (1) | TW373315B (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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