KR970077370A - Mos 트랜지스터 디자인을 최적화시키는 방법 및 esd 보호용 denmos 트랜지스터 및 그 형성 방법 - Google Patents

Mos 트랜지스터 디자인을 최적화시키는 방법 및 esd 보호용 denmos 트랜지스터 및 그 형성 방법 Download PDF

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텍사스 인스트루먼츠 인코포레이티드
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Abstract

ESD(Electro Static Discharge) 보호가 향상된 고전압 DENMOS 트랜지스터(10)가 제공된다. 트랜지스터(10)는 ESD이벤트 동안 횡면 npn트랜지스터가 트랜지스터(10)에 입히는 손상없이 ESD이벤트를 소멸시킬 수 있도록 본래의 횡면 npn트렌지스터를 턴 온 시키기 위하여 최대의 기판 전류를 공급하도록 최적화된다. 이는 최대의 기판 전류를 얻기 위한 게이트 커플링을 제어하기 위해 드레인 확장 영역(16)과 게이트 전극(28)의 오버랩(A)을 최적화시킴으로써 달성된다.

Description

MOS 트랜지스터 디자인을 최적화시키는 방법 및 ESD 보호용 DENMOS 트랜지스터 및 그 형성 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a도는 본 발명에 따른 DENMOS의 단면도, 제2b도는 본 발명의 대안적인 실시예에 따른 DENMOS의 단면도.

Claims (27)

  1. MOS트랜지스터 디자인을 최적화 시키는 방법에 있어서, ESD(Electro Statics Discharge)조건하에서 최대 기판 전류를 위해 상기 MOS트랜지스터의 게이트와 드레인 사이의 게이트 커플링을 최적화시키는 단계를 포함하는 MOS트랜지스터 디자인을 최적화시키는 방법.
  2. 제1항에 있어서, 상기 MOS트랜지스터는 DENMOS트랜지스터인 MOS트랜지스터 디자인을 최적화시키는 방법.
  3. 제2항에 있어서, 상기 게이트 커플링을 최적화시키는 단계는 상기 트랜지스터 디자인을 사용하여 게이트 바이어스의 함수로서 기판 전류를 결정하는 단계; 최대 기판 전류에 대응하는 최적의 게이트 바이어스를 선택하는 단계; 상기 DENMOS의 게이트 전극과 드레인 확장 영역의 다양한 오버랩 공간에 대한 복수의 드레인 램프의 애벌런치 전압을 시뮬레이팅하여 각 오버랩 공간에 대한 게이트 커플링 레벨을 결정하는 단계; 최적의 게이트 바이어스에 대응하는 최적의 오버랩 공간을 선택하는 단계를 포함하는 MOS트랜지스터 디자인을 최적화시키는 방법.
  4. 제3항에 있어서, 상기 최적의 오버랩 공간은 대략 2㎛인 MOS 트랜지스터 디자인을 최적화시키는 방법.
  5. 제1항에 있어서, 상기 MOS 트랜지스터의 소스 영역을 웰 영역에 일부 위치시키고 탱크 영역에 일부 위치시켜 드레인 영역과 소스 영역 사이의 저항을 감소시키는 단계를 더 포함하는 MOS트랜지스터 디자인을 최적화시키는 방법.
  6. 제1항에 있어서, ESD조건하에서 기판 전위를 계산하는 단계; 상기 MOS트랜지스터의 본래의 npn트랜지스터를 통하여 ESD이벤트의 소멸을 보장하기 위한 0.5V 또는 그 이상의 기판 전위를 성취하기 위해 상기 MOS 트랜지스터의 탱크 영역의 도핑 레벨을 조정하여 저항을 증가시키는 단계를 더 포함하는 MOS트랜지스터 디자인을 최적화시키는 방법.
  7. 제1항에 있어서, 상기 MOS트랜지스터의 게이트 전극과 상기 MOS트랜지스터의 소스 영역 사이에 저항을 위치시키는 단계를 더 포함하는 MOS트랜지스터 디자인을 최적화시키는 방법.
  8. 제7항에 있어서, 상기 저항은 상기 게이트 전극 시 상수 10-100ns를 발생하는 MOS 트랜지스터 디자인을 최적화시키는 방법.
  9. 제7항에 있어서, 상기 저항은 10-20Kohms의 범위에 있는 MOS트랜지스터 디자인을 최적화시키는 방법.
  10. ESD보호가 향상된 DENMOS를 형성하는 방법에 있어서, 주어진 트랜지스터 패러미터 셋트를 이용하여 게이트 바이어스의 함수로서 기판 전류를 결정하는 단계; 최대 기판 전류에 대응하는 최적의 게이트 바이어스를 선택하는 단계; 게이트 전극과 드레인 확장 영역의 다양한 오버랩 공감에 대해 복수의 드레인 램프의 애벌런치 전압을 시뮬레이팅하여 각 오버랩 공간에 대한 게이트 커플링레벨을 결정하는 단계; 최적의 게이트 바이어스에 대응하는 최적의 오버랩 공간을 선택하는 단계; 및 상기 최적의 오버랩 공간과 상기 주어진 트랜지스터 패러미터 세트를 가지는 최적의 DENMOS를 형성하는 단계를 포함하는 ESD보호가 향상된 DENMOS형성 방법.
  11. 제10항에 있어서, 상기 최적의 DENMOS를 형성하는 상기 단계는, 기판에 대략 30Kohms-㎛의 차순의 저항률을 가지는 탱크 영역을 형성하는 단계; 상기 탱크 영역내에 드레인 확장 영역과 별개의 웰 영역을 형성하는 단계; 상기 드레인 확장 영역내에 드레인 영역을 형성하고 상기 웰 영역 및 상기 탱크 영역에 소스 영역을 부분적으로 형성하되, 상기 소스 영역과 상기 드레인 확장 영역이 주어진 채널 길이 만큼 분리되게 하는 단계; 게이트 산화물을 덮고 일부는 필드 산화물 영역을 덮는 게이트 전극을 형성하되, 상기 게이트 산화물 위에 위치된 상기 게이트 전극의 상기 일부가 상기 최적의 오버랩 공간에 의해 상기 드레인 확장 영역의 일부에 오버랩되게 하는 단계를 포함하는 ESD보호가 향상된 DENMOS 형성 방법.
  12. 제11항에 있어서, 상기 웰 영역에 저항을 형성하고 상기 게이트 전극과 상기 소스 영역 사이에 저항을 연결하는 단계를 더 포함하는 ESD보호가 향상된 DENMOS 형성 방법.
  13. 제12항에 있어서, 상기 저항은 10-20Kohms의 범위에 있는 ESD보호가 향상된 DENMOS 형성 방법.
  14. 제12항에 있어서, 상기 저항은 10-100ns의 범위에서 상기 게이트에 대한 타이 상수(tie constant)를 발생하는 ESD보호가 향상된 DENMOS 형성 방법.
  15. 제10항에 있어서, 상기 최적의 오버랩 공간은 대략 2㎛인 ESD보호가 향상된 DENMOS 형성 방법.
  16. 기판에 위치한 ESD 보호용 DENMOS트랜지스터는 상기 기판에 위치한 p-형 탱크 영역; 상기 p-형 탱크 영역에 위치한 드레인 확장 영역; 상기 드레인 확장 영역 내에 위치한 드레인 영역; 상기 p-형 탱크 영역내에 위치한 n-웰 영역; 상기 n-웰 영역 내에 일부 위치하고 상기 p-형 탱크 영역내에 일부 위치하는 소스 영역; 상기 드레인 확장 영역의 일부 위에 위치한 필드 산화물 영역; 상기 필드 산화물 영역에 근접하여 위치하고 상기 필드 산화물 영역으로 부터 상기 소스 영역까지 확장하여 위치하는 게이트 산화물 영역; 및 상기 게이트 산화물 및 상기 필드 산화물 영역의 일부 위로 확장된 게이트 전극을 포함하고, 상기 드레인 확장영역은 ESD상태에서 최대 기판 전류에 대응하는 거리까지 상기 게이트 산화물 위로 확장되는 상기 게이트 전극의 일부를 오버랩하는 ESD보호용 DENMOS트랜지스터.
  17. 제16항에 있어서, 상기 P-형 탱크 영역은 대략 30kohm-㎛의 저항율을 가지는 ESD보호용 DENMOS트랜지스터.
  18. 제16항에 있어서, 상기 게이트 전극과 상기 소스 영역 사이에 접속된 저항을 더 포함하는 ESD보호용 DENMOS트랜지스터.
  19. 제18항에 있어서, 상기 저항은 상기 n-웰 영역내에 위치하는 ESD보호용 DENMOS트랜지스터.
  20. 제18항에 있어서, 상기 저항은 10-20Kohms의 범위에 있는 ESD보호용 DENMOS트랜지스터.
  21. 제18항에 있어서, 상기 드레인 확장 영역과 상기 게이트 전극의 상기 오버랩은 대략 2㎛인 ESD보호용 DENMOS트랜지스터.
  22. MOS트랜지스터 디자인을 최적화시키는 방법에 있어서, ESD조건하에서 기판의 전위를 계산하는 단계; 상기 MOS트랜지스터의 본래의 횡면 npn을 통한 ESD이벤트의 소멸을 보장하기 위한 0.5V이상의 기판 전위를 성취하기 위해 상기 MOS트랜지스터의 탱크 영역의 도핑 레벨을 조정하여 저항을 증가시키는 단계를 포함하는 MOS트랜지스터 디자인을 최적화시키는 방법.
  23. 제22항에 있어서, 상기 MOS트랜지스터 디자인은 DENMOS트랜지스터 디자인 인 MOS트랜지스터 디자인을 최적화시키는 방법.
  24. 제23항에 있어서, 상기 트랜지스터 디자인을 이용하여 게이트 바이어스이 함수로써 기판 전류를 결정하는 단계; 최대 기판 전류에 대응하는 최적의 게이트 바이어스를 선택하는 단계; 상기 DENMOS의 게이트 전극과 드레인 확장 영역과의 다양한 오버랩 공간에 대해 복수의 드레인 램프 애벌런치 전압을 시뮬레이팅하여 각 오버랩 공간에 대한 게이트 커플링을 결정하는 단계; 및 최적의 게이트 바이어스에 대응하는 최적의 오버랩 공간을 선택하는 단계를 더 포함하는 MOS트랜지스터 디자인을 최적화시키는 방법.
  25. 제22항에 있어서, 상기 MOS트랜지스터의 게이트 전극과 상기 MOS트랜지스터의 소스 영역 사이에 저항을 위치시키는 단계를 더 포함하는 MOS트랜지스터 디자인을 최적화시키는 방법.
  26. 제25항에 있어서, 상기 저항은 상기 10-100ns범위에 있는 게이트 전극의 시상수를 발생하는 MOS트랜지스터 디자인을 최적화시키는 방법.
  27. 제25항에 있어서, 상기 저항은 10-20Kohms의 범위에 있는 MOS트랜지스터 디자인을 최적화시키는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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