JPH1050982A - 半導体装置 - Google Patents

半導体装置

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JPH1050982A
JPH1050982A JP20246796A JP20246796A JPH1050982A JP H1050982 A JPH1050982 A JP H1050982A JP 20246796 A JP20246796 A JP 20246796A JP 20246796 A JP20246796 A JP 20246796A JP H1050982 A JPH1050982 A JP H1050982A
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JP
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layer
channel
lattice
valence band
present
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JP20246796A
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English (en)
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Yukihiko Maeda
就彦 前田
Takatomo Enoki
孝知 榎木
Yasunobu Ishii
康信 石井
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NTT Inc
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Nippon Telegraph and Telephone Corp
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Abstract

(57)【要約】 【課題】 本発明の目的は、格子整合（Ｘ＝０．５３）
および非格子整合系（Ｘ＞０．５３）のＩｎＰベースＨ
ＥＭＴにおいて観察されるキンクの発生、耐圧の低下、
ドレインコンダクタンスの増大等を抑制・低減し、Ｉｎ
ＰべースＨＥＭＴの高性能化を行なうことである。 【解決手段】 本発明は、格子整合系および格子非整合
系のダブルヘテロ構造のチャネル層を有し、ゲート電圧
によって２次元電子チャネルを形成させるヘテロ接合電
界効果トランジスタにおいて、前記チャネル層のダブル
ヘテロ構造のうち、２次元電子チャネルを形成する側の
ヘテロ接合界面に、価電子帯の上端が前記チャネル層の
価電子帯より上部に位置する半導体層を挿入することに
より、電子とホールの局在する空間的位置を重ねたこと
を特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ダブル・へテロ構
造チャネルを有する超高速・超高周波用化合物半導体電
界効果トランジスタに関する。
【０００２】
【従来の技術】従来より、高電子移動度トランジスタ
（ＨＥＭＴ）の中でも、ＩｎＰ基板上に作製したヘテロ
接合電界効果トランジスタは、ＩｎXＧａ1-XＡｓチャネ
ルの高いＩｎ組成（Ｘ≧０．５３）によって高い電子移
動度が得られるため、ＧａＡｓベースＨＥＭＴに比べて
高速動作が可能である。しかしながら、Ｉｎ組成の高い
ＩｎXＧａ1-XＡｓチャネルは衝突イオン化率が高くなる
ため、デバイス動作において多くの正孔を発生し、これ
が原因となって、電流・電圧特性（Ｉ−Ｖ特性）におけ
るキンクの発生、耐圧の低下、ドレインコンダクタンス
の増大といったデバイス動作に好ましくない現象が発現
する。従って、ＩｎＰベースＨＥＭＴの高性能化を行な
うためには、これらの現象を抑制・低減することが必要
とされていた。
【０００３】
【発明が解決しようとする課題】本発明の目的は、格子
整合（Ｘ＝０．５３）および非格子整合系（Ｘ＞０．５
３）のＩｎＰベースＨＥＭＴにおいて観察されるキンク
の発生、耐圧の低下、ドレインコンダクタンスの増大等
を抑制・低減し、ＩｎＰベースＨＥＭＴの高性能化を行
なうことである。
【０００４】
【課題を解決するための手段】本発明は、格子整合（Ｘ
＝０．５３）および非格子整合系（Ｘ＞０．５３）にお
ける、従来のＩｎＰベースＨＥＭＴにおいて観察される
キンクの発生、耐圧の低下、ドレインコンダクタンスの
増大等を抑制・低減するため、下記手法により、素子内
の電子・正孔の再結合を促進することによって正孔濃度
を低下させ、上記の目的を実現するものである。
【０００５】本発明の主たる構成は、格子整合系および
格子非整合系のダブルヘテロ構造のチャネル層を有し、
ゲート電圧によって２次元電子チャネルを形成させるヘ
テロ接合電界効果トランジスタにおいて、前記チャネル
層のダブルヘテロ構造のうち、２次元電子チャネルを形
成する側のヘテロ接合界面に、価電子帯の上端が前記チ
ャネル層の価電子帯より上部に位置する半導体層を挿入
することにより、電子とホール（正孔）との局在する空
間的位置を重ねたことを特徴とする。
【０００６】ここで、前記挿入される半導体層の厚み
が、２ｎｍ以下であることを特徴とすることが好まし
い。
【０００７】また、前記挿入される半導体層は、例え
ば、ＡｌY1Ｇａ1-Y1Ａｓ1-Y2ＳｂY2層、ＩｎY1Ａｌ1-Y1
Ａｓ1-Y2ＳｂY2層、ＩｎY1Ｇａ1-Y1Ａｓ1-Y2ＳｂY2層
（０＜Ｙ１，Ｙ２＜１）、ＧａＡｓ1-Y3ＳｂY3層（０．
２≦Ｙ３≦０．４）あるいはＳｂ層等のうちから選択さ
れることが好ましい。
【０００８】さらに、前記２次元電子チャネルを形成す
る側のヘテロ接合が、ＩｎXＧａ1-XＡｓチャネル層とＩ
ｎYＡｌ1-YＡｓ障壁層と、により構成されることが好ま
しい。
【０００９】
【発明の実施の形態】まず、図１および図２に本発明に
よるＩｎＰベースＨＥＭＴのポテンシャル構造の概念図
を示す。
【００１０】図１は、ＩｎXＧａ1-XＡｓチャネル層と基
板表面側のＩｎYＧａ1-YＡｓ障壁層との間に、ＡｌY1Ｇ
ａ1-Y1Ａｓ1-Y2ＳｂY2層、ＩｎY1Ａｌ1-Y1Ａｓ1-Y2Ｓｂ
Y2層（０＜Ｙ１，Ｙ２＜１）、ＧａＡｓ1-Y3ＳｂY3層
（０．２≦Ｙ３≦０．４）、あるいはＳｂ単原子層が挿
入されているチャネル・ポテンシャル構造を示す図であ
る。
【００１１】図２は、ＩｎXＧａ1-XＡｓチャネル層と基
板表面側のＩｎYＡｌ1-YＡｓ障壁層との間に、ＩｎY1Ｇ
ａ1-Y1Ａｓ1-Y2ＳｂY2層（０＜Ｙ１，Ｙ２＜１）が挿入
されているポテンシャル構造を示す図である。
【００１２】これら本発明のポテンシャル構造を示した
図１および図２の本質的な特徴は、挿入層の価電子帯の
上端がＩｎＧａＡｓチャネル層の価電子帯の上端よりも
上に存在していることである。
【００１３】ここで、図１および図２で示した本発明に
よるチャネル・ポテンシャル構造の作用を、図３〜図５
を用いて詳述する。
【００１４】図３は従来例であり、図６に示した従来型
のＩｎＰベースＨＥＭＴのポテンシャル構造において、
ゲート電圧を印加状態で基底状態の電子および正孔の波
動関数の二乗を、チャネル・ポテンシャル形状と共に模
式的に示した図である。波動関数の二乗はその量子状態
に存在する電子あるいは正孔の存在確率を示すもので、
形状は電子あるいは正孔の分布状態を示すものである。
図３においては、ゲート電圧印加によって生じた電界に
よって、電子の波動関数（二乗値）１０１は基板表面側
に、正孔の波動関数（二乗値）１０２は反基板表面側に
引き寄せられており、このため、両者（１０１及び１０
２）の空間的な重なりが小さくなっていることがわか
る。
【００１５】また、電子と正孔の再結合の確率は、両者
の波動関数（二乗値）の重なりに比例するので、図３の
状態は、このチャネル・ポテンシャル構造における再結
合の確率が小さく、したがって、高い濃度の正孔が素子
内に存在することがわかった。
【００１６】ここで、図４は、図１に示した本発明のＩ
ｎＰベースＨＥＭＴのポテンシャル構造におけるゲート
電圧印加状態での基底状態の電子の波動関数（二乗値）
２０１および正孔の波動関数（二乗値）２０２を、チャ
ネル・ポテンシャル形状と共に模式的に示したものであ
る。
【００１７】図４においては、ＩｎXＧａ1-XＡｓチャネ
ル層と基板表面側のＩｎYＡｌ1-YＡｓ障壁層との間に、
ＡｌY1Ｇａ1-Y1Ａｓ1-Y2ＳｂY2層、ＩｎＹ1Ａｌ1-Y1Ａ
ｓ1-Y 2ＳｂY2層（０＜Ｙ１，Ｙ２＜１）、ＧａＡｓ1-Y3
ＳｂY3層（０．２≦Ｙ３≦０．４）あるいはＳｂ単原子
層が挿入されているため、挿入層の価電子帯の上端がＩ
ｎＧａＡｓチャネル層の価電子帯の上端よりも上に存在
し、その結果、正孔の波動関数（二乗値）２０２は電子
の波動関数（二乗値）２０１と同様に基板表面側に引き
寄せられている様子が示されている。
【００１８】したがって、本発明のチャネル・ポテンシ
ャル構造においては、電子と正孔との波動関数（二乗
値）の重なりが大きくなるため、再結合の確率が促進さ
れ、素子内の正孔濃度が低下しており、その結果、キン
クの発現、耐圧の低下、ドレインコンダクタンスの増加
といったデバイス動作に好ましくない現象が抑制・低減
される。
【００１９】さらに、図５は、図２に示した本発明のＩ
ｎＰベースＨＥＭＴにおけるゲート電圧印加状態での基
底状態の電子および正孔の波動関数の二乗を、チャネル
・ポテンシャル形状と共に模式的に示したものである。
【００２０】図５においては、ＩｎXＧａ1-XＡｓチャネ
ル層と基板表面側のＩｎYＧａ1-YＡｓ障壁層との間に、
ＩｎY1Ｇａ1-Y1Ａｓ1-Y2ＳｂY2層（０＜Ｙ１，Ｙ２＜
１）が挿入されているため、挿入層の価電子帯の上端が
ＩｎＧａＡｓチャネル層の価電子帯の上端よりも上に存
在し、その結果、正孔の波動関数（二乗値）３０２は電
子の波動関数（二乗値）３０１と同様に基板表面側に引
き寄せられている様子が示されている。
【００２１】この状況は、図４の状況と基本的に同じで
あり、本発明のチャネル・ポテンシャル構造において
も、キンクの発現、耐圧の低下、ドレインコンダクタン
スの増加といったデバイス動作に好ましくない現象が抑
制・低減される。
【００２２】なお、本発明の図４および図５いずれの場
合においても、挿入層の厚さを２ｎｍ以下とすると、下
記実施例に示す範囲の元素組成においては挿入層の格子
不整合は問題とはならない。
【００２３】
【実施例】本発明は、以下の実施例に限定されないこと
はいうまでもない。
【００２４】（実施例１）図１の構造において、挿入層
をＧａＡｓ1-Y2ＳｂY2とし、０．２≦Ｙ２≦０．４とし
た構造。Ｙ２をこのように変化させる時、図１における
ΔＥｈは０．２ｅＶ≦ΔＥｈ≦０．５ｅＶのように変化
し、図４に示す状況が作りだされた。なお、ΔＥｅはΔ
Ｅｅ〜０．１ｅＶ程度であった。
【００２５】（実施例２）実施例１において、ＩｎXＧ
ａ1-XＡｓチャネル層のＩｎ組成Ｘが０．５３≦Ｘ≦０
である非格子整合チャネルを含む構造。ＩｎXＧａ1-XＡ
ｓの価電子帯上端はＸが変化しても大きくは変化しない
ので、この構造においても図４に示す状況が作りだされ
た。
【００２６】（実施例３）実施例１において、ＩｎXＧ
ａ1-XＡｓチャネル層のＩｎ組成Ｘがチャネル層内で変
化させられている組成変調非格子整合チャネルを含む構
造。ここで、Ｘは０．５３≦Ｘ≦１とする。例えば、Ｘ
を基板表面側から反基板表面側に、Ｘ＝１．０→０．５
３のように段階的にあるいは連続的に変化させたチャネ
ル構造がその例である。
【００２７】（実施例４）図１の構造において、挿入層
をＡｌY1Ｇａ1-Y1Ａｓ1-Y2ＳｂY2層とし、０＜Ｙ１≦
０．５、０．４≦Ｙ２≦０．７とした構造。本実施例の
構造においては、図１におけるΔＥｈおよびΔＥｅは、
０．２ｅＶ≦ΔＥｈ≦０．６ｅＶ、０．１ｅＶ≦ΔＥｅ
≦０．３ｅＶ程度であった。かかるΔＥｈによって図４
に示す状況が作りだされた。本実施例４は実施例１に比
べてΔＥｅが大きく、より多くの電子をチャネルに閉じ
込めるのに有利な構造であった。
【００２８】（実施例５）実施例４において、ＩｎXＧ
ａ1-XＡｓチャネル層のＩｎ組成Ｘが０．５３≦Ｘ≦
０．８である非格子整合チャネルを含む構造。ＩｎXＧ
ａ1-XＡｓの価電子帯上端はＸが変化しても大きくは変
化せず、この構造においても図４に示す状況が作りださ
れた。
【００２９】（実施例６）実施例４において、ＩｎXＧ
ａ1-XＡｓチャネル層のＩｎ組成Ｘがチャネル層内で変
化させられている組成変調非格子整合チャネルを含む構
造。ここで、Ｘは０．５３≦Ｘ≦１．０とする。例え
ば、Ｘを基板表面側から反基板表面側に、Ｘ＝１．０→
０．５３のように段階的にあるいは連続的に変化させた
チャネル構造がその例である。
【００３０】（実施例７）図１の構造において、挿入層
をＩｎY1Ａｌ1-Y1Ａｓ1-Y2ＳｂY2層とし、Ｙ１＝０．５
２、０．２≦Ｙ２≦０．４とした構造。Ｙ２をこのよう
に変化させる時、図１におけるΔＥｈは０．２ｅＶ≦Δ
Ｅｈ≦０．５ｅＶのように変化し、図４に示す状況とな
った。なお、ΔＥｅはΔＥｅ〜０．１ｅＶ程度であっ
た。
【００３１】（実施例８）実施例７において、ＩｎXＧ
ａ1-XＡｓチャネル層のＩｎ組成Ｘが０．５３≦Ｘ≦
０．８である非格子整合チャネルを含む構造。ＩｎXＧ
ａ1-XＡｓの価電子帯上端はＸが変化しても大きくは変
化せず、この構造においても図４に示す状況となった。
【００３２】（実施例９）実施例７において、ＩｎXＧ
ａ1-XＡｓチャネル層のＩｎ組成Ｘがチャネル層内で変
化させられている組成変調非格子整合チャネルを含む構
造。ここで、Ｘは０．５３≦Ｘ≦１．０とする。例え
ば、Ｘを基板表面側から反基板表面側に、Ｘ＝１．０→
０．５３のように段階的にあるいは連続的に変化させた
チャネル構造がその例である。
【００３３】（実施例１０）図１の構造において、挿入
層をＳｂ単原子層とした構造。挿入界面の価電子帯上端
が上昇し、図４に示す状況が作りだされた。
【００３４】（実施例１１）実施例１０において、Ｉｎ
XＧａ1-XＡｓチャネル層のＩｎ組成Ｘが０．５３≦Ｘ≦
０．８である非格子整合チャネルを含む構造。ＩｎXＧ
ａ1-XＡｓの価電子帯上端はＸが変化しても大きくは変
化しないので、この構造においても図４に示す状況が作
りだされた。
【００３５】（実施例１２）実施例１０において、Ｉｎ
XＧａ1-XＡｓチャネル層のＩｎ組成Ｘがチャネル層内で
変化させられている組成変調非格子整合チャネルを含む
構造。ここで、Ｘは０．５３≦Ｘ≦１．０とする。例え
ば、Ｘを基板表面側から反基板表面側に、Ｘ＝１．０→
０．５３のように段階的にあるいは連続的に変化させた
チャネル構造がその例である。
【００３６】（実施例１３）図２の構造の挿入層ＩｎY1
Ｇａ1-Y1Ａｓ1-Y2ＳｂY2層（０＜Ｙ１，Ｙ２＜１）にお
いて、Ｙ１＝Ｘ１、０．２≦Ｙ２≦０．４とした構造。
ただし、Ｘ１はＩｎ XＧａ1-XＡｓチャネル層のＩｎ組成
Ｘ＝Ｘ１であり、０．５３≦Ｘ１≦０．８とする。Ｙ２
をこのように変化させる時、本実施例の図２におけるΔ
Ｅｈは０．２ｅＶ≦ΔＥｈ≦０．６ｅＶであり、図５に
示す状況が作りだされた。なお、ΔＥｅはΔＥｅ＜０．
１ｅＶであった。
【００３７】（実施例ｌ４）実施例１３において、Ｉｎ
XＧａ1-XＡｓチャネル層のＩｎ組成Ｘがチャネル層内で
変化させられている組成変調非格子整合チャネルを含む
構造。ここで、Ｘは０．５３≦Ｘ≦０．８とする。この
場合のＩｎY1Ｇａ1-Y1Ａｓ1-Y2ＳｂY2層（０＜Ｙ１，Ｙ
２＜１）におけるＹ１は、Ｘの最大値に等しくするもの
とする。
【００３８】
【発明の効果】本発明によれば、ＩｎＧａＡｓチャネル
層における電子・正孔の再結合速度を促進するため、素
子内の正孔濃度を低下することが可能になる。その結
果、従来より解決が困難であった、キンクの発現、耐圧
の低下、ドレインコンダクタンスの増加等のＩｎＧａＡ
ｓチャネルにおいて発現するデバイス動作に好ましくな
い現象を抑制・低減することが可能となる。
【図面の簡単な説明】
【図１】本発明によるＩｎＰベースＨＥＭＴのポテンシ
ャル構造を示す図である。
【図２】本発明によるＩｎＰベースＨＥＭＴのポテンシ
ャル構造を示す図である。
【図３】本発明の作用を示すための説明図である。
【図４】本発明の作用を示すための説明図である。
【図５】本発明の作用を示すための説明図である。
【図６】従来型のＩｎＰベースＨＥＭＴのポテンシャル
構造を示す図である。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 格子整合系および格子非整合系のダブル
    ヘテロ構造のチャネル層を有し、ゲート電圧によって２
    次元電子チャネルを形成させるヘテロ接合電界効果トラ
    ンジスタにおいて、 前記チャネル層の前記ダブルヘテロ構造のうち、前記２
    次元電子チャネルを形成する側のヘテロ接合界面に、価
    電子帯の上端が前記チャネル層の価電子帯より上部に位
    置する半導体層を挿入することにより、電子とホールの
    局在する空間的位置を重ねたことを特徴とする半導体装
    置。
  2. 【請求項２】 前記半導体層の厚みが、２ｎｍ以下であ
    ることを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記半導体層が、ＡｌY1Ｇａ1-Y1Ａｓ
    1-Y2ＳｂY2層、ＩｎY1Ａｌ1-Y1Ａｓ1-Y2ＳｂY2層（０＜
    Ｙ１，Ｙ２＜１）、ＩｎY1Ｇａ1-Y1Ａｓ1-Y2ＳｂY2層
    （０＜Ｙ１，Ｙ２＜１）、ＧａＡｓ1-Y3ＳｂY3層（０．
    ２≦Ｙ３≦０．４）、あるいはＳｂ層から選択されるこ
    とを特徴とする請求項１又は２記載の半導体装置。
  4. 【請求項４】 前記２次元電子チャネルを形成する側の
    ヘテロ接合が、Ｉｎ XＧａ1-XＡｓチャネル層とＩｎYＡ
    ｌ1-YＡｓ障壁層とにより構成されることを特徴とする
    請求項１乃至３のいずれか１項に記載の半導体装置。
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