JP3141841B2 - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/801—FETs having heterojunction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ヘテロ接合電界効
果トランジスタに関する。
果トランジスタに関する。
【０００２】
【従来の技術】従来のヘテロ接合電界効果トランジスタ
（ＨＪＦＥＴ）１００は、図５に示すように、半絶縁性
インジウムリン（Ｓ．Ｉ．ＩｎＰ）基板１１０と、この
Ｓ．Ｉ．ＩｎＰ基板１１０に接合されたアンドープＩｎ
Ｐバッファ層１２０と、このアンドープＩｎＰバッファ
層１２０に接合されたｎ形ＩｎＰチャネル層１３０と、
このｎ形ＩｎＰチャネル層１３０に接合されたアンドー
プインジウムアルミニウムヒ素（ＩｎＡｌＡｓ）ゲート
絶縁層１４０と、このアンドープＩｎＡｌＡｓゲート絶
縁層１４０に接合されたｎ形インジウムガリウムヒ素
（ＩｎＧａＡｓ）キャップ層１５０とを備えている。
（ＨＪＦＥＴ）１００は、図５に示すように、半絶縁性
インジウムリン（Ｓ．Ｉ．ＩｎＰ）基板１１０と、この
Ｓ．Ｉ．ＩｎＰ基板１１０に接合されたアンドープＩｎ
Ｐバッファ層１２０と、このアンドープＩｎＰバッファ
層１２０に接合されたｎ形ＩｎＰチャネル層１３０と、
このｎ形ＩｎＰチャネル層１３０に接合されたアンドー
プインジウムアルミニウムヒ素（ＩｎＡｌＡｓ）ゲート
絶縁層１４０と、このアンドープＩｎＡｌＡｓゲート絶
縁層１４０に接合されたｎ形インジウムガリウムヒ素
（ＩｎＧａＡｓ）キャップ層１５０とを備えている。
【０００３】なお、ｎ形ＩｎＧａＡｓキャップ層１５０
に接してソース電極１６０及びドレイン電極１７０が形
成され、オーム性接触がとられている。また、ｎ形Ｉｎ
ＧａＡｓキャップ層１５０の一部を除去したリセス部に
は、アンドープＩｎＡｌＡｓゲート絶縁層１４０に接し
てゲート電極１８０が形成され、ショットキー性接触が
とられている。
に接してソース電極１６０及びドレイン電極１７０が形
成され、オーム性接触がとられている。また、ｎ形Ｉｎ
ＧａＡｓキャップ層１５０の一部を除去したリセス部に
は、アンドープＩｎＡｌＡｓゲート絶縁層１４０に接し
てゲート電極１８０が形成され、ショットキー性接触が
とられている。
【０００４】このような構成により、ゲート電極１８０
に電流を流すと、ソース電極１６０からドレイン電極１
７０に電流が流れる。
に電流を流すと、ソース電極１６０からドレイン電極１
７０に電流が流れる。
【０００５】なお、この種のヘテロ接合電界効果トラン
ジスタとして、特開平６−８４９６０号公報に開示され
たヘテロ接合電界効果トランジスタが知られている。
ジスタとして、特開平６−８４９６０号公報に開示され
たヘテロ接合電界効果トランジスタが知られている。
【０００６】
【発明が解決しようとする課題】上述した従来のヘテロ
接合電界効果トランジスタにおいては、次のような課題
があった。キャップ層としてＩｎＧａＡｓを用いたた
め、図６に示すように、キャップ層−ゲート絶縁層界面
における伝導帯オフセット量が約０．５１ｅＶと、チャ
ネル層−ゲート絶縁層界面における伝導帯オフセット量
０．２８ｅＶと比べて大きく、電子障壁が上昇、キャッ
プとチャンネルとの間をノンアロイでオーミック接触を
とる場合に接触抵抗が増加した。このため、ソース抵抗
及びドレイン抵抗が増大し、電力利得の低下、雑音指数
の増大、大信号動作時の電力付加効率の低下が生じてい
た。
接合電界効果トランジスタにおいては、次のような課題
があった。キャップ層としてＩｎＧａＡｓを用いたた
め、図６に示すように、キャップ層−ゲート絶縁層界面
における伝導帯オフセット量が約０．５１ｅＶと、チャ
ネル層−ゲート絶縁層界面における伝導帯オフセット量
０．２８ｅＶと比べて大きく、電子障壁が上昇、キャッ
プとチャンネルとの間をノンアロイでオーミック接触を
とる場合に接触抵抗が増加した。このため、ソース抵抗
及びドレイン抵抗が増大し、電力利得の低下、雑音指数
の増大、大信号動作時の電力付加効率の低下が生じてい
た。
【０００７】本発明は、上記課題にかんがみてなされた
もので、雑音特性及び高出力特性を向上させることの可
能なヘテロ接合電界効果トランジスタの提供を目的とす
る。
もので、雑音特性及び高出力特性を向上させることの可
能なヘテロ接合電界効果トランジスタの提供を目的とす
る。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１にかかる発明は、チャネル層と、このチャ
ネル層より電子親和力の小さい電子供給層と、この電子
供給層より電子親和力の大きいキャップ層とを順に形成
し、このキャップ層上にソース電極とドレイン電極とを
有するとともに、キャップ層の一部を除去したリセス部
にゲート電極を有するヘテロ接合電界効果トランジスタ
であって、上記チャネル層とキャップ層をインジウムリ
ンで構成し、電子供給層をインジウムアルミニウムヒ素
で構成してある。
め、請求項１にかかる発明は、チャネル層と、このチャ
ネル層より電子親和力の小さい電子供給層と、この電子
供給層より電子親和力の大きいキャップ層とを順に形成
し、このキャップ層上にソース電極とドレイン電極とを
有するとともに、キャップ層の一部を除去したリセス部
にゲート電極を有するヘテロ接合電界効果トランジスタ
であって、上記チャネル層とキャップ層をインジウムリ
ンで構成し、電子供給層をインジウムアルミニウムヒ素
で構成してある。
【０００９】すなわち、キャップ層の一部を除去したリ
セス部に配置されたゲート電極に電流を供給すると、キ
ャップ層上に形成されたソース電極からドレイン電極に
電流が流れる。このとき、インジウムリンで構成された
チャネル層とキャップ層では、電子障壁が低下するた
め、ソース抵抗及びドレイン抵抗が低減される。また、
インジウムアルミニウムヒ素から構成された電子供給層
が、電子の移動度を向上させる。
セス部に配置されたゲート電極に電流を供給すると、キ
ャップ層上に形成されたソース電極からドレイン電極に
電流が流れる。このとき、インジウムリンで構成された
チャネル層とキャップ層では、電子障壁が低下するた
め、ソース抵抗及びドレイン抵抗が低減される。また、
インジウムアルミニウムヒ素から構成された電子供給層
が、電子の移動度を向上させる。
【００１０】上記チャネル層は、インジウムリンで構成
されていれば良く、構成の一例として、請求項２にかか
る発明は、上記請求項１に記載のヘテロ接合電界効果ト
ランジスタにおいて、上記チャネル層は、ｎ形層を含む
構成としてある。すなわち、ｎ形層を含むチャネル層
は、層間の接触抵抗を低減させる。
されていれば良く、構成の一例として、請求項２にかか
る発明は、上記請求項１に記載のヘテロ接合電界効果ト
ランジスタにおいて、上記チャネル層は、ｎ形層を含む
構成としてある。すなわち、ｎ形層を含むチャネル層
は、層間の接触抵抗を低減させる。
【００１１】このとき、ｎ形層は少なくとも一層含まれ
ていれば良いことから、単数であっても良いし、複数で
あっても良い。後者におけるチャネル層の構成の一例と
して、請求項３にかかる発明は、上記請求項１または請
求項２のいずれかに記載のヘテロ接合電界効果トランジ
スタにおいて、上記チャネル層は、複数のｎ形層を含む
構成としてある。すなわち、複数のｎ形層を含むチャネ
ル層は、層間の接触抵抗を低減させる。
ていれば良いことから、単数であっても良いし、複数で
あっても良い。後者におけるチャネル層の構成の一例と
して、請求項３にかかる発明は、上記請求項１または請
求項２のいずれかに記載のヘテロ接合電界効果トランジ
スタにおいて、上記チャネル層は、複数のｎ形層を含む
構成としてある。すなわち、複数のｎ形層を含むチャネ
ル層は、層間の接触抵抗を低減させる。
【００１２】
【００１３】上記電子供給層についても上記チャネル層
と同様にｎ形層を含ませることが可能である。このとき
の電子供給層の構成の一例として、請求項４にかかる発
明は、上記請求項１〜３のいずれかに記載のヘテロ接合
電界効果トランジスタにおいて、上記電子供給層は、ｎ
形層を含む構成としてある。すなわち、ｎ形層を含む電
子供給層は、層間の接触抵抗を低減させる。
と同様にｎ形層を含ませることが可能である。このとき
の電子供給層の構成の一例として、請求項４にかかる発
明は、上記請求項１〜３のいずれかに記載のヘテロ接合
電界効果トランジスタにおいて、上記電子供給層は、ｎ
形層を含む構成としてある。すなわち、ｎ形層を含む電
子供給層は、層間の接触抵抗を低減させる。
【００１４】このとき、上記チャネル層の場合と同様
に、ｎ形層は少なくとも一層含まれていれば良いことか
ら、単数であっても良いし、複数であっても良い。後者
における電子供給層の構成の一例として、請求項５にか
かる発明は、上記請求項１〜４のいずれかに記載のヘテ
ロ接合電界効果トランジスタにおいて、上記電子供給層
は、複数のｎ形層を含む構成としてある。すなわち、複
数のｎ形層を含む電子供給層は、層間の接触抵抗を低減
させる。
に、ｎ形層は少なくとも一層含まれていれば良いことか
ら、単数であっても良いし、複数であっても良い。後者
における電子供給層の構成の一例として、請求項５にか
かる発明は、上記請求項１〜４のいずれかに記載のヘテ
ロ接合電界効果トランジスタにおいて、上記電子供給層
は、複数のｎ形層を含む構成としてある。すなわち、複
数のｎ形層を含む電子供給層は、層間の接触抵抗を低減
させる。
【００１５】
【発明の実施の形態】以下、図面にもとづいて本発明の
実施形態を説明する。 ＜第一の実施形態＞図１は、本発明の第一の実施形態に
かかるヘテロ接合電界効果トランジスタの構造を模式図
により示している。
実施形態を説明する。 ＜第一の実施形態＞図１は、本発明の第一の実施形態に
かかるヘテロ接合電界効果トランジスタの構造を模式図
により示している。
【００１６】ヘテロ接合電界効果トランジスタ（ＨＪＦ
ＥＴ）１０は、半絶縁性インジウムリン（Ｓ．Ｉ．Ｉｎ
Ｐ）基板１１と、このＳ．Ｉ．ＩｎＰ基板１１に接合さ
れたアンドープＩｎＰバッファ層１２と、このアンドー
プＩｎＰバッファ層１２に接合されたｎ形ＩｎＰチャネ
ル層１３と、ｎ形ＩｎＰチャネル層１３に接合されたア
ンドープインジウムアルミニウムヒ素（ＩｎＡｌＡｓ）
ゲート絶縁層１４と、このアンドープＩｎＡｌＡｓゲー
ト絶縁層１４に接合されたｎ形ＩｎＰキャップ層１５と
を備えている。
ＥＴ）１０は、半絶縁性インジウムリン（Ｓ．Ｉ．Ｉｎ
Ｐ）基板１１と、このＳ．Ｉ．ＩｎＰ基板１１に接合さ
れたアンドープＩｎＰバッファ層１２と、このアンドー
プＩｎＰバッファ層１２に接合されたｎ形ＩｎＰチャネ
ル層１３と、ｎ形ＩｎＰチャネル層１３に接合されたア
ンドープインジウムアルミニウムヒ素（ＩｎＡｌＡｓ）
ゲート絶縁層１４と、このアンドープＩｎＡｌＡｓゲー
ト絶縁層１４に接合されたｎ形ＩｎＰキャップ層１５と
を備えている。
【００１７】なお、ｎ形ＩｎＰキャップ層１５に接して
ソース電極１６とドレイン電極１７とが形成され、オー
ム性接触がとられている。また、ｎ形ＩｎＰキャップ層
１５の一部を除去して形成されたリセス部には、アンド
ープＩｎＡｌＡｓゲート絶縁層１４に接してゲート電極
１８が形成され、ショットキー性接触がとられている。
このような構成により、ゲート電極に電流を供給する
と、ソース電極からドレイン電極に電流が流れる。
ソース電極１６とドレイン電極１７とが形成され、オー
ム性接触がとられている。また、ｎ形ＩｎＰキャップ層
１５の一部を除去して形成されたリセス部には、アンド
ープＩｎＡｌＡｓゲート絶縁層１４に接してゲート電極
１８が形成され、ショットキー性接触がとられている。
このような構成により、ゲート電極に電流を供給する
と、ソース電極からドレイン電極に電流が流れる。
【００１８】このＨＪＦＥＴ１０は、有機金属気相エピ
タキシャル成長法によって、次の手順でＳ．Ｉ．ＩｎＰ
基板１１上に形成される。
タキシャル成長法によって、次の手順でＳ．Ｉ．ＩｎＰ
基板１１上に形成される。
【００１９】エピタキシャル層構造の一部をアンドープ
ＩｎＰバッファ層１２が露出するまでエッチング除去す
ることにより素子間分離メサを形成する。ｎ形ＩｎＰキ
ャップ層１５の上面にＡｕＧｅ／Ｎｉ／Ａｕ等の金属を
蒸着し、ソース電極１６とドレイン電極１７とをそれぞ
れ形成してオーム性接触をとる。
ＩｎＰバッファ層１２が露出するまでエッチング除去す
ることにより素子間分離メサを形成する。ｎ形ＩｎＰキ
ャップ層１５の上面にＡｕＧｅ／Ｎｉ／Ａｕ等の金属を
蒸着し、ソース電極１６とドレイン電極１７とをそれぞ
れ形成してオーム性接触をとる。
【００２０】そして、ｎ形ＩｎＰキャップ層１５の一部
をエッチング除去することにより、露出したアンドープ
ＩｎＡｌＡｓゲート絶縁層１４の上面にＴｉ／Ｐｔ／Ａ
ｕ等の金属を蒸着し、ゲート電極を形成してショットキ
ー接触をとる。
をエッチング除去することにより、露出したアンドープ
ＩｎＡｌＡｓゲート絶縁層１４の上面にＴｉ／Ｐｔ／Ａ
ｕ等の金属を蒸着し、ゲート電極を形成してショットキ
ー接触をとる。
【００２１】なお、各層の膜厚は、アンドープＩｎＰバ
ッファ層１２を２５０ｎｍ、ｎ形ＩｎＰチャネル層１３
（不純物濃度２×１０18／ｃｍ3）を２０ｎｍ、アンド
ープＩｎ0.52Ａｌ0.48Ａｓゲート絶縁層１４を５０ｎｍ
及びｎ形ＩｎＰキャップ層１５（不純物濃度５×１０18
／ｃｍ3）を４０ｎｍとする。
ッファ層１２を２５０ｎｍ、ｎ形ＩｎＰチャネル層１３
（不純物濃度２×１０18／ｃｍ3）を２０ｎｍ、アンド
ープＩｎ0.52Ａｌ0.48Ａｓゲート絶縁層１４を５０ｎｍ
及びｎ形ＩｎＰキャップ層１５（不純物濃度５×１０18
／ｃｍ3）を４０ｎｍとする。
【００２２】図２は、ＨＪＦＥＴ１０のｎ形ＩｎＰキャ
ップ層１５とｎ形ＩｎＰチャネル層１３との間における
伝導帯エネルギーを概略図により示している。
ップ層１５とｎ形ＩｎＰチャネル層１３との間における
伝導帯エネルギーを概略図により示している。
【００２３】キャップ層としてＩｎＰを用いていること
から、同図に示すように、キャップ層−ゲート絶縁層界
面における伝導帯オフセット量がチャネル層−ゲート絶
縁層界面と同じ０．２８ｅＶになる。このため、キャッ
プ層にＩｎＧａＡｓを用いた場合に比べて電子障壁が低
下してキャップ層−チャネル層間の接触抵抗が減少し、
ソース抵抗及びドレイン抵抗が低減される。
から、同図に示すように、キャップ層−ゲート絶縁層界
面における伝導帯オフセット量がチャネル層−ゲート絶
縁層界面と同じ０．２８ｅＶになる。このため、キャッ
プ層にＩｎＧａＡｓを用いた場合に比べて電子障壁が低
下してキャップ層−チャネル層間の接触抵抗が減少し、
ソース抵抗及びドレイン抵抗が低減される。
【００２４】これらのアンドープＩｎＡｌＡｓゲート絶
縁層１４とｎ形ＩｎＰキャップ層１５との間にＩｎＡｌ
ＧａＡｓ層を挿入することも可能である。
縁層１４とｎ形ＩｎＰキャップ層１５との間にＩｎＡｌ
ＧａＡｓ層を挿入することも可能である。
【００２５】例えば、組成式をＩｎ0.52ＡｌxＧａ
0.48-xＡｓで表したとき、Ａｌ組成比ｘをアンドープＩ
ｎＡｌＡｓゲート絶縁層１４側からｎ形ＩｎＰキャップ
層１５側に向かうに従って０．４８から０．２４まで徐
々に減少させる。
0.48-xＡｓで表したとき、Ａｌ組成比ｘをアンドープＩ
ｎＡｌＡｓゲート絶縁層１４側からｎ形ＩｎＰキャップ
層１５側に向かうに従って０．４８から０．２４まで徐
々に減少させる。
【００２６】すると、伝導帯エネルギーがアンドープＩ
ｎＡｌＡｓゲート絶縁層１４からｎ形ＩｎＰキャップ層
１５まで滑らかにつながり、接触抵抗を低減させること
ができる。
ｎＡｌＡｓゲート絶縁層１４からｎ形ＩｎＰキャップ層
１５まで滑らかにつながり、接触抵抗を低減させること
ができる。
【００２７】また、ｎ形ＩｎＰキャップ層１５とオーム
性電極との間にｎ形ＩｎyＧａ1-yＡｓ層（０．５３≦ｙ
≦１）を挿入することも可能である。すると、ｎ形Ｉｎ
ＧａＡｓと電極金属間の接触抵抗率が低いため、さらに
抵抗を低減させることができる。
性電極との間にｎ形ＩｎyＧａ1-yＡｓ層（０．５３≦ｙ
≦１）を挿入することも可能である。すると、ｎ形Ｉｎ
ＧａＡｓと電極金属間の接触抵抗率が低いため、さらに
抵抗を低減させることができる。
【００２８】さらに、このｎ形ＩｎＧａＡｓ層とｎ形Ｉ
ｎＰキャップ層１５との間にＩｎＡｌＧａＡｓ層を挿入
することも可能である。このとき、ＩｎＡｌＧａＡｓ層
の組成比をグレーディッドとすることにより、伝導帯エ
ネルギーがｎ形ＩｎＰキャップ層１５からＩｎＧａＡｓ
層まで滑らかにつながり、さらに抵抗を低減させること
ができる。
ｎＰキャップ層１５との間にＩｎＡｌＧａＡｓ層を挿入
することも可能である。このとき、ＩｎＡｌＧａＡｓ層
の組成比をグレーディッドとすることにより、伝導帯エ
ネルギーがｎ形ＩｎＰキャップ層１５からＩｎＧａＡｓ
層まで滑らかにつながり、さらに抵抗を低減させること
ができる。
【００２９】＜第二の実施形態＞図３は、本発明の第二
の実施形態にかかるヘテロ接合電界効果トランジスタの
構成を模式図により示している。ＨＪＦＥＴ２０は、
Ｓ．Ｉ．ＩｎＰ基板２１と、このＳ．Ｉ．ＩｎＰ基板２
１に接合されたアンドープＩｎＰバッファ層２２と、こ
のアンドープＩｎＰバッファ層２２に接合されたｎ形Ｉ
ｎ0.52Ａｌ0.48Ａｓ電子供給層２３と、このｎ形Ｉｎ
0.52Ａｌ0.48Ａｓ電子供給層２３に接合されたｎ形Ｉｎ
Ｐキャップ層２４とを備えている。
の実施形態にかかるヘテロ接合電界効果トランジスタの
構成を模式図により示している。ＨＪＦＥＴ２０は、
Ｓ．Ｉ．ＩｎＰ基板２１と、このＳ．Ｉ．ＩｎＰ基板２
１に接合されたアンドープＩｎＰバッファ層２２と、こ
のアンドープＩｎＰバッファ層２２に接合されたｎ形Ｉ
ｎ0.52Ａｌ0.48Ａｓ電子供給層２３と、このｎ形Ｉｎ
0.52Ａｌ0.48Ａｓ電子供給層２３に接合されたｎ形Ｉｎ
Ｐキャップ層２４とを備えている。
【００３０】なお、アンドープＩｎＰバッファ層２２と
ｎ形ＩｎＡｌＡｓ電子供給層２３との界面近傍には、二
次元電子ガスが生成され、チャネル層を形成する。ま
た、ｎ形ＩｎＰキャップ層２４に接してソース電極２
５、ドレイン電極２６が形成され、オーム性接触がとら
れている。
ｎ形ＩｎＡｌＡｓ電子供給層２３との界面近傍には、二
次元電子ガスが生成され、チャネル層を形成する。ま
た、ｎ形ＩｎＰキャップ層２４に接してソース電極２
５、ドレイン電極２６が形成され、オーム性接触がとら
れている。
【００３１】さらに、ｎ形ＩｎＰキャップ層の一部を除
去したリセス部には、ｎ形ＩｎＡｌＡｓ電子供給層２３
に接してゲート電極２７が形成され、ショットキー性接
触がとられている。このような構成により、ゲート電極
２７に電流を流すと、ソース電極２５からドレイン電極
２６に電流が流れる。
去したリセス部には、ｎ形ＩｎＡｌＡｓ電子供給層２３
に接してゲート電極２７が形成され、ショットキー性接
触がとられている。このような構成により、ゲート電極
２７に電流を流すと、ソース電極２５からドレイン電極
２６に電流が流れる。
【００３２】図４は、ＨＪＦＥＴ２０のｎ形ＩｎＰキャ
ップ層２４とアンドープＩｎＰバッファ層２２との間に
おける伝導帯エネルギーを概略図により示している。
ップ層２４とアンドープＩｎＰバッファ層２２との間に
おける伝導帯エネルギーを概略図により示している。
【００３３】キャップ層としてＩｎＰを用いていること
から、同図に示すように、キャップ層−電子供給層界面
における伝導帯オフセット量がバッファ層−電子供給層
界面と同じ０．２８ｅＶになる。このため、キャップ層
にＩｎＧａＡｓを用いた場合と比べて電子障壁が低下
し、キャップ層−バッファ層間の接触抵抗が減少する。
から、同図に示すように、キャップ層−電子供給層界面
における伝導帯オフセット量がバッファ層−電子供給層
界面と同じ０．２８ｅＶになる。このため、キャップ層
にＩｎＧａＡｓを用いた場合と比べて電子障壁が低下
し、キャップ層−バッファ層間の接触抵抗が減少する。
【００３４】さらに、ｎ形ＩｎＡｌＡｓ電子供給層２３
中の不純物がイオン化して伝導帯が湾曲するため、実効
的な電子障壁が薄層化され、接触抵抗がさらに減少し、
ソース抵抗及びドレイン抵抗が低減される。
中の不純物がイオン化して伝導帯が湾曲するため、実効
的な電子障壁が薄層化され、接触抵抗がさらに減少し、
ソース抵抗及びドレイン抵抗が低減される。
【００３５】これらのｎ形ＩｎＡｌＡｓ電子供給層２３
とアンドープＩｎＰバッファ層２２との間にアンドープ
ＩｎＡｌＡｓスペーサ層を挿入することも可能である。
すると、高純度ＩｎＰ層内に生成される二次元電子の移
動度が向上し、高速動作させることができる。
とアンドープＩｎＰバッファ層２２との間にアンドープ
ＩｎＡｌＡｓスペーサ層を挿入することも可能である。
すると、高純度ＩｎＰ層内に生成される二次元電子の移
動度が向上し、高速動作させることができる。
【００３６】また、ｎ形ＩｎＡｌＡｓ電子供給層２３と
ｎ形ＩｎＰキャップ層２４の間にＩｎＡｌＡｓ層を挿入
することも可能である。
ｎ形ＩｎＰキャップ層２４の間にＩｎＡｌＡｓ層を挿入
することも可能である。
【００３７】例えば、組成式をＩｎ0.52ＡｌxＧａ
0.48-xＡｓで表したとき、Ａｌ組成比ｘをｎ形ＩｎＡｌ
Ａｓ電子供給層２３側からｎ形ＩｎＰキャップ層２４側
に向かうに従って０．４８から０．２４まで徐々に減少
させる。すると、伝導帯エネルギーがｎ形ＩｎＡｌＡｓ
電子供給層２３からｎ形ＩｎＰキャップ層２４まで滑ら
かにつながり、接触抵抗をさらに低減させることができ
る。
0.48-xＡｓで表したとき、Ａｌ組成比ｘをｎ形ＩｎＡｌ
Ａｓ電子供給層２３側からｎ形ＩｎＰキャップ層２４側
に向かうに従って０．４８から０．２４まで徐々に減少
させる。すると、伝導帯エネルギーがｎ形ＩｎＡｌＡｓ
電子供給層２３からｎ形ＩｎＰキャップ層２４まで滑ら
かにつながり、接触抵抗をさらに低減させることができ
る。
【００３８】ｎ形ＩｎＰキャップ層２４とオーム性電極
との間にｎ形ＩｎyＧａ1-yＡｓ層（０．５３≦ｙ≦１）
を挿入することも可能である。すると、ｎ形ＩｎＧａＡ
ｓと電極金属間の接触抵抗率が低いため、さらに抵抗を
低減させることができる。
との間にｎ形ＩｎyＧａ1-yＡｓ層（０．５３≦ｙ≦１）
を挿入することも可能である。すると、ｎ形ＩｎＧａＡ
ｓと電極金属間の接触抵抗率が低いため、さらに抵抗を
低減させることができる。
【００３９】さらに、このｎ形ＩｎＧａＡｓ層とｎ形Ｉ
ｎＰキャップ層２４の間にＩｎＡｌＧａＡｓ層を挿入す
ることも可能である。このとき、ＩｎＡｌＧａＡｓ層の
組成比をグレーディッドとすることにより、伝導帯エネ
ルギーがｎ形ＩｎＰキャップ層２４からＩｎＧａＡｓ層
まで滑らかにつながり、さらに抵抗を低減させることが
できる。
ｎＰキャップ層２４の間にＩｎＡｌＧａＡｓ層を挿入す
ることも可能である。このとき、ＩｎＡｌＧａＡｓ層の
組成比をグレーディッドとすることにより、伝導帯エネ
ルギーがｎ形ＩｎＰキャップ層２４からＩｎＧａＡｓ層
まで滑らかにつながり、さらに抵抗を低減させることが
できる。
【００４０】このように、半絶縁性インジウムリン
（Ｓ．Ｉ．ＩｎＰ）基板と、このＳ．Ｉ．ＩｎＰ基板に
接合されたアンドープＩｎＰバッファ層と、このアンド
ープＩｎＰバッファ層に接合されたｎ形ＩｎＰチャネル
層と、ｎ形ＩｎＰチャネル層に接合されたアンドープイ
ンジウムアルミニウムヒ素（ＩｎＡｌＡｓ）ゲート絶縁
層と、ｎ形ＩｎＰキャップ層とを備えているため、雑音
特性及び高出力特性を向上させることが可能となる。
（Ｓ．Ｉ．ＩｎＰ）基板と、このＳ．Ｉ．ＩｎＰ基板に
接合されたアンドープＩｎＰバッファ層と、このアンド
ープＩｎＰバッファ層に接合されたｎ形ＩｎＰチャネル
層と、ｎ形ＩｎＰチャネル層に接合されたアンドープイ
ンジウムアルミニウムヒ素（ＩｎＡｌＡｓ）ゲート絶縁
層と、ｎ形ＩｎＰキャップ層とを備えているため、雑音
特性及び高出力特性を向上させることが可能となる。
【００４１】
【発明の効果】以上説明したように本発明は、雑音特性
及び高出力特性を向上させることの可能なヘテロ接合電
界効果トランジスタを提供することができる。また、電
子の移動度を向上させることができる。また、請求項２
にかかる発明によれば、層間の接触抵抗を低減させるこ
とができる。さらに、請求項３にかかる発明によれば、
層間の接触抵抗をさらに低減させることができる。
及び高出力特性を向上させることの可能なヘテロ接合電
界効果トランジスタを提供することができる。また、電
子の移動度を向上させることができる。また、請求項２
にかかる発明によれば、層間の接触抵抗を低減させるこ
とができる。さらに、請求項３にかかる発明によれば、
層間の接触抵抗をさらに低減させることができる。
【００４２】さらに、請求項４にかかる発明によれば、
層間の接触抵抗を低減させることができる。さらに、請
求項５にかかる発明によれば、層間の接触抵抗をさらに
低減させることができる。
層間の接触抵抗を低減させることができる。さらに、請
求項５にかかる発明によれば、層間の接触抵抗をさらに
低減させることができる。
【図１】本発明の第一の実施例にかかるヘテロ接合電界
効果トランジスタの構造を示す模式図である。
効果トランジスタの構造を示す模式図である。
【図２】このヘテロ接合電界効果トランジスタにおける
伝導帯エネルギーを示す模式図である。
伝導帯エネルギーを示す模式図である。
【図３】本発明の第二の実施例にかかるヘテロ接合電界
効果トランジスタの構造を示す模式図である。
効果トランジスタの構造を示す模式図である。
【図４】このヘテロ接合電界効果トランジスタにおける
伝導帯エネルギーを示す模式図である。
伝導帯エネルギーを示す模式図である。
【図５】従来例にかかるヘテロ接合電界効果トランジス
タの構造を示す模式図である。
タの構造を示す模式図である。
【図６】このヘテロ接合電界効果トランジスタにおける
伝導帯エネルギーを示す模式図である。
伝導帯エネルギーを示す模式図である。
１０ ヘテロ接合電界効果トランジスタ １１ 半絶縁性インジウムリン基板 １２ アンドープＩｎＰバッファ層 １３ ｎ形ＩｎＰチャネル層 １４ アンドープインジウムアルミニウムヒ素ゲート絶
縁層 １５ ｎ形ＩｎＰキャップ層 １６ ソース電極 １７ ドレイン電極 １８ ゲート電極
縁層 １５ ｎ形ＩｎＰキャップ層 １６ ソース電極 １７ ドレイン電極 １８ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/337 H01L 21/338 H01L 27/095 H01L 29/778 H01L 29/80 - 29/812
Claims (5)
- 【請求項１】 チャネル層と、このチャネル層より電子
親和力の小さい電子供給層と、この電子供給層より電子
親和力の大きいキャップ層とを順に形成し、このキャッ
プ層上にソース電極とドレイン電極とを有するととも
に、キャップ層の一部を除去したリセス部にゲート電極
を有するヘテロ接合電界効果トランジスタであって、 上記チャネル層とキャップ層が、インジウムリンから構
成され、上記電子供給層が、インジウムアルミニウムヒ
素から構成されることを特徴とするヘテロ接合電界効果
トランジスタ。 - 【請求項２】 上記請求項１に記載のヘテロ接合電界効
果トランジスタにおいて、 上記チャネル層は、ｎ形層を含むことを特徴とするヘテ
ロ接合電界効果トランジスタ。 - 【請求項３】 上記請求項１または請求項２に記載のヘ
テロ接合電界効果トランジスタにおいて、 上記チャネル層は、複数のｎ形層を含むことを特徴とす
るヘテロ接合電界効果トランジスタ。 - 【請求項４】 上記請求項１〜３のいずれかに記載のヘ
テロ接合電界効果トランジスタにおいて、 上記電子供給層は、ｎ形層を含むことを特徴とするヘテ
ロ接合電界効果トランジスタ。 - 【請求項５】 上記請求項１〜４のいずれかに記載のヘ
テロ接合電界効果トランジスタにおいて、 上記電子供給層は、複数のｎ形層を含むことを特徴とす
るヘテロ接合電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10147927A JP3141841B2 (ja) | 1998-05-28 | 1998-05-28 | ヘテロ接合電界効果トランジスタ |
| US09/318,735 US6320210B1 (en) | 1998-05-28 | 1999-05-26 | Hetero-junction field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10147927A JP3141841B2 (ja) | 1998-05-28 | 1998-05-28 | ヘテロ接合電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340451A JPH11340451A (ja) | 1999-12-10 |
| JP3141841B2 true JP3141841B2 (ja) | 2001-03-07 |
Family
ID=15441235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10147927A Expired - Lifetime JP3141841B2 (ja) | 1998-05-28 | 1998-05-28 | ヘテロ接合電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6320210B1 (ja) |
| JP (1) | JP3141841B2 (ja) |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0424128A (ja) | 1990-05-18 | 1992-01-28 | Fujitsu Ten Ltd | 定速走行制御装置 |
| JPH0547740A (ja) | 1991-08-07 | 1993-02-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH05102197A (ja) | 1991-10-07 | 1993-04-23 | Sumitomo Electric Ind Ltd | 電界効果トランジスタ |
| JP2616634B2 (ja) | 1992-05-15 | 1997-06-04 | 日本電気株式会社 | 電界効果トランジスタ |
| JPH05326562A (ja) | 1992-05-15 | 1993-12-10 | Sumitomo Electric Ind Ltd | 化合物半導体装置 |
| CA2090441A1 (en) * | 1993-02-26 | 1994-08-27 | Shigeru Nakajima | Field-effect transistor having a double pulse-doped structure |
| JP2730511B2 (ja) | 1995-02-22 | 1998-03-25 | 日本電気株式会社 | ヘテロ接合電界効果トランジスタ |
| JP3616447B2 (ja) * | 1996-02-27 | 2005-02-02 | 富士通株式会社 | 半導体装置 |
-
1998
- 1998-05-28 JP JP10147927A patent/JP3141841B2/ja not_active Expired - Lifetime
-
1999
- 1999-05-26 US US09/318,735 patent/US6320210B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6320210B1 (en) | 2001-11-20 |
| JPH11340451A (ja) | 1999-12-10 |
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