JPH1051007A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1051007A JPH1051007A JP8220677A JP22067796A JPH1051007A JP H1051007 A JPH1051007 A JP H1051007A JP 8220677 A JP8220677 A JP 8220677A JP 22067796 A JP22067796 A JP 22067796A JP H1051007 A JPH1051007 A JP H1051007A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- Liquid Crystal (AREA)
Abstract
(57)【要約】
【課題】 複数のゲイト電極を有する等価的に複数の薄
膜トランジスタが接続された構成において、一部のチャ
ネル領域に高電界が加わることを抑制する。 【解決手段】 活性層１００に重ねる１０９、１１０、
１１１でその幅が示されるゲイト電極の幅をドレイン領
域１０４側において最も幅広なものとする。こうするこ
とで、最もドレイン領域側におけるチャネル領域での電
界強度と他のチャネル領域における電界強度との違いを
是正することができる。そして、局部的に劣化や破壊が
進行してしまうことを抑制することができる。
膜トランジスタが接続された構成において、一部のチャ
ネル領域に高電界が加わることを抑制する。 【解決手段】 活性層１００に重ねる１０９、１１０、
１１１でその幅が示されるゲイト電極の幅をドレイン領
域１０４側において最も幅広なものとする。こうするこ
とで、最もドレイン領域側におけるチャネル領域での電
界強度と他のチャネル領域における電界強度との違いを
是正することができる。そして、局部的に劣化や破壊が
進行してしまうことを抑制することができる。
Description
【０００１】
【発明の属する技術分野】本明細書で開示する発明は、
高い特性と信頼性を有した薄膜トランジスタの構成に関
する。
高い特性と信頼性を有した薄膜トランジスタの構成に関
する。
【０００２】
【従来の技術】従来より、薄膜トランジスタを利用した
各種装置が知られている。しかし、薄膜トランジスタは
活性層を構成する珪素薄膜の結晶性が不十分であるが故
に、ドレイン領域とチャネル領域との間に形成される高
電界によって移動するキャリアが多く、これに起因して
ＯＦＦ電流値が高いという問題がある。また、同様な要
因により、耐圧が低く、劣化が顕著であるという問題が
ある。
各種装置が知られている。しかし、薄膜トランジスタは
活性層を構成する珪素薄膜の結晶性が不十分であるが故
に、ドレイン領域とチャネル領域との間に形成される高
電界によって移動するキャリアが多く、これに起因して
ＯＦＦ電流値が高いという問題がある。また、同様な要
因により、耐圧が低く、劣化が顕著であるという問題が
ある。
【０００３】このような問題を解決する手段として、特
公平５−４４１９５号に記載されている構成が知られて
いる。これは、等価的に複数の薄膜トランジスタを直列
に接続した構成とすることにより、一つの薄膜トランジ
スタに加わる電圧を低減するものである。
公平５−４４１９５号に記載されている構成が知られて
いる。これは、等価的に複数の薄膜トランジスタを直列
に接続した構成とすることにより、一つの薄膜トランジ
スタに加わる電圧を低減するものである。
【０００４】
【発明が解決しようとする課題】上述の特公平５−４４
１９５号に記載されている構成を実際に作製し動作させ
たところ、ドレイン側の薄膜トランジスタに高い電圧が
加わわってしまうことが判明した。即ち、各薄膜トラン
ジスタに電圧が分圧されず、ドレイン側の薄膜トランジ
スタに高い電圧が加わってしまうことが判明した。
１９５号に記載されている構成を実際に作製し動作させ
たところ、ドレイン側の薄膜トランジスタに高い電圧が
加わわってしまうことが判明した。即ち、各薄膜トラン
ジスタに電圧が分圧されず、ドレイン側の薄膜トランジ
スタに高い電圧が加わってしまうことが判明した。
【０００５】そして、高電圧動作をさせた場合にドレイ
ン側の薄膜トランジスタから順次破壊、または劣化が進
行してしまうことも判明した。
ン側の薄膜トランジスタから順次破壊、または劣化が進
行してしまうことも判明した。
【０００６】本明細書で開示する発明は、上記複数の薄
膜トランジスタを等価的に直列に接続した構成におい
て、一部の薄膜トランジスタに高電圧が加わることによ
る破壊や劣化の問題を解決する手段を提供することを課
題とする。
膜トランジスタを等価的に直列に接続した構成におい
て、一部の薄膜トランジスタに高電圧が加わることによ
る破壊や劣化の問題を解決する手段を提供することを課
題とする。
【０００７】
【課題を解決するための手段】本明細書で開示する発明
の一つは、共通に接続された複数のゲイト電極が活性層
に重なって配置された構造を有し、ドレイン側に配置さ
れた前記ゲイト電極の幅が最も広いことを特徴とする。
の一つは、共通に接続された複数のゲイト電極が活性層
に重なって配置された構造を有し、ドレイン側に配置さ
れた前記ゲイト電極の幅が最も広いことを特徴とする。
【０００８】他の発明の構成は、共通に接続された３つ
以上のゲイト電極が活性層に重なって配置された構造を
有し、ソースおよび／ドレイン側に配置された前記ゲイ
ト電極の幅が最も広いことを特徴とする。
以上のゲイト電極が活性層に重なって配置された構造を
有し、ソースおよび／ドレイン側に配置された前記ゲイ
ト電極の幅が最も広いことを特徴とする。
【０００９】他の発明の構成は、共通に接続された複数
のゲイト電極が活性層に重なって配置された構造を有
し、各ゲイト電極の幅が異なることを特徴とする。
のゲイト電極が活性層に重なって配置された構造を有
し、各ゲイト電極の幅が異なることを特徴とする。
【００１０】本明細書に開示する発明に組み合わせて、
ＬＤＤ領域やオフセットゲイト領域を配置する構成とし
てもよい。また、本明細書に開示する発明は、基板側か
ら見てゲイト電極が活性層の上にあるトップゲイト型、
あるいは基板側から見てゲイト電極が活性層の下にある
ボトムゲイト型のどちらにも利用することができる。
ＬＤＤ領域やオフセットゲイト領域を配置する構成とし
てもよい。また、本明細書に開示する発明は、基板側か
ら見てゲイト電極が活性層の上にあるトップゲイト型、
あるいは基板側から見てゲイト電極が活性層の下にある
ボトムゲイト型のどちらにも利用することができる。
【００１１】
【発明の実施の形態】図１にその具体的な構成を示すよ
うに、活性層１００に重なって１０９、１１０、１１１
でその幅が示される複数のゲイト電極１０６、１０７、
１０８が配置され、その幅を１０９、１１０、１１１で
示されるようにドレイン領域１０４側に行くに従って幅
広なものとする。
うに、活性層１００に重なって１０９、１１０、１１１
でその幅が示される複数のゲイト電極１０６、１０７、
１０８が配置され、その幅を１０９、１１０、１１１で
示されるようにドレイン領域１０４側に行くに従って幅
広なものとする。
【００１２】こうすることにより、最も高い電圧が加わ
ってしまうドレイン領域１０４側のチャネル領域におけ
る電界強度を緩和することができる。即ち、各ゲイト電
極したの活性層に形成されるチャネル領域における電界
強度の違いを是正することができる。
ってしまうドレイン領域１０４側のチャネル領域におけ
る電界強度を緩和することができる。即ち、各ゲイト電
極したの活性層に形成されるチャネル領域における電界
強度の違いを是正することができる。
【００１３】そして、ドレイン領域側のチャネル領域部
分から劣化や破壊が進行してしまうことを抑制すること
ができる。
分から劣化や破壊が進行してしまうことを抑制すること
ができる。
【００１４】
〔実施例１〕図１に本実施例の構成を示す。図１に示す
のは、等価的に３つの薄膜トランジスタが直列に接続さ
れた構成を有している。
のは、等価的に３つの薄膜トランジスタが直列に接続さ
れた構成を有している。
【００１５】図１において、１０１で示されるのがゲイ
ト電極である。このゲイト電極は、１０６、１０７、１
０８で示される３つの部分において、活性層１００と重
なっている。
ト電極である。このゲイト電極は、１０６、１０７、１
０８で示される３つの部分において、活性層１００と重
なっている。
【００１６】１０６、１０７、１０８の各ゲイト電極パ
ターンと重なる活性層の部分にチャネルが形成される。
このチャネルが形成される領域は、真性または実質的に
真性な導電型（Ｉ型）を有している。
ターンと重なる活性層の部分にチャネルが形成される。
このチャネルが形成される領域は、真性または実質的に
真性な導電型（Ｉ型）を有している。
【００１７】活性層１００の１０２、１１２、１１３、
１０４で示される部分にはＰ（リン）がドーピングされ
ており、Ｎ型となっている。
１０４で示される部分にはＰ（リン）がドーピングされ
ており、Ｎ型となっている。
【００１８】１０２で示される領域がソース領域であ
る。また１０４で示される領域がドレイン領域である。
る。また１０４で示される領域がドレイン領域である。
【００１９】また、１０３と１０５は、それぞれソース
コンタクト部とドレインコンタクト部である。
コンタクト部とドレインコンタクト部である。
【００２０】本実施例に示す構成で特徴とするのは、ゲ
イト電極として機能する１０６、１０７、１０８の各パ
ターンの幅が異なることである。即ち、１０９、１１
０、１１１で示される各寸法が異なることである。
イト電極として機能する１０６、１０７、１０８の各パ
ターンの幅が異なることである。即ち、１０９、１１
０、１１１で示される各寸法が異なることである。
【００２１】本実施例においては、１１１で示される寸
法を最も大きくしている。これは、複数の薄膜トランジ
スタを等価的に直列に接続した構成を採用した場合、ド
レイン側の薄膜トランジスタに最も高い電圧が加わると
いう観察事実に基づくものである。
法を最も大きくしている。これは、複数の薄膜トランジ
スタを等価的に直列に接続した構成を採用した場合、ド
レイン側の薄膜トランジスタに最も高い電圧が加わると
いう観察事実に基づくものである。
【００２２】このような構成とすることにより、各ゲイ
ト電極下部のチャネル領域中における電界強度をそれぞ
れ同じ（または同じ程度）とすることができ、特定の部
分のみで破壊や劣化が生じてしまうことを防ぐことがで
きる。
ト電極下部のチャネル領域中における電界強度をそれぞ
れ同じ（または同じ程度）とすることができ、特定の部
分のみで破壊や劣化が生じてしまうことを防ぐことがで
きる。
【００２３】〔実施例２〕本実施例の概略の構成を図２
に示す。図２に示すのは、活性層２０２と交差する部分
のゲイト線２０１の幅を部分的に幅広にすることによ
り、各対応する薄膜トランジスタ部分のチャネルの幅を
異ならせたことを特徴とする。
に示す。図２に示すのは、活性層２０２と交差する部分
のゲイト線２０１の幅を部分的に幅広にすることによ
り、各対応する薄膜トランジスタ部分のチャネルの幅を
異ならせたことを特徴とする。
【００２４】図において、２０３がソース領域であり、
２０４がドレイン領域である。本実施例においては、ド
レイン領域側に行くに従ってゲイト電極の幅を２０５、
２０６、２０７で示されるように順次広くすることによ
り、対応するチャネル長を順次長くし、そのことによ
り、チャネル内における電界強度を違いを是正すること
を特徴とする。
２０４がドレイン領域である。本実施例においては、ド
レイン領域側に行くに従ってゲイト電極の幅を２０５、
２０６、２０７で示されるように順次広くすることによ
り、対応するチャネル長を順次長くし、そのことによ
り、チャネル内における電界強度を違いを是正すること
を特徴とする。
【００２５】〔実施例３〕本明細書に開示する発明は、
アクティブマトリクス型の液晶表示パネルに利用するこ
とができる。特に高電圧を扱う必要のある周辺駆動回路
に利用することが有用である。以下において、アクティ
ブマトリクス型の液晶パネルを利用した各種装置の例を
示す。
アクティブマトリクス型の液晶表示パネルに利用するこ
とができる。特に高電圧を扱う必要のある周辺駆動回路
に利用することが有用である。以下において、アクティ
ブマトリクス型の液晶パネルを利用した各種装置の例を
示す。
【００２６】なお、液晶パネルには、バックライトから
の光照射によって表示を行うものと、外部からの光を反
射して表示を行う反射型と呼ばれる形式とがあるが、本
明細書に開示する発明はそのどちらにも利用することが
できる。
の光照射によって表示を行うものと、外部からの光を反
射して表示を行う反射型と呼ばれる形式とがあるが、本
明細書に開示する発明はそのどちらにも利用することが
できる。
【００２７】図３（Ａ）に示すのは、デジタルスチール
カメラや電子カメラ、または動画を扱うことができるビ
デオムービーと称される撮影装置である。
カメラや電子カメラ、または動画を扱うことができるビ
デオムービーと称される撮影装置である。
【００２８】この装置は、カメラ部２００２に配置され
たＣＣＤカメラ（または適当な撮影手段）で撮影した画
像を電子的に保存する機能を有している。そして撮影し
た画像を本体２００１に配置された液晶表示パネル２０
０３に表示する機能を有している。装置の操作は、操作
ボタン２００４によって行われる。
たＣＣＤカメラ（または適当な撮影手段）で撮影した画
像を電子的に保存する機能を有している。そして撮影し
た画像を本体２００１に配置された液晶表示パネル２０
０３に表示する機能を有している。装置の操作は、操作
ボタン２００４によって行われる。
【００２９】図３（Ｂ）に示すのは、携帯型のパーソナ
ルコンピュータ（情報処理装置）である。この装置は、
本体２１０１に装着された開閉可能なカバー（蓋）２１
０２に液晶表示パネル２１０４が備えられ、キーボード
２１０３から各種情報を入力したり、各種演算操作を行
うことができる。
ルコンピュータ（情報処理装置）である。この装置は、
本体２１０１に装着された開閉可能なカバー（蓋）２１
０２に液晶表示パネル２１０４が備えられ、キーボード
２１０３から各種情報を入力したり、各種演算操作を行
うことができる。
【００３０】図３（Ｃ）に示すのは、カーナビゲーショ
ンシステム（情報処理装置）にフラットパネルディスプ
レイを利用した場合の例である。カーナビゲーションシ
ステムは、アンテナ部２３０４と液晶表示パネル２３０
２を備えた本体から構成されている。
ンシステム（情報処理装置）にフラットパネルディスプ
レイを利用した場合の例である。カーナビゲーションシ
ステムは、アンテナ部２３０４と液晶表示パネル２３０
２を備えた本体から構成されている。
【００３１】ナビゲーションに必要とされる各種情報の
切り換えは、操作ボタン２３０３によって行われる。一
般には図示しないリモートコントロール装置によって操
作が行われる。
切り換えは、操作ボタン２３０３によって行われる。一
般には図示しないリモートコントロール装置によって操
作が行われる。
【００３２】図３（Ｄ）に示すのは、投射型の画像表示
装置の例である。図において、光源２４０２から発せら
れた光は、液晶表示パネル２４０３によって光学変調さ
れ、画像となる。画像は、ミラー２４０４、２４０５で
反射されてスクリーン２４０６に映し出される。
装置の例である。図において、光源２４０２から発せら
れた光は、液晶表示パネル２４０３によって光学変調さ
れ、画像となる。画像は、ミラー２４０４、２４０５で
反射されてスクリーン２４０６に映し出される。
【００３３】図３（Ｅ）に示すのは、ビデオカメラ（撮
影装置）の本体２５０１にビューファインダーと呼ばれ
る表示装置が備えられた例である。
影装置）の本体２５０１にビューファインダーと呼ばれ
る表示装置が備えられた例である。
【００３４】ビューファインダーは、大別して液晶表示
パネル２５０２と画像が映し出される接眼部２５０３と
から構成されている。
パネル２５０２と画像が映し出される接眼部２５０３と
から構成されている。
【００３５】図３（Ｅ）に示すビデオカメラは、操作ボ
タン２５０４によって操作され、テープホルダー２５０
５に収納された磁気テープに画像が記録される。また図
示しないカメラによって撮影された画像は液晶表示パネ
ル２５０２に表示される。また表示装置２５０２には、
磁気テープに記録された画像が映し出される。
タン２５０４によって操作され、テープホルダー２５０
５に収納された磁気テープに画像が記録される。また図
示しないカメラによって撮影された画像は液晶表示パネ
ル２５０２に表示される。また表示装置２５０２には、
磁気テープに記録された画像が映し出される。
【００３６】〔実施例４〕本実施例は、図２に示す実施
例２の構成を変形したものである。図２に示すような構
成は、ソースからドレインへの経路とドレインからソー
スへの経路とが異なることになるので、供給される信号
電圧の極性が反転する場合には、動作の対称性が保持さ
れないという問題がある。
例２の構成を変形したものである。図２に示すような構
成は、ソースからドレインへの経路とドレインからソー
スへの経路とが異なることになるので、供給される信号
電圧の極性が反転する場合には、動作の対称性が保持さ
れないという問題がある。
【００３７】そこで本実施例においては、図４に示すよ
うに、ソース領域側のゲイト電極の幅２０５とドレイン
領域側のゲイト電極の幅２０７とを中央のゲイト電極の
幅２０６に比較して幅広なものとし、かつその寸法と同
一なものとしている。
うに、ソース領域側のゲイト電極の幅２０５とドレイン
領域側のゲイト電極の幅２０７とを中央のゲイト電極の
幅２０６に比較して幅広なものとし、かつその寸法と同
一なものとしている。
【００３８】こうすることにより、ソース領域２０３か
らドレイン領域２０４への経路（キャリアが移動する経
路）と、ドレイン領域２０４からソース領域２０３への
経路（キャリアが移動する経路）とを同じものとするこ
とができる。そして、ソース／ドレイン間に供給される
信号電圧の極性が反転した場合であっても動作の対称性
を保持することができる。
らドレイン領域２０４への経路（キャリアが移動する経
路）と、ドレイン領域２０４からソース領域２０３への
経路（キャリアが移動する経路）とを同じものとするこ
とができる。そして、ソース／ドレイン間に供給される
信号電圧の極性が反転した場合であっても動作の対称性
を保持することができる。
【００３９】
【発明の効果】本明細書で開示する発明を利用すること
により、複数の薄膜トランジスタを等価的に直列に接続
した構成において、一部の薄膜トランジスタに高電圧が
加わることによる破壊や劣化の問題を解決することがで
きる。
により、複数の薄膜トランジスタを等価的に直列に接続
した構成において、一部の薄膜トランジスタに高電圧が
加わることによる破壊や劣化の問題を解決することがで
きる。
【図１】等価的に複数の薄膜トランジスタが接続された
構成の概略を示す図。
構成の概略を示す図。
【図２】等価的に複数の薄膜トランジスタが接続された
構成の概略を示す図。
構成の概略を示す図。
【図３】発明を利用した装置の概要を示す図。
１００ 活性層 １０１ ゲイト電極 １０２ ソース領域 １０３ ソースコンタクト １０４ ドレイン領域 １０５ ドレインコンタクト １０６ ゲイト電極 １０７ ゲイト電極 １０８ ゲイト電極 １０９ ゲイト電極幅 １１０ ゲイト電極幅 １１１ ゲイト電極幅 １１２ Ｎ型の領域 １１３ Ｎ型の領域 ２０１ ゲイト線 ２０２ 活性層 ２０３ ソース領域 ２０４ ドレイン領域 ２０５ ゲイト電極幅 ２０６ ゲイト電極幅 ２０７ ゲイト電極幅
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１０月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】等価的に複数の薄膜トランジスタが接続された
構成の概略を示す図。
構成の概略を示す図。
【図２】等価的に複数の薄膜トランジスタが接続された
構成の概略を示す図。
構成の概略を示す図。
【図３】発明を利用した装置の概要を示す図。
【図４】等価的に複数の薄膜トランジスタが接続された
構成の概略を示す図。
構成の概略を示す図。
【符号の説明】 １００ 活性層 １０１ ゲイト電極 １０２ ソース領域 １０３ ソースコンタクト １０４ ドレイン領域 １０５ ドレインコンタクト １０６ ゲイト電極 １０７ ゲイト電極 １０８ ゲイト電極 １０９ ゲイト電極幅 １１０ ゲイト電極幅 １１１ ゲイト電極幅 １１２ Ｎ型の領域 １１３ Ｎ型の領域 ２０１ ゲイト線 ２０２ 活性層 ２０３ ソース領域 ２０４ ドレイン領域 ２０５ ゲイト電極幅 ２０６ ゲイト電極幅 ２０７ ゲイト電極幅
Claims (3)
- 【請求項１】共通に接続された複数のゲイト電極が活性
層に重なって配置された構造を有し、 ドレイン側に配置された前記ゲイト電極の幅が最も広い
ことを特徴とする半導体装置。 - 【請求項２】共通に接続された３つ以上のゲイト電極が
活性層に重なって配置された構造を有し、 ソースおよび／ドレイン側に配置された前記ゲイト電極
の幅が最も広いことを特徴とする半導体装置。 - 【請求項３】共通に接続された複数のゲイト電極が活性
層に重なって配置された構造を有し、 各ゲイト電極の幅が異なることを特徴とする半導体装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8220677A JPH1051007A (ja) | 1996-08-02 | 1996-08-02 | 半導体装置 |
| US08/901,473 US6104067A (en) | 1996-08-02 | 1997-07-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8220677A JPH1051007A (ja) | 1996-08-02 | 1996-08-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1051007A true JPH1051007A (ja) | 1998-02-20 |
Family
ID=16754741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8220677A Pending JPH1051007A (ja) | 1996-08-02 | 1996-08-02 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6104067A (ja) |
| JP (1) | JPH1051007A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100569261B1 (ko) * | 1998-08-31 | 2006-08-11 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터 액정 표시 소자 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10154816A (ja) | 1996-11-21 | 1998-06-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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