JPH1051009A - 多層活性膜を含む薄膜スイッチング素子及びその製造方法 - Google Patents
多層活性膜を含む薄膜スイッチング素子及びその製造方法Info
- Publication number
- JPH1051009A JPH1051009A JP9136768A JP13676897A JPH1051009A JP H1051009 A JPH1051009 A JP H1051009A JP 9136768 A JP9136768 A JP 9136768A JP 13676897 A JP13676897 A JP 13676897A JP H1051009 A JPH1051009 A JP H1051009A
- Authority
- JP
- Japan
- Prior art keywords
- film
- amorphous silicon
- hydrogenated amorphous
- chlorine
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6732—Bottom-gate only TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6746—Amorphous silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/24—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using chemical vapour deposition [CVD]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
- H10P14/2901—Materials
- H10P14/2902—Materials being Group IVA materials
- H10P14/2905—Silicon, silicon germanium or germanium
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/32—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
- H10P14/3202—Materials thereof
- H10P14/3204—Materials thereof being Group IVA semiconducting materials
- H10P14/3211—Silicon, silicon germanium or germanium
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/34—Deposited materials, e.g. layers
- H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
- H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
- H10P14/3411—Silicon, silicon germanium or germanium
Landscapes
- Thin Film Transistor (AREA)
Abstract
その製造方法を提供する。 【解決手段】 前記薄膜スイッチング素子はa−Si:
H(:Cl)膜とa−Si:H膜とを含む多層活性膜を
具備する。従って、低い光伝導度を有し、よって漏れ電
流が減り、且つ大きい電界効果移動度及び低いスレッシ
ョルド電圧を有する。
Description
係り、特に非晶質シリコンを用いた薄膜スイッチング素
子に関する。
or:以下、TFTと称する)は液晶表示装置(Liquid C
rystal Display:以下、LCDと称する)の画素電極駆
動素子として広く用いられる。TFTは通常、非晶質シ
リコン、多結晶シリコン又はCdSeからなる活性膜を
含む。このうち、水素化した非晶質シリコン(Hydrogen
ated amorphous silicon:以下、a−Si:Hと略す)
TFTは量産性と大面積化の側面において優れた長所を
有する。
は電界効果移動度を増加させ、バックライト照明下でオ
フ−電流を減少させることである。ところで、a−S
i:Hは高い光伝導度を有するためバックライト照明下
でハイレベルの漏れ電流が発生する。このような漏れ電
流は高強度のバックライトを用いるプロジェクションデ
ィスプレイに深刻な問題をもたらす。従って、良質のT
FT−LCDを具現するためにはa−Si:H TFT
で光漏れ電流を減少させることが重要である。
てN.Hirano et al、A 33cm−Di
agonal High−Resolution Mu
lti−color TFT−LCD with Fu
lly Self−Aligned a−Si:H T
FTs IDRC 94, 369, 1994にun
doped a−Si:H膜を薄くする方法が記載され
ている。しかしながら、上述した従来の方法によれば光
漏れ電流はある程度減るが、電界効果移動度も共に減少
する恐れがある。
伝導度を有することによって光漏れ電流が減り且つ電界
効果移動度が高い非晶質シリコン薄膜スイッチング素子
を提供することにある。本発明の他の目的は前記薄膜ス
イッチング素子の製造方法を提供することにある。
めに本発明による薄膜スイッチング素子は塩素を含む水
素化した非晶質シリコン膜〔chlorine−con
taining hydrogenated amor
phous silicon: 以下、a−Si:
H(:Cl)と略す]とa−Si:H膜とを積層してな
る多層活性膜を含む。さらに、本発明による薄膜スイッ
チング素子は濃度が0〜104ppmであるa−Si:
H(:Cl)膜と濃度が1〜105ppmであるa−S
i:H(:Cl)膜とを積層してなる多層活性膜を含
む。
子は絶縁基板、第1導電膜パターン、絶縁膜、多層活性
膜及び第2導電膜パターンを含む。前記第1導電膜パタ
ーンは絶縁基板上に形成される。多層活性膜は第1導電
膜パターン上に形成された絶縁膜上に形成され、a−S
i:H(:Cl)膜とa−Si:H膜とを積層してなっ
ても良く、濃度が0〜104ppmであるa−Si:H
(:Cl)膜と濃度が1〜105ppmであるa−S
i:H(:Cl)膜とを積層してなっても良い。第2導
電膜パターンは多層活性膜上に形成され、第1導電膜パ
ターンの両側面と部分的にオーバーラップされる。特
に、多層活性膜はa−Si:H(:Cl)膜よりなる下
部活性膜とa−Si:H膜よりなる上部活性膜とからな
ることが好ましい。そして、前記薄膜スイッチング素子
は液晶表示装置用の薄膜スイッチング素子であることが
好ましい。
膜スイッチング素子の多層活性膜は、塩素ソースガスと
シリコンソースガスとの混合ガスをプラズマ化学気相蒸
着方法で蒸着してa−Si:H(:Cl)膜を形成し、
シリコンソースガスをプラズマ化学気相蒸着方法で蒸着
してa−Si:H膜を形成することによってなる。
スガスとのフロー率の比は0.001〜0.5であるこ
とが好ましい。
による薄膜スイッチング素子の多層活性膜は、塩素ソー
スガスとシリコンソースガスとのフロー率の比を0〜
0.1としてプラズマ化学気相蒸着方法で蒸着して濃度
が0〜104ppmであるa−Si:H(:Cl)膜を
形成し、塩素ソースガスとシリコンソースガスとのフロ
ー率の比が0.001〜0.5としてプラズマ化学気相
蒸着方法で蒸着して濃度が1〜105ppmであるa−
Si:H(:Cl)膜を形成することによってなる。こ
の際、塩素ソースガスはSiCl4 、SiH2 Cl2 及
びSiHCl3 の中から選択されたいずれか一つのガス
であり、前記シリコンソースガスはSiH4、SiH4
/H2 、Si2 H6 、Si2 H6 /He及びSi2 H6
/H2 の中から選択されたいずれか一つのガスであるこ
とが好ましい。
明の好ましい実施例を詳細に説明する。しかしながら、
本発明は以下の実施例に限定されず、様々な形態で具現
される。只、本実施例は本発明を完全に開示し、当業者
に発明の範疇を完全に知らせるために提供される。添付
した図面において複数個の膜と領域の厚さは明瞭性のた
めに強調した。さらに、一枚の膜が他の膜又は基板上に
存在すると述べられた場合、一枚の膜は他の膜又は基板
の真上に存在することもあり、膜間膜が存在することも
ある。そして、以下の実施例においてスイッチング素子
はトランジスタだけでなくスイッチング機能をするいず
れの素子をも示す。図面において同一の参照符号は同一
部材を示す。
性膜は多層膜よりなる。図1には本発明による逆スタガ
ード型薄膜スイッチング素子を示した。図1を参照すれ
ば、絶縁基板10上にゲート電極11と絶縁膜12が順
に積層されている。絶縁膜12上には下部活性膜13と
上部活性膜14とからなる二重膜構造の活性膜が形成さ
れている。上部活性膜14の所定領域上にはオミック接
触膜15を介在してソース/ドレイン電極16が形成さ
れている。
H膜と塩素(Cl)を含むa−Si:H(:Cl)膜と
が積層されてなる二重膜より構成される。即ち、下部活
性膜13がa−Si:H膜から形成されると、上部活性
膜14はa−Si:H(:Cl)膜から形成され、これ
に対して下部活性膜13がa−Si:H(Cl)膜より
形成されると、上部活性膜14はa−Si:H膜より形
成される。
電界効果移動度が高いa−Si:H膜と低い光伝導度を
有するaーSi:H(:Cl)膜とからなる。a−S
i:H(:Cl)膜は蒸着時塩素を用いるため、塩素の
食刻作用によってSi−H及び結合エネルギが比較的低
いSi−Siが取り除かれる。従ってフェルミ準位がバ
ランスバンド側に移動し、よって光伝導度が低くなる。
従って、薄膜スイッチング素子の電界効果移動度は高く
なり漏れ電流の発生は減る。
下部活性膜13は塩素の濃度が0〜104ppmである
a−Si:H膜から、上部活性膜14は塩素の濃度が1
〜105ppmであるa−Si:H膜からなっても良
い。
って塩素の濃度が高い上部活性膜では光伝導度を低くし
て低いオフ電流値を有させ、塩素濃度が低い下部活性膜
では電界効果移動度とスレッショルド電圧を向上するこ
とによって薄膜スイッチング素子の特性を向上させる。
性膜のみ説明したが、二重膜以上の多層膜構造であって
も良い。さらに、図2には逆スタガード型の薄膜スイッ
チング素子を示したが、その他にもスタガード型、プレ
ーナー型、逆プレーナー型などで形成し得ることは当業
者にとって明らかである。
活性膜がa−Si:H(:Cl)膜より形成された薄膜
スイッチング素子の製造方法について説明する。
導電膜、例えばクロム又はアルミニウム膜などを形成し
た後パタニングしてゲート電極パターン11を形成す
る。次に、ゲート電極パターン11の形成された結果物
上に絶縁膜12を形成する。絶縁膜はシリコン窒化膜の
ような単一膜又はシリコン酸化膜(SiO2 )/シリコ
ン窒化膜(SiNX )又はアルミニウム酸化膜(Al2
O3 )/シリコン窒化膜(SiNX )のような積層構造
に形成する。次いで、絶縁膜12上にa−Si:H膜1
3を形成する。a−Si:H膜13は150〜350℃
でSiH4 、SiH4 /H2 、Si2 H6 、Si2 H6
/He及びSi2 H6 /H2 の中から選択されたいずれ
か一つのガスを0.1〜10sccmでフローさせて1
00〜700Åの厚さに形成する。次に、a−Si:H
膜13上にa−Si:H(:Cl)膜14を形成する。
a−Si:H(:Cl)膜14はシリコンソースガス
(SiH4 、SiH4 /H2 、Si2 H6 、Si2 H6
/He及びSi2 H6 /H2 の中から選択されたいずれ
か一つのガス)に塩素を含むガスとしてSiCl4 、S
iH2 Cl2 及びSiHCl3 の中から選択されたいず
れか一つのガスを添加して500〜2500Åの厚さに
形成する。この際、シリコンソースガースは0.1〜1
0sccmで、塩素を含むガスは0.0001〜10s
ccmでフローさせる。次いで、a−Si:H(:C
l)膜14上にn+ 非晶質シリコン膜やn+微細結晶質
シリコン膜を形成してオーミック接触膜15を形成す
る。次に、オーミック接触膜15上に導電膜を形成した
後、ソース/ドレイン電極16にパタニングして薄膜ス
イッチング素子を完成する。ソース/ドレイン形成のた
めの導電膜はAl又はCrなどを用いて形成する。
104ppmであるa−Si:H膜であって、上部活性
膜14は塩素濃度が1〜105ppmであるa−Si:
H膜からなる薄膜スイッチング素子の製造方法について
説明する。
膜12を前記のように形成した後、シリコンソースガス
(SiH4 、SiH4 /H2 、Si2 H6 、Si2 H6
/He及びSi2 H6 /H2 の中から選択されたいずれ
か一つのガス)にSiCl4、SiH2 Cl2 及びSi
HCl3 の中から選択されたいずれか一つのガスを添加
して塩素濃度が0〜104ppmである下部活性膜13
を100〜700Åの厚さに形成する。この際、シリコ
ンソースガースは0.1〜10sccmで、塩素を含む
ガスは0〜4sccmでフローさせる。次いで、塩素を
含むガスのフロー率を0.001〜5sccmに変化さ
せて塩素の濃度が1〜105ppmである上部活性膜1
4を500〜2500Åの厚さに形成する。次に、上部
活性膜14上にオミック接触膜15及びソース/ドレイ
ン電極16を形成する段階は前述したような方法で行
う。
に詳細に説明する。
法を決定するためにSiH2 Cl2 とSiH4 とのフロ
ー比を変化させながら絶縁基板上に非晶質シリコン膜を
形成した後、非晶質シリコン膜内の塩素含有量を二次イ
オン質量分析器(SIMS:Secondary Ion Mass Spect
rometry )を用いて測定した。その結果を図2に示し
た。図2にSiH2 Cl2 とSiH4 とのフロー率の比
をそれぞれ0.2、0.1及び0として形成した非晶質
シリコン膜内の塩素含有量がそれぞれ点線、一点鎖線及
び実線で示した。
がそれぞれ0.1、0.2の時、塩素の含有量は7×1
018cm−3 、4×1019cm−3 であった。これによ
って、SiH2 Cl2 とSiH4 とのフロー率の比と非
晶質シリコン膜内の塩素の含有量が増加することが判
る。SiH2 Cl2 とSiH4 とのフロー率の比が0の
場合も相変わらず微量の塩素が検出された。これはチャ
ンバ壁などに染み込まれた塩素が蒸着時はみ出されたか
らである。即ち、図2から判るようにSiH2 Cl2 と
SiH4 とのフロー率の比を調節することによって望む
程の塩素を含む非晶質シリコン膜を形成して薄膜スイッ
チング素子の活性膜として用い得る。
の測定 本発明の製造方法の中いずれか一つによって製造された
薄膜スイッチング素子で伝導度が低減することを証明す
るためにドレイン電流−ゲート電圧の特性を測定した。
技術によって1500Åの厚さのa−Si:H膜のみか
ら形成された活性膜のみを具備する薄膜スイッチング素
子を示し、対照群2は従来の技術によって1500Åの
厚さのa−Si:H(:Cl)膜よりなる活性領域のみ
を具備する薄膜スイッチング素子を示す。そして、実験
群1は本発明により500Åの厚さのa−Si:H(:
Cl)膜からなる下部活性膜と1000Å厚さのa−S
i:H膜からなる上部活性膜とを有する薄膜スイッチン
グ素子を示し、実験群2は本発明によって500Å厚さ
a−Si:H膜よりなる下部活性膜と1000Å厚さの
a−Si:H(:Cl)膜からなる上部活性膜とを有す
る薄膜スイッチング素子をそれぞれ示す。対照群1,2
及び実験群1,2のドレイン電流−ゲート電圧特性を測
定した結果を図3乃至図6に示した。
し対照群2のオフ電流が約1/10位減少した。さら
に、図5及び図6から判るように実験群1及び2は対照
群2と同様に低いオフ電流値を有する。即ち、活性膜の
一部がa−Si:H(:Cl)膜から形成されても全体
活性膜がa−Si:H(:Cl)膜よりなる薄膜スイッ
チング素子と同様に低いオフ電流値を有することが判
る。さらに、図4及び図5を参照すれば、実験群1,2
のサブスレッショルド傾斜は約0.45V/decで、
on/off電流の比率は106 以上であることが判
る。
度を測定した結果を図7乃至図11に示した。薄膜スイ
ッチング素子の電界効果移動度は、ID 1/2=〔μFE
(W/L)Ci(VG −VTH)VD 〕1/2の式で求め
た。図7から判るように対照群1の電界効果移動度は
0.48cm2 /Vsであるに対して図8のように対照
群2の電界効果移動度は0.40cm2 /Vsである。
これによって、塩素が含まれると電界効果移動度が減る
ことが判る。
1の電界効果移動度は0.52cm2 /Vsであり、図
10のように実験群2の電界効果移動度は0.42cm
2 /Vsであった。即ち、a−Si:H(:Cl)膜で
のみ活性膜を形成した従来の薄膜スイッチング素子(対
照群2)に比し電界効果移動度が向上したことが判る。
例え実験群1,2が部分的にa−Si:H(:Cl)膜
を含んだとしても実験群1,2の電界効果移動度は従来
のa−Si:H膜のみでなる薄膜スイッチング素子(対
照群1)の電界効果移動度とほぼ同一であることが判
る。
果を図11乃至図14に示した。この際、対照群1,2
及び実験群1,2の活性膜の幅(W)と長さ(L)はそ
れぞれ60μmと30μmであった。
ト電圧が20Vならドレイン電流は1.12×10−6
Aで飽和されたし、図12のように対照群2ではゲート
電圧が20Vならドレイン電流は0.76×10−6 A
で飽和された。即ち、a−Si:H(:Cl)膜のみで
活性膜を形成する(対照群2)とドレイン飽和電流が急
激に減ることが判る。
群1ではゲートの電圧が20Vならドレイン電流は1.
30×10−6 Aで飽和されたし、図14に示したよう
に実験群2ではドレイン飽和電流が0.96×10−6
Aであった。即ち、本発明によれば、対照群2に比し出
力特性が向上し、a−Si:H(:Cl)膜を下部活性
膜として、a−Si:H膜を上部活性膜として形成する
場合(実験群1)は対照群1及び対照群2に比しその出
力特性が著しく向上することが判る。
伝導度とのフロー率比測定 活性膜内に塩素の含有量と暗伝導度及び光伝導度間の相
関関係を調べるためにSiH2 Cl2 とSIH4 とのフ
ロー率の比を0乃至0.12に変化させながら暗伝導度
及び光伝導度をそれぞれ測定した。特に、光伝導度は1
00mW/cm2 で測定した結果を図15に示した。
SIH4 の値と暗及び光伝導度の値が反比例することが
判る。これは、活性膜内の塩素の含有量が増加するほど
フェルミ準位が価伝導帯(Ev)側に移動して暗及び光
伝導度が低減するからであると思われる。
ーの特性比較 対照群1,2及び実験群1,2の暗及び光照射時トラン
スファー特性を比較した結果を図16及び図17に示し
た。この際、各薄膜スイッチング素子のチャンネル側に
1200ルクスの光を照射した。
照射時のオフ電流が対照群1のオフ電流より約1/10
0程度小さいことが判る。さらに、図17を参照すれ
ば、実験群2(下部活性膜をa−Si:H膜より形成し
上部活性膜をa−Si:H(:Cl)膜より形成した場
合)のオフ電流値も対照群1のオフ電流より約1/10
0程度減ったことが判る。即ち、スレッショルド電圧が
低くなることなく光漏れ電流を減らし得る。その結果、
薄膜スイッチング素子をLCDに用いる際、漏れ電流の
減少により画質を向上することができ、上品のLCDを
製作し得る。
Si:H膜とa−Si:H(:Cl)膜とを含む多層膜
を薄膜スイッチング素子の活性膜として形成することに
よってオフ電流を既存の薄膜スイッチング素子に比べ約
1/10程度に減少させ、電界効果移動度及びスレショ
ルド電圧を向上させ得る。特に、光照射時のオフ電流が
既存の薄膜スイッチング素子の約1/100程度なので
バックライト照明時の漏れ電流を大幅に減らし得る。
タの断面図である。
と非晶質シリコン膜内の塩素含有量との関係を示したグ
ラフである。
ン電流−ゲート電圧特性を示したグラフである。
ン電流−ゲート電圧特性を示したグラフである。
流−ゲート電圧特性を示したグラフである。
流−ゲート電圧特性を示したグラフである。
果移動度を示したグラフである。
果移動度を示したグラフである。
動度を示したグラフである。
移動度を示したグラフである。
特性を示したグラフである。
特性を示したグラフである。
を示したグラフである。
を示したグラフである。
と暗伝導度及び光伝導度間の関係を示したグラフであ
る。
び光照射時のトランスファー特性を示したグラフであ
る。
照射時のトランスファー特性を示したグラフである。
Claims (20)
- 【請求項1】 塩素を含む水素化した非晶質シリコン膜
と水素化した非晶質シリコン膜とを含む多層活性膜を具
備することを特徴とする薄膜スイッチング素子。 - 【請求項2】 前記多層活性膜は二重膜であることを特
徴とする請求項1に記載の薄膜スイッチング素子。 - 【請求項3】 前記塩素を含む水素化した非晶質シリコ
ン膜は0.1〜106ppmの塩素を含むことを特徴と
する請求項2に記載の薄膜スイッチング素子。 - 【請求項4】 濃度が0〜104ppmである塩素を含
む水素化した非晶質シリコン膜と、濃度が1〜105p
pmである塩素を含む水素化した非晶質シリコン膜とを
含む多層活性膜を具備することを特徴とする薄膜スイッ
チング素子。 - 【請求項5】 前記多層活性膜は二重膜であることを特
徴とする薄膜スイッチング素子。 - 【請求項6】 絶縁基板と、 前記絶縁基板上に形成された第1導電膜パターンと、 前記第1導電膜パターン上に形成された絶縁膜と、 前記絶縁膜上に形成され、塩素を含む水素化した非晶質
シリコン膜と水素化した非晶質シリコン膜とを含む多層
活性膜と、 前記多層活性膜上に形成され、前記第1導電膜パターン
の両側面と部分的にオーバーラップされる第2導電膜パ
ターンとを具備することを特徴とする薄膜スイッチング
素子。 - 【請求項7】 前記多層活性膜は二重膜であることを特
徴とする請求項6に記載の薄膜スイッチング素子。 - 【請求項8】 前記二重膜は塩素を含む水素化した非晶
質シリコン膜からなる下部活性膜と、水素化した非晶質
シリコン膜からなる上部活性膜とから形成されることを
特徴とする請求項7に記載の薄膜スイッチング素子。 - 【請求項9】 前記塩素を含む水素化した非晶質シリコ
ン膜は0.1〜106ppmの塩素を含むことを特徴と
する請求項8に記載の薄膜スイッチング素子。 - 【請求項10】 前記多層活性膜と前記第2導電膜パタ
ーンとの間にオーミック(ohmic)接触用膜をさら
に具備することを特徴とする請求項6に記載の薄膜スイ
ッチング素子。 - 【請求項11】 前記薄膜スイッチング素子は液晶表示
装置用の薄膜スイッチング素子であることを特徴とする
請求項6に記載の薄膜スイッチング素子。 - 【請求項12】 絶縁基板と、前記絶縁基板上に形成さ
れた第1導電膜パターンと、 前記第1導電膜パターン上に形成された絶縁膜と、 前記絶縁膜上に形成され、0〜104ppmの濃度を有
する塩素を含む水素化した非晶質シリコン膜と1〜10
5ppmの濃度を有する塩素を含む水素化した非晶質シ
リコン膜とを含む多層活性膜と、 前記多層活性膜上に形成され、前記第1導電膜パターン
の両側面と部分的にオーバーラップされる第2導電膜パ
ターンとを具備することを特徴とする薄膜スイッチング
素子。 - 【請求項13】 前記多層活性膜と第2導電膜パターン
との間にオミック接触用膜をさらに具備することを特徴
とする請求項12に記載の薄膜スイッチング素子。 - 【請求項14】 前記薄膜スイッチング素子は液晶表示
装置用のスイッチング素子であることを特徴とする請求
項12に記載の薄膜スイッチング素子。 - 【請求項15】 絶縁基板上に形成され、塩素を含む水
素化した非晶質シリコン膜と水素化した非晶質シリコン
膜とを含む多層活性膜を具備する薄膜スイッチング素子
を製造する方法において、 前記絶縁基板上にシリコンソースガスをプラズマ化学気
相蒸着方法でフローさせて水素化した非晶質シリコン膜
を形成する段階と、 前記絶縁基板上に塩素ガスとシリコンソースガスとの混
合ガスをプラズマ化学気相蒸着方法でフローさせて塩素
を含む水素化した非晶質シリコン膜を形成する段階とを
含むことを特徴とする薄膜スイッチング素子の製造方
法。 - 【請求項16】 前記塩素ソースガスはSiCl4 、S
iH2 Cl2 及びSiHCl3 の中から選択されたいず
れか一つのガスであることを特徴とする請求項15に記
載の薄膜スイッチング素子の製造方法。 - 【請求項17】 前記シリコンソースガスはSiH4 、
SiH4 /H2 、Si2 H6 、Si2 H6 /H2 の中か
ら選択されたいずれか一つのガスであることを特徴とす
る請求項15に記載の薄膜スイッチング素子の製造方
法。 - 【請求項18】 前記気体混合物をフローさせる段階に
おいて、塩素ソースガスとシリコンソースガスのフロー
率をそれぞれ調節して塩素ソースガスとシリコンソース
ガスとのフロー率の比が0.001〜0.5となるよう
にすることを特徴とする請求項15に記載の薄膜スイッ
チング素子の製造方法。 - 【請求項19】 絶縁基板上に形成され、濃度が0〜1
04ppmである塩素を含む水素化した非晶質シリコン
膜と、濃度が1〜105ppmである塩素を含む水素化
した非晶質シリコン膜とを含む多層活性膜を具備する薄
膜スイッチング素子を製造する方法において、 塩素ソースガスとシリコンソースガスとの混合気体を、
塩素ソースガスとシリコンソースガスとのフロー率の比
が0〜0.4となるよう調節しながら前記絶縁基板上に
フローさせて濃度が0〜104ppmである塩素を含む
水素化した非晶質シリコン膜を形成する段階と、 塩素ソースガスとシリコンソースガスとの混合気体を、
塩素ソースガスとシリコンソースガスとのフロー率の比
が0.001〜0.5となるよう調節しながら前記絶縁
基板上にフローさせて濃度が1〜105ppmである塩
素を含む水素化した非晶質シリコン膜を形成する段階と
を含むことを特徴とする薄膜スイッチング素子の製造方
法。 - 【請求項20】 前記塩素ソースガスはSiCl4 、S
iH2 Cl2 及びSiHCl3 の中から選択されたいず
れか一つのガスで、前記シリコンソースガスはSi
H4 、SiH4 /H2 、Si2 H6 、Si2 H6 /He
及びSi2 H6 /H2 の中から選択されたいずれか一つ
のガスであることを特徴とする請求項19に記載の薄膜
スイッチング素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960018083A KR970077745A (ko) | 1996-05-28 | 1996-05-28 | 염소가 함유된 비정질 실리콘/비정질 실리콘 다층을 활성층으로 이용한 박막 트랜지스터의 구조 및 제조 방법 |
| KR96P18083 | 1996-05-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1051009A true JPH1051009A (ja) | 1998-02-20 |
Family
ID=19459858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9136768A Pending JPH1051009A (ja) | 1996-05-28 | 1997-05-27 | 多層活性膜を含む薄膜スイッチング素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5970325A (ja) |
| JP (1) | JPH1051009A (ja) |
| KR (1) | KR970077745A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011151382A (ja) * | 2009-12-21 | 2011-08-04 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタとその作製方法 |
| US20140240632A1 (en) * | 2008-02-15 | 2014-08-28 | Lg Display Co., Ltd. | Array substrate and liquid crystal display module including tft having improved mobility and method of fabricating the same |
| JP2014212346A (ja) * | 2007-10-05 | 2014-11-13 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US9087750B2 (en) | 2009-12-23 | 2015-07-21 | Samsung Display Co., Ltd. | Touch screen substrate, method of manufacturing the same, and display panel including the touch screen substrate |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100731430B1 (ko) * | 2005-10-20 | 2007-06-21 | 삼성에스디아이 주식회사 | 이중 활성층을 갖는 박막트랜지스터 및 그 제조방법과,상기 박막트랜지스터를 사용한 평판표시장치,유기전계발광표시장치 및 액정표시장치 |
| KR101576813B1 (ko) * | 2007-08-17 | 2015-12-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
| KR20130021607A (ko) * | 2011-08-23 | 2013-03-06 | 삼성디스플레이 주식회사 | 저저항 배선, 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법 |
| KR101976212B1 (ko) * | 2011-10-24 | 2019-05-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
| KR102797020B1 (ko) * | 2024-07-05 | 2025-04-21 | 경상국립대학교 산학협력단 | 보호막으로 커버된 전이금속 디칼코게나이드를 포함하는 전계 효과 트랜지스터 및 이의 제조방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4196438A (en) * | 1976-09-29 | 1980-04-01 | Rca Corporation | Article and device having an amorphous silicon containing a halogen and method of fabrication |
| JPH0740101B2 (ja) * | 1985-04-23 | 1995-05-01 | 旭硝子株式会社 | 薄膜トランジスタ |
| EP0323896B1 (en) * | 1988-01-07 | 1996-04-17 | Fujitsu Limited | Complementary semiconductor device |
| US5655691A (en) * | 1992-02-24 | 1997-08-12 | Homax Products, Inc. | Spray texturing device |
| JP3073327B2 (ja) * | 1992-06-30 | 2000-08-07 | キヤノン株式会社 | 堆積膜形成方法 |
-
1996
- 1996-05-28 KR KR1019960018083A patent/KR970077745A/ko not_active Withdrawn
-
1997
- 1997-05-20 US US08/858,974 patent/US5970325A/en not_active Expired - Lifetime
- 1997-05-27 JP JP9136768A patent/JPH1051009A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014212346A (ja) * | 2007-10-05 | 2014-11-13 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US20140240632A1 (en) * | 2008-02-15 | 2014-08-28 | Lg Display Co., Ltd. | Array substrate and liquid crystal display module including tft having improved mobility and method of fabricating the same |
| US9391099B2 (en) * | 2008-02-15 | 2016-07-12 | Lg Display Co., Ltd. | Array substrate and liquid crystal display module including TFT having improved mobility and method of fabricating the same |
| JP2011151382A (ja) * | 2009-12-21 | 2011-08-04 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタとその作製方法 |
| US9087750B2 (en) | 2009-12-23 | 2015-07-21 | Samsung Display Co., Ltd. | Touch screen substrate, method of manufacturing the same, and display panel including the touch screen substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970077745A (ko) | 1997-12-12 |
| US5970325A (en) | 1999-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8110453B2 (en) | Low temperature thin film transistor process, device property, and device stability improvement | |
| US8389345B2 (en) | Thin film transistor and manufacturing method of the same | |
| JPH11121761A (ja) | 薄膜トランジスタ | |
| US5834071A (en) | Method for forming a thin film transistor | |
| JPH0990405A (ja) | 薄膜トランジスタ | |
| JPH0449788B2 (ja) | ||
| JP3296975B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH1051009A (ja) | 多層活性膜を含む薄膜スイッチング素子及びその製造方法 | |
| US5923050A (en) | Amorphous silicon TFT | |
| US6869834B2 (en) | Method of forming a low temperature polysilicon thin film transistor | |
| US6861298B2 (en) | Method of fabricating CMOS thin film transistor | |
| JPH05291220A (ja) | 半導体装置の製造方法 | |
| KR19980065168A (ko) | 불소가 함유된 산화막을 게이트 절연막으로 이용한 박막 트랜지스터 및 그 제조 방법 | |
| JPH01309378A (ja) | 薄膜半導体素子 | |
| JPH09321305A (ja) | 薄膜トランジスタ及びそれを用いた液晶表示装置 | |
| JPH07153956A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH01115162A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3134336B2 (ja) | 半導体装置の製造方法 | |
| Ohgata et al. | A new dopant activation technique for poly-Si TFTs with a self-aligned gate-overlapped LDD structure | |
| JPH0423834B2 (ja) | ||
| JPH04221854A (ja) | 薄膜半導体装置 | |
| CN114823912B (zh) | 薄膜晶体管、其制作方法及显示面板 | |
| JPH05206166A (ja) | 薄膜トランジスタ | |
| JPH06252405A (ja) | 薄膜半導体装置 | |
| KR970010689B1 (ko) | 액정표시소자용 박막트랜지스터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040426 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060703 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071023 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080123 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080401 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080730 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080815 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20080905 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100610 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100615 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100908 |