JPH10510405A - 入力から出力までの遅延が減少されたシグマデルタ変調器 - Google Patents

Abstract

(57)【要約】 本発明は、１／２ユニットの遅延の積分器およびフィードバックを有する２次および４次信号デルタ変調器システムを含んでいる。

Description

【発明の詳細な説明】 入力から出力までの遅延が減少されたシグマデルタ変調器 ［発明の技術的背景］ １．技術分野 本発明は高分解能のアナログデジタルおよびデジタルアナログ変換器に関し、 特にオバーサンプルされた雑音成形アナログデジタルおよびデジタルアナログ変 換器に関する。 ２．関連技術の説明 アナログデジタル（Ａ／Ｄ）およびデジタルアナログ（Ｄ／Ａ）変換器回路に おけるシグマデルタ変調器の使用は増加している。いわゆる高い次数のシグマデ ルタ変調器は低い次数のシグマデルタ変調器よりも先天的に高い信号対雑音比を 有することがよく知られている。多くの実際的応用では、アナログ回路の複雑性 と、付随するデジタルフィルタリングの複雑性との間で適切な均衡を有するので 、４次シグマデルタ変調器は上等のより高い次数の変調器になってきている。Ａ ／Ｄ回路用の種々の４次シグマデルタ変調器が以下の特許明細書に記載されてい る。即ち1993年８月26日出願の“Fourth-Order Cascaded Sigma-Delta Modulato r”と題する米国特許第08/112,610号明細書、1993年11月３日出願の“Fourth-Or der Cascaded Sigma-Delta Modulator”と題する米国特許第08/147,062号明細書 、1993年12月21日出願の“Fourth-Order Cascaded Sigma-Delta Modulator”と 題する米国特許第08/171,091号明細書に記載されている。別の４次シグマデルタ 変調器はKarema氏による米国特許第5,061,928 号明細書で記載されている。前述 の特許明細書は２つの２次シグマデルタ変調器を接続することにより生成される シグマデルタ変調器を記載しており、それぞれのこのような変調器は入力から出 力まで２つの関連するユニット遅延を有するものとして特徴付けられる。前述の 各明細書では、４次成形による単一の変調された多ビットデータ流が結果として 生成される方法で、特有の量子化後の回路網は２つの２次シグマデルタ変調器の 出力を結合する。前述の全ての例の変調器は入力から最終的な出力まで４ユニッ ト遅延を有することを特徴とする。 入力から出力まで４ユニット遅延を有するこれらの４次変調器に関連する欠点 を克服するため、入力から出力まで４よりも少ない数のユニット遅延を有する４ 次シグマデルタ変調器の開発の必要性が生じている。従来技術の４次シグマデル タ変調器は演算増幅器と量子化後の回路網の複雑性の増加するＡＤ変換器として 構成されている。さらに、このようなシグマデルタ復調器がエコー消去装置とし てこのような回路のフィードバックループで使用されたとき、シグマデルタ変調 器を通る入力から出力までの遅延量により安定性の確保が困難である。 図１のシグマデルタ変調器は２つの２次シグマデルタ変調器を接続することに より形成される４次シグマデルタ変調器の１例である。これはKarema氏等による 米国特許第5,061,928 号明細書で記載されている４次変調器と類似している。こ の変調器は２つの２次変調器の縦続として特徴づけられる。これらの２次変調器 はそれぞれ2つの積分器を含んでいることを特徴とし、これらの各積分器は以下 の伝達関数を有することを特徴とする。 Ｈ（ｚ）＝ｚ^-1／（１−ｚ^-1） 前述の式から分かるように、分子ｚ^-1項のためにこのような積分器には単一の ユニット遅延が存在する。付加的に、このような２次変調器は量子化装置を有す ることを特徴とし、これは典型的に入力で存在する信号の符号のみを量子化する ために使用される。これは通常合計ノードとしてモデル化され、それにおいて一 方の入力は量子化装置（Ｑ）に対する入力であり、他方の入力は量子化装置の量 子化雑音を表す雑音源（Ｅ）である。このようなモデルはＱ₁、Ｑ₂として図１で 示されている。このような２次変調器の総合的な伝達関数は典型的に以下の式に より与えられる。 ｙ（ｚ）＝ｚ^-2ｘ（ｚ）＋Ｅ（ｚ） （１−ｚ^-1）² ここでｙ（ｚ）は変調器の出力であり、ｘ（ｚ）は変調器へのサンプルされた入 力であり、Ｅ（ｚ）は変調器内の量子化装置の量子化雑音である。 図１で示されているように２つのこのような２次変調器が共に接続されるとき 、出力ｙ１（ｚ）における伝達関数は以下の式を特徴とする。 ｙ₁（ｚ）＝ｚ^-2ｘ（ｚ）＋Ｅ₁（ｚ）（１−ｚ^-1）² ここでｘ（ｚ）は変調器に対するサンプルされた入力であり、Ｅ₁（ｚ）は量子 化装置Ｑ₁の量子化雑音である。出力ｙ₂（ｚ）は以下の式で表される。 ｙ₂（ｚ）＝ｚ^-2Ｅ₁（ｚ）＋ＫＥ₂（ｚ）（１−ｚ^-1）² ここでＥ₁（ｚ）は量子化装置Ｑ₁による量子化雑音であり、Ｋは第１と第２の変 調器の間の接続のスケーリング係数としてしばしば使用される定数であり、Ｅ₂ （ｚ）は量子化装置Ｑ₂による量子化雑音である。 ２つの変調器出力ｙ₁（ｚ）とｙ₂（ｚ）は典型的に量子化後の回路網を用いて 結合され、最終的な変調器出力ｙ_out（ｚ）を生じる。図１の回路を伴って使用 される適切な量子化後の回路網が図２に示されている。図１で示されている２つ の２次シグマデルタ変調器を有するこのような回路は以下の式により定められる 全体の４次シグマデルタ変調器を生成する。 ｙ_out（ｚ）＝ｚ^-4ｘ（ｚ）＋ＫＥ₂（ｚ）（１−ｚ^-1）⁴ 根本的に、図２の量子化後の回路網は量子化装置Ｑ₁による量子化雑音Ｅ₁（ｚ） を除去する。量子化装置Ｑ₂による量子化雑音Ｅ₂（ｚ）について全体で４次のハ イパスフィルタリング関数が得られる。前述の式で分かるように、このような変 調器はｘ（ｚ）項の前のｚ^-4項による４つのサンプル期間の全体的に一定のグル ープ遅延を有する。 先に説明した米国特許第08/147,062号明細書では、第１の量子化装置の入力の みが第２の２次シグマデルタ変調器に供給されるように、４次シグマデルタ変調 器は２つの２次シグマデルタ変調器を共に接続することにより形成されている。 各２次シグマデルタ変調器の各量子化装置の出力は量子化後の回路網へ供給され 、この量子化後の回路網は第１の２次シグマデルタ変調器の量子化雑音を除去し 、４次のハイパスフィルタ関数を有する第２の２次シグマデルタ変調器の量子化 雑音を成形する。このようなシグマデルタ変調器は図３、４に示されており、Ka rema氏により記載された４次シグマデルタ変調器の動作を特徴付ける同じ式によ り特徴付けられる。即ち、前述の特許明細書で記載した４次シグマデルタ変調器 の出力もまた４つのサンプル期間の一定のグループ遅延を有する。 本発明の目的は、高分解能を有するが２つのサンプル期間で全体的な一定のグ ループ遅延を有する４次シグマデルタ変調器を提供することである。これは２つ の２次シグマデルタ変調器を共に接続することにより達成され、それら２つの２ 次シグマデルタ変調器はそれぞれ１サンプル期間に全体的な一定のグループ遅延 を有することを特徴とする。１よりも少ないユニット遅延を有する従来の２次変 調器の１例はIEEE Journal of Solid State Circuits、25巻、No.４、1990年８ 月、979〜986頁のFriedman氏外による“The Implementation of Digital Echo C ancellation in Codecs”と題する論文に記載されている。Friedman氏は入力か ら出力まで１／２ユニット遅延の積分装置を有する２次変調器を記載している。 さらに、Friedman氏の２次シグマデルタ変調器は所望の伝達関数を得るために変 調器のフィードバックで遅延機能を行うための２つのフリップフロップを必要と する。このような２次シグマデルタ変調器は図５で示されている。 それ故、本発明のさらに別の目的は、シグマデルタ変調器のフィードバックに おいて２つのフリップフロップを必要としない２次シグマデルタ変調器を開発し 、それによってこのようなシグマデルタ変調器の製造価格を減少させることであ る。 本発明のさらに別の目的は、４次シグマデルタ変調器の一部を形成するために ２つのこのような共に接続された２次シグマデルタ変調器を利用することである 。 本発明のさらに別の目的は、総合的に２ユニットのサンプル遅延で全体で４次 シグマデルタ変調器を形成するために量子化後の回路網へ２つのこのような２次 変調器を接続することである。 本発明のさらに別の目的は、Ａ／Ｄ変換器を形成する方法で、スイッチドキャ パシタ回路を用いて製造されることができるシグマデルタ変調器を提供すること である。 本発明のさらに別の目的は、Ｄ／Ａ変換器のデジタル雑音成形装置として使用 されることができるシグマデルタ変調器を提供することである。 ［発明の要約］ 本発明の４次シグマデルタ変調器は共に接続された２つの２次シグマデルタ変 調器を使用する。各２次シグマデルタ変調器は、入力から出力まで１／２サンプ ル期間である積分装置を含んでいることを特徴とする。このような積分装置を含 んだ２次シグマデルタ変調器は、入力から出力まで単一のサンプル期間遅延を示 す。２つのこのような２次シグマデルタ変調器を含んだ４次シグマデルタ変調器 は入力から出力まで２つのサンプル期間の遅延を示す。 好ましい１実施形態では、４次のアナログデジタル変換器回路は２つのこのよ うな２次シグマデルタ変調器を結合することにより構成され、この２次シグマデ ルタ変調器はシグマデルタ変調器内の各演算増幅器の出力に接続されている全て のキャパシタが同一のクロック位相で電荷される特徴を含んでいる。この特徴の ために、クロック位相間の故障が防止され、アナログデジタル変換器の性能が改 良される。 別の実施形態では、２つの２次シグマデルタ変調器と量子化後の回路網の一部 がＤ／Ａ変換器に対するデジタル雑音成形装置として使用されることができるデ ジタル回路として構成される。量子化後の回路網の結果的な出力は複数のＤ／Ａ 変換器へ入力され、それらの変換器の出力は単一のアナログ出力を形成するよう に合計される。 ［図面の簡単な説明］ 図１は従来技術の４次シグマデルタ変調器のブロック図である。 図２は従来技術の量子化後の回路のブロック図である。 図３は従来技術の４次シグマデルタシステムのブロック図である。 図４は従来技術の量子化後の回路のブロック図である。 図５は従来技術の２次シグマデルタ変調器のブロック図である。 図６は本発明の２次シグマデルタ変調器のブロック図である。 図７はそれぞれ１／２ユニットの遅延を有する２つの積分器の１実施形態であ る。 図８はそれぞれ１ユニットの遅延を有する２つの積分器の１実施形態である。 図９は本発明のスイッチキャパシタにより使用されるタイミング信号Φ₁とΦ₂ のタイミング図である。 図１０は本発明の４次シグマデルタ変調器のブロック図である。 図１１は本発明の量子化後の回路網のブロック図である。 図１２は本発明の２次シグマデルタ変調器のブロック図である。 図１３は本発明の４次シグマデルタ変調器のブロック図である。 図１４は合計積分器を使用する本発明の４次シグマデルタ変調器の１実施形態 である。 図１５は本発明の図１４のスイッチキャパシタタイミング信号Φ₁、Φ₂と、出 力ｙ１ａ、ｙ１ｂおよびｙ２ａ、ｙ２ｂとの関連を示したタイミング図である。 図１６は本発明のシグマデルタ変調器の積分段の別の実施形態を示している。 図１７は本発明のシグマデルタ変調器の積分段の付加的な実施形態を示してい る。 図１８は図１９で示されているシグマデルタ実施形態のスイッチのタイミング を示したタイミング図である。 図１９は本発明のシグマデルタ変調器の積分段の１実施形態である。 図２０は本発明のシグマデルタ変調器におけるオバーサンプリング比６４を有 するシミュレートされた信号雑音プラス歪み比レベル（ＳＮＤＲ）のグラフ図で ある。 図２１は本発明のＤ／Ａ変調器の量子化後の回路網である。 ［好ましい実施例の詳細な説明］ 図６は本発明の２次シグマデルタ変調器５の機能的ブロック図である。以下の 伝達関数を有するそれぞれ１／２ユニットの遅延を有する積分器12,14が使用さ れる。 Ｈ₁（ｚ）＝ｚ^-1/2／（１−ｚ^-1） より一般的な形態の積分器は以下の伝達関数を特徴とする。 Ｈ₂（ｚ）＝ｚ^-1／（１−ｚ^-1） 図７は各積分器の１／２ユニットの遅延を有する２つの直列している積分器の シングルエンド構造を概略して示している。図８は各積分器においてユニット遅 延を有する２つの直列している積分器のシングルエンド構造である。図７、８で は、Φ₁とΦ₂は２つの位相のオバーラップしていないクロックであり、どちらの クロックも時間的に同一瞬間に論理“１”ではないことを特徴とする。このよう なクロックの１例が図９に示されている。Φ₁が論理“１”であるとき、Φ₁によ り制御されるものとして示されている任意のスイッチは閉じられる。このような スイッチはそれ以外の時には開かれている。 図８では、電荷がキャパシタＣ₂に付加されており、Φ₂は論理“１”である。 Φ₂が一度論理“０”になり、Φ₁が論理“１”になると、演算増幅器16ａは、キ ャパシタＣ₃を０ボルトから、時間Φ₂が論理“１”である期間に演算増幅器 16ａの出力が達成できる電圧まで電荷しなければならない。演算増幅器の実際の 構造は有限の出力インピーダンス、利得および帯域幅を有するので、演算増幅器 16ａの出力はΦ₁が論理“１”である期間の開始時に故障する。これは望ましい ことではなく、アナログデジタル変換を行うシグマデルタ変調器でこのような構 造が使用されるならば、性能を劣化する。 図７では、キャパシタ24とキャパシタ22は同一のクロック位相で電荷されてい る。このため、演算増幅器の出力ノード28はクロック位相間で故障しない。この ような構造は、Ａ／Ｄ変換器回路として構成されるシグマデルタ変調器で使用さ れるとき、性能を増加する付加的な利点を有する。 先に説明した理由で、単一のユニット遅延を有する２次シグマデルタ変調器を 具備することが所望される。このような変調器は図６で示されているように、以 下の式により与えられる所望の伝達関数を有する。 式Ａ：ｙ（ｚ）＝ｚ^-1ｘ（ｚ）＋Ｅ（ｚ）（１−ｚ^-1）² 式Ａでは、Ｅ（ｚ）は図６の合計されたノード30としてモデル化された量子化 装置Ｑ₁の量子化雑音を表しており、ここでｙ（ｚ）は変調器５の出力信号６を 表し、ｘ（ｚ）はサンプルされたアナログ入力信号７を表している。 図６を参照すると、ｙ（ｚ）は以下の式により表示されることができる。 式１：ｙ（ｚ）＝Ｅ（ｚ）＋Ｃ（ｚ） 図６で与えられたブロック図のＣ（ｚ）を解くと、以下の式が得られる。 式２のＣ（ｚ）を式１に代入し、代数的に解いた後、以下の式が得られる。 前述の式は以下の式に代数的に書き直すことができる。 上式の右側は前述の式Ａの右側と同一である。代数的に、これは以下の恒等式 が真でありさえすれば真である。 １−２ｚ^-1＋ｚ^-2＋ｚ^-(Q+1)＋２ｚ^(P+1/2)−２ｚ^-(P+3/2)＝１ 前述の式を書き直すと、 −２ｚ^-1＋ｚ^-2＋ｚ^-(Q+1)＋２ｚ^-(P+1/2)−２ｚ^-(P+3/2)＝０ Ｑ＝１、Ｐ＝１／２では、前述の式は正確に解かれる。従って、Ｑ＝１、Ｐ＝ １／２のとき、所望の式、ｙ（ｚ）＝ｚ^-1ｘ（ｚ）＋Ｅ（ｚ）（１−ｚ^-1）²は 図６で示されているブロック図の伝達関数である。換言すると、所望の伝達関数 を満たすため、量子化装置Ｑ₁の出力から利得２のブロック１５の入力までで１ サンプル期間の１／２の遅延が存在する。また、量子化装置Ｑ₁の出力から合計 ノード１０の入力までフルサンプル期間の遅延が存在する。 図１０は２つの２次シグマデルタ変調器11、13を共に接続することにより形成 される４次シグマデルタ変調器９で示される本発明の構造の機能的ブロック図を 示しており、２次シグマデルタ変調器11,13はそれに関係する１／２ユニットの 遅延の積分器をそれぞれ含んでいる。図１０の出力信号15、ｙ₁（ｚ）は以下の 式により表される。 ｙ₁（ｚ）＝ｚ^-1ｘ（ｚ）＋Ｅ₁（ｚ）（１−ｚ^-1）² 出力信号17、ｙ₂（ｚ）は以下の式により表されることができる。 ｙ₂（ｚ）＝（１／Ｃ）ｚ^-1ｙ₁（ｚ）−（１／Ｃ）ｚ^-1＋Ｅ₁（ｚ） 項Ｅ₁（ｚ）はｙ₁（ｚ）とｙ₂（ｚ）の式で除去され、従って図１０で示され ているような４次変調器の以下の所望の４次出力式が達成される。 ｙ_out（ｚ）＝ｚ^-2ｘ（ｚ）＋ＣＥ₂（ｚ）（１−ｚ^-1）⁴ これを達成するため、以下のステップが行われる。最初に、ｙ₂（ｚ）式はＣに より乗算され、Ｃは定数を表し、これによりｙ₃（ｚ）が次式で得られる。 ｙ₃（ｚ）＝ｚ^-1ｙ１（ｚ）−ｚ^-1Ｅ₁（ｚ）＋ＣＥ₂（ｚ）（１−ｚ^-1）² 第２に、項ｚ^-1ｙ１（ｚ）はｙ₃（ｚ）から減算され、ｙ₄（ｚ）が次式で得ら れる。 ｙ₄（ｚ）＝−ｚ^-1Ｅ₁（ｚ）＋ＣＥ₂（ｚ）（１−ｚ^-1）² 次に、ｙ⁴（ｚ）は項（１−ｚ^-1）²により乗算され、次式のように式ｙ₅（ｚ） が得られる。 ｙ₅（ｚ）＝−ｚ^-1（１−ｚ^-1）²Ｅ₁（ｚ）＋Ｃ（１−ｚ^-1）⁴Ｅ₂（ｚ） 式ｙ₁（ｚ）は項ｚ^-1により乗算され、以下のように式ｙ₆が得られる。 ｙ₆（ｚ）＝ｚ^-2ｘ（ｚ）＋ｚ^-1Ｅ₁（ｚ）（１−ｚ^-1）² 最後に、式ｙ₅（ｚ）は式ｙ₆（ｚ）に加算され、ｙ_out（ｚ）に対する所望の 式が次式で得られる。 ｙ_out（ｚ）＝ｚ^-2ｘ（ｚ）＋ＣＥ₂（ｚ）（１−ｚ^-1）⁴ 図１１はｙ_out（ｚ）21に関する先の式を生じる前述の式に対応した量子化後 の回路網23を示している。図１０からの出力信号15、17、即ちｙ₁（ｚ）とｙ₂（ ｚ）はそれぞれ図１１のｙ₁（ｚ）とｙ₂（ｚ）に接続されている。 従って、Ａ／Ｄ変換器応用では、図１１の出力信号21、即ちｙ_out（ｚ）はデ シメータフィルタ等の付加的な回路への入力信号として有効である。 図１２は２次シグマデルタ変調器25の伝達関数に影響せずに積分器36、38のク リップを防止するようにスケーリングが２次変調器25の設計で使用される態様を 示している。スケーリングは定数Ｋ₁とＫ₂を使用して達成される。したがって図 １２の積分器は破線区域36内で示されており、これは合計ノード10、１／２ユニ ットの遅延の積分器ブロック12、スケーリング係数１／Ｋ₁を含んでいる。同様 に、破線区域38内で示されている図５の他の積分器は、合計ノード11、１／２の ユニットの遅延の積分器ブロック14、定数Ｋ₁、１／Ｋ₂、２を含んでいる。積分 器36の１／Ｋ₁は積分器38の係数Ｋ₁により補償されるので、スケーリング係数１ ／Ｋ₁による伝達関数に実質的変化は生じない。入力として雑音Ｅ₁（ｚ）を有す る合計ノード13により示される量子化装置Ｑ₁は典型的にそこに入力される信号 の符号のみを量子化する比較器である。したがって、項１／Ｋ₂は任意の大きさ であり、２次シグマデルタ変調器25の伝達関数に影響しない。 図１３で示されているように、２つの２次シグマデルタ変調器セクションは４ 次変調器を形成するように共に接続され、項１／Ｋ₂は図１０で示されている１ ／Ｃスケーリング係数として作用する。結果的な４次変調器27が図１３で示され ている。図１３で示されているシグマデルタ変調器27の出力ｙ₁（ｚ）とｙ₂（ｚ ）を結合する量子化後の回路網は図１１で示されている量子化後の補正回路網23 と同一であり、図１１の定数Ｃは定数Ｋ₂に置換えられている。 図１４は本発明の４次シグマデルタＡ／Ｄ変換器のアナログ部分の１実施形態 を示している。示されている構造はシングルエンド構造である。出力信号ＣＭＰ₁ が論理“１”であり、出力信号ＣＭＰ₁＊が論理“０”であるならば、負の基準 電圧ＤＮＥＧは合計積分器40への入力として選択され、正の基準電圧ＤＰＯＳは 合計積分器41への入力として選択される。出力信号ＣＭＰ₁が論理“０”であり 、出力信号ＣＭＰ₁＊が論理“１”であるならば、基準電圧ＤＰＯＳは合計積分 器40への入力として選択され、基準電圧ＤＮＥＧは合計積分器41への入力として 選択される。 出力信号ＣＭＰ₂が論理“１”であり、出力信号ＣＭＰ₂＊が論理“０”である ならば、基準電圧ＤＮＥＧは合計積分器42への入力として選択され、基準電圧Ｄ ＲＯＳは合計積分器43への入力として選択される。同様に、ＣＭＰ₂が論理“０ ”であり、ＣＭＰ₂＊が論理“１”であるならば、基準電圧ＤＰＯＳは合計積分 器42への入力として選択され、基準電圧ＤＮＥＧは合計積分器43への入力として 選択される。 図１５は、図１４で示されている後続する信号Φ₁とΦ₂、積分器40の出力ｙ₁ ａ（ｚ）、積分器４１の出力ｙ₁ｂ（ｚ）、積分器４２の出力ｙ₂ａ（ｚ）、積分 器43の出力ｙ₂ｂ（ｚ）のタイミング関係を示したタイミング図である。 図１４の合計積分器14の伝達関数は次式により表されることができる。 ｙ₁（ｚ）の出力はΦ₂でサンプルされるので、前述の式のｚ^-1/2項により表示 される積分器のフィードフォワード通路に１／２サンプル期間の遅延が存在する 。ＣＭＰ₁とＣＭＰ₁＊の論理値はＤＰＯＳまたはＤＮＥＧが図１４の積分器40の 入力Ａに接続されるか否かを決定する。（ｙ₁（ｚ）に対応する）ＣＭＰ₁は基準 電圧ＤＮＥＧを積分器40の入力Ａへ接続し、積分器40の入力Ａへ供給されるとき 、固有の否定がｙ₁（ｚ）で行われる。従って、合計積分器40は入力信号ｙ₁（ｚ ）と出力信号ｙ₁（ｚ）との間のスケールされた差を効率的に計算するように動 作する。また、減算プロセスで使用されその出力がΦ₂のクロック位相期間にサ ンプルされる実際値ｙ₁（ｚ）が、実際上先のΦ₂のクロック位相で計算された出 力ｙ₁（ｚ）であるので、固有のユニット遅延がｙ₁（ｚ）から積分 器40の入力Ａまでのフィードバック通路に存在する。これは前述の式のｙ₁（ｚ ）項の前のｚ^-1項により表示される。固有の遅延がｙ₁（ｚ）から積分器40の入 力Ａまでのフィードバック通路に存在するので、この機能を行うのに明瞭なラッ チは必要とされない。 Φ₂期間中にサンプルされた基本的な出力ｙ₁ｂ（ｚ）である出力ｙ₁（ｚ）は 以下の式により表されることができる。 ｚ^-1/2項により表される前述の式のｙ₁（ｚ）項の前に余分の１／２サンプル 遅延が存在する。これは使用される実際値出力ｙ₁（ｚ）が、ｙ₁ｂ（ｚ）がサン プルされる期間Φ₂サイクルに先立ったΦ₁サイクル期間に存在するｙ₁（ｚ）値 であるためである。 図１２のブロック図を参照すると、ｙ₁ｄ₁（ｚ）の所望な式が次式であること が分かる。 上の式は先に与えられたｙ₁ａ（ｚ）の式と同一形態であることが分かる。上 の式では、項１／Ｋ₁は図１４の比Ｃ₂／Ｃ₃と同様にキャパシタ比Ｃ₁／Ｃ₃によ り実現される。 同様に、図１２を参照すると、ｙ₂ｄ₁（ｚ）に対する所望な式は次式により表 されることができる。 この式は先に与えられたように、ｙ₁ｄ（ｚ）の式で与えられた式と同一形態で ある。この場合、Ｋ₁／Ｋ₂の比は図１４のキャパシタ比Ｃ₄／Ｃ₆により実現され る。同様に、項２／Ｋ₂はキャパシタ比Ｃ₅／Ｃ₆により実現される。この明細書 で先に説明したように、１ビットの量子化装置はその入力で信号の符号を量子化 するだけなので、量子化装置の直前の任意の実効的スケーリングは伝達関数全体 に影響を与えない。したがって、図１４で示されている２次シグマデルタ 変調器は積分器40、積分器41、比較器47を含んでおり、以下の式により表される 。 ｙ₁（ｚ）＝ｚ^-1ｘ（ｚ）＋Ｅ₁（ｚ）（１−ｚ^-1）² 前述の式では、ｙ₁（ｚ）は比較器47の出力であり、ｘ（ｚ）はシグマデルタ変 調器へのサンプルされたアナログ入力であり、Ｅ₁（ｚ）は比較器47による量子 化雑音である。 前述の説明で使用されていた説明と類似の説明を使用すると、積分器42、積分 器43、比較器49を含む図１４で示された第２の２次変調器に対する適切な式が展 開できる。したがって、図１４で示されている２つのシグマデルタ変調器は図１ ０のブロック図の形態で示されている２つのシグマデルタ変調器の適切な実際的 な実施形態である。 アーキテクチャのアナログ部分を構成する好ましい方法は十分に微分設計技術 を使用する。図１４で示されている合計積分器40−43を置換する差動微分積分器 の例が図１６、１７で示されている。図１６、１７で示されているタイミングが 好ましく、ここでは示されている差動微分積分器は図14の合計積分器40、42を置 換している。図１６、１７の積分器が図１４の積分器41、43の置換されるとき、 図１６、１７の破線領域Ａ内で示されているクロックΦ₁、Φ₂は反対にされてい る（即ちΦ₁クロックはΦ₂クロックになり、その逆もある）。 相関されたダブルサンプルされたチョッパ安定化積分器を含む他の積分器も文 献に記載されている。これらの技術は前述の積分器を構成するためにも使用され ることができる。３相クロックも使用され、これは入力信号とＤＰＯＳ／ＤＮＥ Ｇ信号の両者がダブルサンプルされることを可能にする。 信号依存電荷注入およびそれに伴う高調波歪みを減少するため、クロック位相 Φ₁とΦ₂は図１８で示されているように４クロックとして構成されることができ る。この技術は、Kuang-Lu Lee、Robert G.Meyer氏による“Low-Distortion Swi tched Capacitor Filter Design Techniques”と題するIEEE JSSC、1985年12月 、SC-20巻、No.6、1103〜1113頁に記載されている。 図１９で示されているように、図１８の４つのクロック技術を使用して、Ｓ₃ により制御されるスイッチはＳ₁により制御されるスイッチよりも僅かに先に開 き、Ｓ₄により制御されるスイッチはＳ₂により制御されるスイッチよりも僅か に先に開く。Ｓ₃により制御されるスイッチが開くとき、電荷がキャパシタＣ₁Ａ とＣ₁Ｂに注入される。Ｓ₃により制御されるスイッチがＣ₁Ａの一方のプレート とＣ₁Ｂの一方のプレートを予め基準点に接続するので、Ｓ₃により制御され開路 したスイッチにより注入される電荷は入力信号に依存しない。Ｓ₁により制御さ れたスイッチが開いた時、キャパシタＣ₁ＡとＣ₁Ｂは浮動した１プレートを既に 有している。したがってＳ₁により制御されるスイッチの動作は電荷をＣ₁Ａまた はＣ₁Ｂに注入できない。同様に、開く前にＳ₄により制御されるスイッチは予め 仮想の接地ノードに接続されているので、入力信号依存電荷はキャパシタＣ₁Ａ 、Ｃ₁Ｂ、Ｃ₃ＡまたはＣ₃Ｂに注入されない。Ｓ₂により制御されるスイッチが開 かれた時、キャパシタＣ₁Ａ、Ｃ₁Ｂは浮動した１プレートを既に有している。し たがって、Ｓ₂により制御されるスイッチの開路動作はキャパシタＣ₁ＡとＣ₁Ｂ へ電荷を注入できない。 図２０は６４のオバーサンプリング比におけるＫ₁＝４、Ｋ₂＝８、Ｋ₃＝４、 Ｋ₄＝８に対するシミュレートされた信号対雑音プラス歪み比レベル（ＳＮＤＲ ）をグラフで示している。ゼロｄＢはフルスケールの入力電圧として定められて おり、これはＤ／Ａ変換器基準電圧の１／２であり、図１６および１７の差動構 造ではＤＰＯＳ−ＤＮＥＧにより限定される電圧である。 別の実施形態では、ここで開示された本発明はＤ／Ａ変換器構造に対するデジ タル雑音成形装置として使用されてもよい。この場合、図１０で共に接続されて いる２つの２次シグマデルタ変調器は、適切な加算器、減算器、累積器、乗算器 、量子化装置からなるデジタル回路として構成されている。図１１で示されてい る量子化後の回路は図２１で示されているように変形される。デジタル信号ｙ₆ （ｚ）はＤ／Ａ変換器32によりアナログ信号へ変換される。同様に、デジタル信 号ｙ₅（ｚ）はＤ／Ａ変換器34によりアナログ信号へ変換される。結果的な信号 ｙ₆（ｚ）とｙ₅（ｚ）はそれぞれアナログ合計ノード72により合計される。２つ のアナログ信号を合計する多数の方法が存在し、これは当業者によく知られてい る。同様に、デジタル信号をアナログ信号へ変換する当業者に知られた方法も多 数存在する。このような方法は図２１のＤ／Ａ変換器32と34に適切である。 図１０で示されている２次シグマデルタ変調器11の量子化装置Ｑ₁がそれに入 力される信号の符号のみを量子化するならば、信号ｙ₁（ｚ）、従って信号ｙ₆（ ｚ）は１ビットデジタル信号により表される、１ビットデジタル信号をアナログ 信号へ変換するＤ／Ａ変換器は２つのみの出力電圧または電流レベルを有するア ナログ信号を生じる。このようなＤ／Ａ変換器は本来線形であり、それ故歪みの ない項を最終的なアナログ信号ｙ_outへ与える。図１０で示されている２次シグ マデルタ変調器13の量子化装置Ｑ₂が同様にそれに入力された信号の符号のみを 量子化するならば、信号ｙ₂（ｚ）も１ビットデジタル信号により表示される。 図２１のブロック図で示されたように前述の式に従って処理された後、信号ｙ₅ （ｚ）は１よりも大きい任意の値Ｃの複数のビットにより表されることが明白で ある。従ってＤ／Ａ変換器34は複数のビットにより表された信号をアナログ信号 へ変換し、複数の可能な出力電圧、または電流を有し、これはｙ₅（ｚ）により 表される任意の可能なコードに対応する。 前述したように、信号ｙ₅（ｚ）は次式により表示されることができる。 ｙ₅（ｚ）＝ｚ^-1（１−ｚ^-1）²Ｅ₁（ｚ）＋Ｃ（１−ｚ^-1）⁴Ｅ₂（ｚ） 前述の式で示されているように、ｙ₅（ｚ）は入力信号ｘ（ｚ）を表す項を含 んでいない。従って、Ｄ／Ａ変換器34が理想的なものではないならば、図２１の Ｄ／Ａ変換器34は最終的な出力信号ｙ_outで調波歪みを起こす項を付加しない。 Ｄ／Ａ変換器34が理想的なものではないならば、信号ｙ₅ａ（ｚ）は次式により 表示されてもよい。 先の式では、Ｒは図２１のＤ／Ａ変換器34のあらゆる非理想的な事項または非 線形を表す項である。図２１のＤ／Ａ変換器32が理想的であるならば、次式はｙ₆ ａ（ｚ）を表す。 ｙ₆ａ（ｚ）＝ｚ^-2ｘ（ｚ）＋ｚ^-1Ｅ₁（ｚ）（１−ｚ^-1）² 最終的な出力信号ｙ_out（ｚ）はｙ₅ａ（ｚ）とｙ₆ａ（ｚ）の合計であり、次 式により表示される。 先の式により、図４ａのＤ／Ａ変換器34が完全なものではないならば、第１の ２次シグマデルタ変調器の量子化雑音は完全に消去されず、したがって幾分かの 量子化雑音Ｅ₁（ｚ）は最終的な出力ｙ_out（ｚ）に存在することが明白である。 また量子化雑音Ｅ₂（ｚ）は僅かに変形される。したがって付加的な雑音が理想 的なものでないことにより誘起されても付加的な調波の歪みは発生しないことが 明白である。 本発明の前述の説明および記述は好ましい実施形態の図示および説明であり、 個々の部品、素子または接続の変化は本発明の技術的範囲と後述の特許請求の範 囲から逸脱せずに行われよう。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９６年１１月２６日 【補正内容】 請求の範囲 （１）Ａ／Ｄ変換器用の２次シグマデルタ変調器において、 アナログ入力信号と、 デジタル出力信号と、 前記アナログ入力信号へ接続された第１の入力を含んでいる第１の合計ノード と、 ユニット遅延のフィードバック遅延ブロックに接続された第２の入力と、それ に関係する１／２ユニットの遅延を含んだ第１の積分器の入力に接続する出力と 、 前記１／２ユニットの遅延の第１の積分器の出力に接続された第１の入力と、 １／２ユニットの遅延のフィールドバック遅延ブロックの出力に接続された第２ の入力と、それに関係する１／２ユニットの遅延を含む第２の積分器の入力に接 続された出力とを具備する第２の合計ノードと、 前記１／２ユニットの遅延の第２の積分器の出力に接続する入力と、前記１／ ２ユニットの遅延のフィードバック遅延ブロックの入力に接続され、また前記ユ ニット遅延のフィードバック遅延ブロックの入力に接続され、前記デジタル出力 信号に接続された出力とを含んでいる量子化装置とを具備しており、 ここで前記１／２ユニットの遅延のフィードバック遅延ブロックの前記出力は 前記第２の合計ノードの第２の入力へ入力される前に係数２で乗算される２次シ グマデルタ変調器。 （２）削除 （３）Ａ／Ｄ変換器用の２次シグマデルタ変調器において、 第１の合計積分器回路と第２の合計積分器回路とを具備し、第１の合計積分器 回路は、 ２つの基準電圧のうち一方に選択的に接続される第１のスイッチドキャパシタ と、 アナログ入力信号へ選択的に接続する第２のスイッチドキャパシタとを具備し 、前記第１および第２のスイッチドキャパシタはまた第１の合計積分器の第１の 入力に選択的に接続され、前記第１の合計積分器の第２の入力は接地されており 、 前記第２の合計積分器回路は、 ２つの前記基準電圧のうち一方に選択的に接続されている第３のスイッチドキ ャパシタと、 前記第１の合計積分器の出力に選択的に接続される第４のスイッチドキャパシ タを具備しており、ここで前記第３および第４のスイッチドキャパシタはまた第 ２の合計積分器の第１の入力に選択的に接続され、前記第2の合計積分器の第２ の入力は接地されており、 さらに、差動出力を有する比較器を具備しており、前記第２の合計積分器の出 力が前記比較器へ入力される２次シグマデルタ変調器。 （４）前記第１の合計積分器の前記第１の入力と前記第１の合計積分器の前記出 力との間に接続された第１のフィードバックキャパシタと、前記第２の合計積分 器の前記第１の入力と前記第２の合計積分器の前記出力との間に接続された第２ のフィードバックキャパシタとをさらに具備している請求項３記載の２次変調器 。 （５）第１のクロック信号Φ₁の期間において、 前記第１のスイッチドキャパシタは２つの前記基準電圧のうち一方に接続され 、前記第２のスイッチドキャパシタは前記アナログ入力信号に接続され、前記第 ３のスイッチドキャパシタは２つの前記基準電圧のうち一方に接続され、前記第 ３、第４のスイッチドキャパシタは前記第２の合計積分器の前記第１の入力に接 続され、 前記第１のクロック信号Φ₁の期間の前縁の直後の時間に生じる前縁を有する 前記第２のクロック信号Φ₂の期間において、 前記第１、第２のスイッチドキャパシタが前記第１の合計積分器の前記第１の 入力に接続され、前記第１の合計積分器の前記出力は前記第４のスイッチドキャ パシタへ接続され、前記比較器の前記差動出力が有効である請求項４記載の２次 変調器。 （６）Ａ／Ｄ変換器用の４次シグマデルタ変調器において、 第１および第２の２次シグマデルタ変調器を具備し、第１の２次シグマデルタ 変調器は第１および第２の合計積分器回路を含んでおり、第１の合計積分器回路 は、 ２つの基準電圧のうち一方に選択的に接続される第１のスイッチドキャパシタ と、 アナログ入力信号へ選択的に接続される第２のスイッチドキャパシタとを具備 し、前記第１、第２のスイッチドキャパシタはまた第１の合計積分器の第１の入 力に選択的に接続され、前記第１の合計積分器の第２の入力は接地され、 前記第２の合計積分器回路は、 ２つの前記基準電圧のうち一方に選択的に接続される第３のスイッチドキャパ シタと、 前記第１の合計積分器の出力に選択的に接続される第４のスイッチドキャパシ タとを具備しており、ここで前記第３および第４のスイッチドキャパシタはまた 第２の合計積分器の第１の入力に選択的に接続され、前記第２の合計積分器の第 ２の入力は接地されており、 さらに、前記差動出力を有する第１の比較器を具備しており、前記第２の合計 積分器の出力は前記第１の比較器へ入力され、 第２の２次シグマデルタ変調器は、第３および第４の合計積分器回路を含んで おり、第３の合計積分器回路は、 ２つの基準電圧のうち一方に選択的に接続される第５のスイッチドキャパシタ と、 前記第２の合計積分器の前記出力に選択的に接続される第６のスイッチドキャ パシタとを具備し、前記第５および第６のスイッチドキャパシタも第３の合計積 分器の第１の入力へ選択的に接続され、前記第３の合計積分器の第２の入力は接 地され、 前記第４の合計積分器回路は、 ２つの前記基準電圧のうち一方に選択的に接続される第７のスイッチドキャパ シタと、 前記第３の合計積分器の出力に選択的に接続される第８のスイッチドキャパシ タを具備しており、ここで前記第７および第８のスイッチドキャパシタはまた第 ４の合計積分器の第１の入力に選択的に接続され、前記第４の合計積分器の第２ の入力は接地されており、 さらに、差動出力を有する第２の比較器を具備しており、前記第４の合計積分 器の出力は前記第２の比較器へ入力される４次変調器。 （７）前記第１の合計積分器の前記第１の入力と前記第１の合計積分器の前記出 力との間に接続される第１のフィードバックキャパシタと、前記第２の合計積分 器の前記第１の入力と前記第２の合計積分器の前記出力との間に接続される第２ のフィードバックキャパシタと、前記第３の合計積分器の前記第１の入力と前記 第３の合計積分器の前記出力との間に接続される第３のフィードバックキャパシ タと、前記第４の合計積分器の前記第１の入力と前記第４の合計積分器の前記出 力との間に接続される第４のフィードバックキャパシタとをさらに具備している 請求項６記載の４次変調器。 （８）第１のクロック信号Φ₁の期間において、 前記第１のスイッチドキャパシタは２つの前記基準電圧のうち一方に接続され 、前記第２のスイッチドキャパシタは前記アナログ入力信号に接続され、前記第 ３のスイッチドキャパシタは２つの前記基準電圧のうち一方に接続され、前記第 ３、第４のスイッチドキャパシタは前記第２の合計積分器の前記第１の入力へ接 続され、前記第５のスイッチドキャパシタは２つの基準電圧のうち一方に接続さ れ、前記第６のスイッチドキャパシタは前記第１の比較器からの前記出力に接続 され、前記第７のスイッチドキャパシタは２つの前記基準電圧のうち一方に接続 され、前記第７および第８のスイッチドキャパシタは前記第４の合計積分器の前 記第１の入力に接続され、 クロック信号Φ₁の前縁の直後の時間に生じる前縁を有する第２のクロック信 号Φ₂の期間において、 前記第１、第２のスイッチドキャパシタは前記第１の合計積分器の前記第１の 入力に接続され、前記第１の合計積分器の前記出力は前記第４のスイッチドキャ パシタへ接続され、前記第１の比較器の前記差動出力が有効であり、前記第５お よび第７のスイッチドキャパシタは前記第３の合計積分器の前記第１の入力へ接 続され、前記第３の合計積分器の前記出力は前記第８のスイッチドキャパシタへ 接続され、前記第２の比較器の前記差動出力が有効である請求項７記載の４次変 調器。 （９）Ａ／Ｄ変換器用の４次シグマデルタ変調器において、 アナログ入力信号と、 第１のデジタル出力信号と、 前記アナログ入力信号へ接続された第１の入力を含んでいる第１の合計ノード と、 第１のユニット遅延のフィードバックブロックに接続された前記第１の合計ノ ードの第２の入力と、それに関係する１／２ユニットの遅延を含んだ第１の積分 器の入力に接続された前記第１の合計ノードの出力と、 前記１／２ユニットの遅延の第１の積分器の出力に接続された前記第２の合計 ノードの第１の入力と、第１の１／２ユニットの遅延のフィールドバックブロッ クの出力に接続された前記第２の合計ノードの第２の入力と、それに関係する１ ／２ユニットの遅延を含む第２の積分器の入力に接続された前記第２の合計ノー ドの出力とを具備する第２の合計ノードと、 前記１／２ユニットの遅延の第２の積分器の出力に接続された第１の量子化装 置入力と、前記第１の１／２ユニットの遅延のフィードバック遅延ブロックの入 力に接続され、前記第１のユニットの遅延のフィードバックブロックの入力に接 続され、前記第１のデジタル出力信号に接続されている第１の量子化装置の出力 とを含んでいる量子化装置と、 第２のデジタル出力信号と、 前記第１の量子化装置の入力へ接続された前記３の合計ノードの第１の入力を 含んでいる第３の合計ノードと、 第２のユニット遅延のフィードバックブロックに接続された前記第３の合計ノ ードの第２の入力と、それに関係する１／２ユニットの遅延を含んだ前記第３の 積分器の入力に接続された前記第３の合計ノードの出力と、 前記１／２ユニットの遅延の第３の積分器の出力に接続された前記第４の合計 ノードの第１の入力と、第２の１／２ユニットの遅延のフィールドバックブロッ クの出力に接続される前記第４の合計ノードの第２の入力と、それに関係する１ ／２ユニットの遅延を含む第４の積分器の入力に接続された前記第４の合計ノー ドの出力とを含んでいる第４の合計ノードと、 前記１／２ユニットの遅延の第４の積分器の出力に接続する第２の量子化装置 の入力と、前記第２の１／２ユニットの遅延のフィードバックブロックの入力に 接続され、前記第２のユニットの遅延のフィードバックブロックの入力に接続さ れ、前記第２のデジタル出力信号に接続されている出力とを含んでいる第２の量 子化装置とを具備している４次シグマデルタ変調器。 （１０）請求項１記載の２次システムにおいて、前記第１の１／２ユニットの遅 延のフィードバックブロックの前記出力は前記第２の合計ノードの前記第２の入 力へ入力される前に係数２で乗算され、 前記第２の１／２ユニットの遅延のフィードバックブロックの前記出力は前記 第４の合計ノードの前記第２の入力へ入力される前に係数２で乗算される請求項 ９記載の４次シグマデルタ変調器。 （１１）Ａ／Ｄ変換器用の２次シグマデルタ変調器において、 第１および第２の差動微分積分器回路を具備し、第１の差動微分積分器回路は 、 ２つの基準電圧のうちの一方に選択的に接続される第１のスイッチドキャパシ タと、 第１のアナログ差動入力信号へ選択的に接続された第２のスイッチドキャパシ タとを具備し、前記第１、第２のスイッチドキャパシタはまた第１の差動微分積 分器の第１の入力へ選択的に接続され、 第１の差動積分器回路はさらに、２つの前記基準電圧のうち一方に選択的に接 続された第３のスイッチドキャパシタと、 第２の差動アナログ入力信号に選択的に接続される第４のスイッチドキャパシ タとを具備しており、ここで前記第３および第４のスイッチドキャパシタはまた 前記第１の差動微分積分器積分器の第２の入力に選択的に接続され、 第２の差動微分積分器回路は、 ２つの前記基準電圧のうち一方に選択的に接続される第５のスイッチドキャパ シタと、 前記第１の微分積分器の第１の差動出力に選択的に接続される第６のスイッチ ドキャパシタとを具備し、前記第５および第６のスイッチドキャパシタはまた第 ２の差動微分積分器の第１の入力へ選択的に接続され、 第２の差動微分積分器回路はさらに、 ２つの前記基準電圧のうち一方に選択的に接続される第７のスイッチドキャパ シタと、 前記第１の微分積分器の第２の差動出力に選択的に接続される第８のスイッチ ドキャパシタとを具備しており、ここで前記第７および第８のスイッチドキャパ シタはまた前記第２の微分積分器の第２の入力に選択的に接続され、 第２の差動微分積分器回路はさらに、 差動入力および出力を有する比較器を具備しており、ここで前記第２の微分積 分器の差動出力は前記比較器の差動入力へ入力され、前記比較器の出力は１ビッ トデジタル信号である２次シグマデルタ変調器。 （１２）第１のクロック信号Φ１の期間において、 前記第１のスイッチドキャパシタは２つの前記基準電圧のうち一方に接続され 、前記第２のスイッチドキャパシタは前記第１の差動アナログ入力信号に接続さ れ、前記第３のスイッチドキャパシタは２つの前記基準電圧のうち一方へ接続さ れ、前記第４のスイッチドキャパシタは前記第２の差動アナログ入力信号へ接続 され、前記第５、第７のスイッチドキャパシタは２つの前記基準電圧のうち一方 へ接続され、前記第５、第６のスイッチドキャパシタは前記第２の微分積分器の 前記第１の入力へ接続され、前記第７および第８のスイッチドキャパシタは前記 第２の微分積分器の前記第２の入力に接続され、 クロック信号Φ₁の前縁の直後の時間に生じる前縁を有する第２のクロック信 号Φ₂の期間において、 前記第１、第２のスイッチドキャパシタは前記第１の微分積分器の前記第１の 入力に接続され、前記第３、第４のスイッチドキャパシタは前記第１の微分積分 器の前記第２の入力へ接続され、前記第１の微分積分器の前記第１、第２の差動 出力は前記第６、第８のスイッチドキャパシタへそれぞれ接続され、前記第１の 比較器の前記差動出力が有効である請求項１１記載の２次シグマデルタ変調器。 （１３）Ａ／Ｄ変換器の４次シグマデルタ変調器において、 第１および第２の２次シグマデルタ変調器を具備し、第１の２次シグマデルタ 変調器は、第１および第２の差動微分積分器回路を含んでおり、第１の差動微分 積分器回路は、 ２つの基準電圧のうち一方に選択的に接続される第１のスイッチドキャパシタ と、 第１のアナログ差動入力信号へ選択的に接続される第２のスイッチドキャパシ タとを具備し、前記第１、第２のスイッチドキャパシタはまた第１の差動微分積 分器の第１の入力へ選択的に接続され、 第１の差動微分積分器回路はさらに、 ２つの前記基準電圧のうち一方に選択的に接続されている第３のスイッチドキ ャパシタと、 前記第２の差動アナログ入力信号に選択的に接続される第４のスイッチドキャ パシタとを具備しており、ここで前記第３および第４のスイッチドキャパシタは また第１の差動微分積分器の第２の入力に選択的に接続され、 第１の２次シグマデルタ変調器はさらに、 第２の差動微分積分器回路は、 ２つの基準電圧のうち一方に選択的に接続される第５のスイッチドキャパシタ と、 前記第１の微分積分器の第１の差動出力に選択的に接続される第６のスイッチ ドキャパシタとを具備し、前記第５および第６のスイッチドキャパシタも第２の 差動微分積分器の第１の入力へ選択的に接続され、 第２の差動微分積分器回路はさらに、 ２つの前記基準電圧のうち一方に選択的に接続されている第７のスイッチドキ ャパシタと、 前記第１の微分積分器の第２の差動出力に選択的に接続される第８のスイッチ ドキャパシタを具備しており、ここで前記第７および第８のスイッチドキャパシ タはまた前記第２の微分積分器の第２の入力に選択的に接続され、 第２の差動微分積分器回路はさらに、 差動入力および出力を有する第１の比較器を有し、前記第２の微分積分器の差動 出力は前記第１の比較器の差動入力へ入力され、 第２の２次シグマデルタ変調器は、第３および第４の差動微分積分器積分器回 路を含んでおり、第３の差動微分積分器積分器は、 ２つの基準電圧のうち一方に選択的に接続される第９のスイッチドキャパシタ と、 前記第２の微分積分器の前記差動出力へ選択的に接続される第１０のスイッチ ドキャパシタとを具備し、前記第９、第１０のスイッチドキャパシタはまた前記 第３の差動微分積分器の第１の入力へ選択的に接続され、 第３の差動微分積分器回路はさらに、 ２つの前記基準電圧のうち一方に選択的に接続される第１１のスイッチドキャ パシタと、 前記第２の微分積分器の前記差動出力に選択的に接続される第１２のスイッチ ドキャパシタとを具備しており、前記第１１および第１２のスイッチドキャパシ タはまた前記第３の差動微分積分器の第２の入力に選択的に接続され、 前記第４の差動微分積分器回路は、 ２つの基準電圧のうち一方に選択的に接続される第１３のスイッチドキャパシ タと、 前記第３の微分積分器の第１の差動出力に選択的に接続される第１４のスイッ チドキャパシタとを具備し、前記第１３および第１４のスイッチドキャパシタは また第４の差動微分積分器の第１の入力へ選択的に接続され、 第４の差動微分積分器回路はさらに、 ２つの前記基準電圧のうち一方に選択的に接続される第１５のスイッチドキャ パシタと、 前記第３の微分積分器の第２の差動出力に選択的に接続される第１６のスイッ チドキャパシタとを具備しており、前記第１５および第１６のスイッチドキャパ シタはまた前記第４の微分積分器の第２の入力に選択的に接続され、 第４の差動微分積分器回路はさらに、 差動入力および出力を有する第２の比較器を有し、前記第４の微分積分器の差 動出力は前記第１の比較器の差動入力へ入力され、前記第２の比較器の出力は１ ビットデジタル信号である４次シグマデルタ変調器。 （１４）第１のクロック信号Φ₁の期間において、 前記第１のスイッチドキャパシタは２つの前記基準電圧のうち一方に接続され 、 前記第２のスイッチドキャパシタは前記第１の差動アナログ入力信号に接続され 、前記第３のスイッチドキャパシタは２つの前記基準電圧のうち一方に接続され 、前記第４のスイッチドキャパシタは前記第２の差動アナログ入力信号へ接続さ れ、前記第５、第７のスイッチドキャパシタは２つの前記基準電圧のうち一方に 接続され、前記第５、第６のスイッチドキャパシタは前記第２の微分積分器の前 記第１の入力へ接続され、前記第７および第８のスイッチドキャパシタは前記第 ２の微分積分器の前記第２の入力に接続され、前記第９のスイッチドキャパシタ は２つの前記基準電圧のうち一方に接続され、前記第１０のスイッチドキャパシ タは前記第２の微分積分器の前記差動出力に接続され、前記第１１のスイッチド キャパシタは２つの前記基準電圧のうち一方へ接続され、前記第１２のスイッチ ドキャパシタは前記第２の微分積分器の前記差動出力へ接続され、前記第１３、 第１５のスイッチドキャパシタは２つの前記基準電圧のうち一方へ接続され、前 記第１３、第１４のスイッチドキャパシタは前記第４の微分積分器の前記第１の 入力へ接続され、前記第１５および第１６のスイッチドキャパシタは前記第４の 微分積分器の前記第２の入力に接続され、 クロック信号Φ₁の前縁の直後の時間に生じる前縁を有する第２のクロック信 号Φ₂の期間において、 前記第１、第２のスイッチドキャパシタは前記第１の微分積分器の前記第１の 入力に接続され、前記第３、第４のスイッチドキャパシタは前記第１の微分積分 器の前記第２の入力へ接続され、前記第１の微分積分器の前記第１、第２の差動 出力は前記第６、第８のスイッチドキャパシタへそれぞれ接続され、前記第１の 比較器の前記差動出力が有効であり、前記第９、第１０のスイッチドキャパシタ は前記第３の微分積分器の前記第１の入力に接続され、前記第１１、第１２のス イッチドキャパシタは前記第３の微分積分器の前記第２の入力へ接続され、前記 第３の微分積分器の前記第１、第２の差動出力は前記第１４、第１６のスイッチ ドキャパシタへそれぞれ接続され、前記第２の比較器の前記差動出力が有効であ る請求項１３記載の４次シグマデルタ変調器。 （１５）Ａ／Ｄ変換器用の２次シグマデルタ変調器において、 第１および第２の差動微分積分器回路を具備し、第１の差動微分積分器回路は 、 ２つの基準電圧のうち一方に選択的に接続される第１のスイッチドキャパシタ と、 第１または第２のアナログ差動入力信号へ選択的に接続される第２のスイッチ ドキャパシタとを具備し、前記第１、第２のスイッチドキャパシタはまた第１の 差動微分積分器の第１の入力へ選択的に接続され、 第１の差動微分積分器回路はさらに、２つの前記基準電圧のうち一方に選択的 に接続される第３のスイッチドキャパシタと、 前記第１または第２の差動アナログ入力信号に選択的に接続される第４のスイ ッチドキャパシタを具備しており、前記第３および第４のスイッチドキャパシタ はまた前記第１の差動微分積分器の第２の入力に選択的に接続され、 前記第２の差動微分積分器回路は、 ２つの前記基準電圧のうち一方に選択的に接続される第５のスイッチドキャパ シタと、 前記第１の微分積分器の第１または第２の差動出力に選択的に接続される第６ のスイッチドキャパシタとを具備し、前記第５および第６のスイッチドキャパシ タはまた第２の差動微分積分器の第１の入力へ選択的に接続され、 第２の差動微分積分器回路はさらに、２つの前記基準電圧のうち一方に選択的 に接続される第７のスイッチドキャパシタと、 前記第１の微分積分器の前記第１または第２の差動出力に選択的に接続される 第８のスイッチドキャパシタを具備しており、前記第７および第８のスイッチド キャパシタはまた前記第２の微分積分器の第２の入力に選択的に接続され、 第２の差動微分積分器回路はさらに、差動入力および出力を有する比較器を具 備しており、前記第２の差動積分器の差動出力は前記比較器の差動入力へ入力さ れ、前記比較器の出力は１ビットデジタル信号である２次デルタシグマ変調器。 （１６）第１のクロック信号Φ₁の期間において、 前記第１のスイッチドキャパシタは２つの前記基準電圧のうち一方に接続され 、前記第２のスイッチドキャパシタは前記第１の差動アナログ入力信号に接続さ れ、前記第３のスイッチドキャパシタは２つの前記基準電圧のうち一方へ接続さ れ、前記第４のスイッチドキャパシタは前記第２の差動アナログ入力信号へ接続 され、 前記第５、第７のスイッチドキャパシタは２つの前記基準電圧のうち一方へ接続 され、前記第５、第６のスイッチドキャパシタは前記第２の微分積分器の前記第 １の入力へ接続され、前記第６のスイッチドキャパシタは前記第２の差動アナロ グ入力信号に接続され、前記第７および第８のスイッチドキャパシタは前記第２ の微分積分器の前記第２の入力に接続され、前記第８のスイッチドキャパシタは 前記第１の差動アナログ入力信号に接続され、 クロック信号Φ₁の前縁の直後の時間に生じる前縁を有する第２のクロック信 号Φ₂の期間において、 前記第１、第２のスイッチドキャパシタは前記第１の微分積分器の前記第１の 入力に接続され、前記第２のスイッチドキャパシタは前記第２の差動アナログ入 力信号に接続され、前記第３、第４のスイッチドキャパシタは前記第１の微分積 分器の前記第２の入力へ接続され、前記第４のスイッチドキャパシタは前記第１ の差動アナログ入力信号に接続され、前記第１の微分積分器の前記第１、第２の 差動出力は前記第６、第８のスイッチドキャパシタにそれぞれ接続され、前記比 較器の前記差動出力が有効である請求項１５記載の２次シグマデルタ変調器。 （１７）Ａ／Ｄ変換器用の４次シグマデルタ変調器において、 第１および第２の２次シグマデルタ変調器を具備し、第１の２次シグマデルタ 変調器は、第１および第２の差動微分積分器回路を含んでおり、第１の差動微分 積分器回路は、 ２つの基準電圧のうち一方に選択的に接続される第１のスイッチドキャパシタ と、 第１または第２のアナログ差動入力信号へ選択的に接続される第２のスイッチ ドキャパシタとを具備し、前記第１、第２のスイッチドキャパシタはまた第１の 差動微分積分器の第１の入力へ選択的に接続され、 第１の差動微分積分器回路はさらに、２つの前記基準電圧のうち一方に選択的 に接続される第３のスイッチドキャパシタと、 前記第１または第２の差動アナログ入力信号に選択的に接続される第４のスイ ッチドキャパシタとを具備しており、前記第３および第４のスイッチドキャパシ タはまた前記第１の差動微分積分器の第２の入力に選択的に接続され、 第２の差動微分積分器回路は、 ２つの基準電圧のうち一方に選択的に接続される第５のスイッチドキャパシタ と、 前記第１の微分積分器の前記第１または第２の差動出力に選択的に接続される 第６のスイッチドキャパシタとを具備し、前記第５および第６のスイッチドキャ パシタはまた第２の差動微分積分器の第１の入力へ選択的に接続され、 第２の差動微分積分器回路はさらに、 ２つの前記基準電圧のうち一方に選択的に接続される第７のスイッチドキャパ シタと、 前記第１の微分積分器の第１または第２の差動出力に選択的に接続される第８ のスイッチドキャパシタとを具備しており、前記第７および第８のスイッチドキ ャパシタはまた前記第２の微分積分器の第２の入力に選択的に接続され、 第２の差動微分積分器回路はさらに、 差動入力および出力を有する第１の比較器を有し、前記第２の微分積分器の差 動出力は前記第１の比較器の差動入力へ入力され、前記第１の比較器の出力は１ ビットデジタル信号であり、 第２の２次シグマデルタ変調器は、第３および第４の差動微分積分器積分器回 路を含んでおり、第３の差動微分積分器積分器は、 ２つの基準電圧のうち一方に選択的に接続される第９のスイッチドキャパシタ と、 第１または第２のアナログ差動入力信号へ選択的に接続される第１０のスイッ チドキャパシタとを具備し、前記第９、第１０のスイッチドキャパシタはまた前 記第３の差動微分積分器の第１の入力へ選択的に接続され、 第３の差動微分積分器回路はさらに、 ２つの前記基準電圧のうち一方に選択的に接続される第１１のスイッチドキャ パシタと、 前記第１または第２の差動アナログ入力信号に選択的に接続される第１２のス イッチドキャパシタとを具備しており、前記第１１および第１２のスイッチドキ ャパシタはまた前記第３の差動微分積分器の第２の入力に選択的に接続され、 前記第４の差動微分積分器回路は、 ２つの基準電圧のうち一方に選択的に接続される第１３のスイッチドキャパシ タと、 前記第３の微分積分器の第１または第２の差動出力に選択的に接続される第１ ４のスイッチドキャパシタとを具備し、前記第１３および第１４のスイッチドキ ャパシタはまた第４の差動微分積分器の第１の入力へ選択的に接続され、 第４の差動微分積分器回路はさらに、２つの前記基準電圧のうち一方に選択的 に接続される第１５のスイッチドキャパシタと、 前記第３の微分積分器の前記第１または第２の差動出力に選択的に接続される 第１６のスイッチドキャパシタを具備しており、前記第１５および第１６のスイ ッチドキャパシタも前記第４の微分積分器の第２の入力に選択的に接続され、 第４の差動微分積分器回路はさらに、差動入力および出力を有する第２の比較 器を有し、前記第４の微分積分器の差動出力は前記第２の比較器の差動入力へ入 力され、前記第２の比較器の出力は１ビットデジタル信号である４次シグマデル タ変調器。 （１８）第１のクロック信号Φ₁の期間において、 前記第１のスイッチドキャパシタは２つの前記基準電圧のうち一方に接続され 、前記第２のスイッチドキャパシタは前記第１の差動アナログ入力信号に接続さ れ、前記第３のスイッチドキャパシタは２つの前記基準電圧のうち一方へ接続さ れ、前記第４のスイッチドキャパシタは前記第２の差動アナログ入力信号へ接続 され、前記第５、第７のスイッチドキャパシタは２つの前記基準電圧のうち一方 へ接続され、前記第５、第６のスイッチドキャパシタは前記第２の微分積分器の 前記第１の入力へ接続され、前記第６のスイッチドキャパシタは前記第２の差動 アナログ入力信号に接続され、前記第７および第８のスイッチドキャパシタは前 記第２の微分積分器の前記第２の入力に接続され、前記第８のスイッチドキャパ シタは前記第１の差動アナログ入力信号に接続され、前記第９のスイッチドキャ パシタは２つの前記基準電圧のうち一方に接続され、前記第１０のスイッチドキ ャパシタは前記第２の微分積分器の前記差動出力に接続され、前記第１１のスイ ッチドキャパシタは２つの前記基準電圧のうち一方へ接続され、前記第１２のス イッチドキャパシタは前記第２の微分積分器の前記差動出力へ接続され、前記第 １３、第１５のスイッチドキャパシタは２つの前記基準電圧のうち一方へ接続さ れ、前記第１３、第１４のスイッチドキャパシタは前記第４の微分積分器の前記 第１の入力へ接続され、前記第１４のスイッチドキャパシタは前記第２の差動ア ナログ入力信号に接続され、前記第１５および第１６のスイッチドキャパシタは 前記第４の微分積分器の前記第２の入力に接続され、前記第１６のスイッチドキ ャパシタは前記第１の差動アナログ入力信号に接続され、 クロック信号Φ₁の前縁の直後の時間に生じる前縁を有する第２のクロック信 号Φ₂の期間において、 前記第１、第２のスイッチドキャパシタは前記第１の微分積分器の前記第１の 入力に接続され、前記第２のスイッチドキャパシタは前記第２の差動アナログ入 力信号へ接続され、前記第３、第４のスイッチドキャパシタは前記第１の微分積 分器の前記第２の入力へ接続され、前記第４のスイッチドキャパシタは前記第１ の差動アナログ入力信号へ接続され、前記第１の微分積分器の前記第１、第２の 差動出力は前記第６、第８のスイッチドキャパシタへそれぞれ接続され、前記第 １の比較器の前記差動出力が有効であり、前記第９、第１０のスイッチドキャパ シタは前記第３の微分積分器の前記第１の入力に接続され、前記第１０のスイッ チドキャパシタは前記第２の差動アナログ入力信号へ接続され、前記第１１、第 １２のスイッチドキャパシタは前記第３の微分積分器の前記第２の入力へ接続さ れ、前記第１２のスイッチドキャパシタは前記第１の差動アナログ入力信号へ接 続され、前記第３の微分積分器の前記第１、第２の差動出力は前記第１４、第１ ６のスイッチドキャパシタへそれぞれ接続され、前記第２の比較器の前記差動出 力が有効である請求項１７記載の４次シグマデルタ変調器。 （１９）削除 （２０）第１の量子化後の回路網入力と、第１の量子化装置出力からの出力と、 第２の量子化後の回路網入力と、第２の量子化装置出力からの出力と、 量子化後の回路網デジタル出力とを具備し、 前記第１の回路網入力は回路網遅延ブロックの入力に接続され、前記第２の回 路網入力は定数により乗算され、 前記回路網遅延ブロックの出力は第１の回路網合計ノードの第１の入力と、第 ２の回路網合計ノードの第１の入力に接続され、 前記乗算された第２の回路網入力は前記第１の回路網合計ノードの第２の入力 に接続され、 前記第２の回路網合計ノードの出力は微分器の入力へ与えられ、 前記微分器の出力は前記第２の回路網合計ノードの第２の入力へ与えられ、 前記回路網デジタル出力は前記第２の合計回路網ノードの出力へ接続されてい る請求項９記載の４次変調器。 （２１）第１のデジタル入力と、第１の２次シグマデルタ変調器からの出力と、 第２のデジタル入力と、第２の２次シグマデルタ変調器からの出力と、 アナログ出力とを具備し、 前記第１のデジタル入力は遅延ブロックの入力に接続され、 前記第２のデジタル入力は定数により乗算され、第１の合計ノードの第１の入 力に与えらわ、 前記遅延ブロックの出力は第１の合計ノードの第２の入力および、第１のＤ／ Ａ変換器の入力に接続され、 前記第１の合計ノードの出力は微分器の入力へ接続され、 前記微分器の出力は第２のＤ／Ａ変換器へ入力され、 前記第１のＤ／Ａ変換器の出力は第２の合計ノードの第１の入力へ与えられ、 前記第２のＤ／Ａ変換器の出力は前記第２の合計ノードの第２の入力へ与えられ 、 前記アナログ出力は前記第２の合計ノードの出力へ接続されている請求項８記 載の４次変調器。 （２２）前記第１のＤ／Ａ変換器は１ビットのＤ／Ａ変換器である請求項２１記 載の回路網。 （２３）前記第２のＤ／Ａ変換器は多ビットのＤ／Ａ変換器である請求項２１記 載の回路網。 （２４）Ａ／Ｄ変換器用の４次シグマデルタ変調器において、 デジタル入力信号と、 アナログ出力信号と、 前記デジタル入力信号に接続された第１の入力を含んでいる第１の合計ノード と、 第１のユニットの遅延のフィードバックブロックに接続された前記第１の合計 ノードの第２の入力と、それに関連する１／２ユニットの遅延を含む第１の積分 器の入力に接続された前記第１の合計ノードの出力と、 前記１／２ユニットの遅延の第１の積分器の出力に接続された前記第２の合計 ノードの第１の入力と、第１の１／２ユニットの遅延フィールドバックブロック の出力に接続される前記第２の合計ノードの第２の入力と、それに関連する１／ ２ユニットの遅延を含む第２の積分器の入力に接続された前記第２の合計ノード の出力とを具備する第２の合計ノードと、 前記１／２ユニットの遅延の第２の積分器の出力に接続された第１の量子化装 置の入力と、前記第１の１／２ユニットの遅延のフィードバックブロックの入力 と、前記第１のユニット遅延のフィードバックブロックの入力と、第１のデジタ ル出力信号とに接続された第１の量子化装置の出力とを含んでいる第１の量子化 装置と、 第２のデジタル出力信号と、 前記第１の量子化装置の入力へ接続された前記第３の合計ノードの第１の入力 とを含んでいる第３の合計ノードと、 第２のユニット遅延のフィードバックブロックに接続された前記第３の合計ノ ードの第２の入力と、それに関連する１／２ユニットの遅延を含んだ前記第３の 積分器の入力に接続された前記第３の合計ノードの出力と、 前記１／２ユニットの遅延の第３の積分器の出力に接続された前記第４の合計 ノードの第１の入力と、第２の１／２ユニットの遅延のフィールドバックブロッ クの出力に接続された前記第４の合計ノードの第２の入力と、それに関連する１ ／２ユニットの遅延を含む第４の積分器の入力に接続された前記第４の合計ノー ドの出力とを含んでいる第４の合計ノードと、 前記１／２ユニットの遅延の第４の積分器の出力に接続された第２の量子化装 置の入力と、前記第２の１／２ユニットの遅延のフィードバックブロックの入力 と、前記第２のユニット遅延のフィードバックブロックの入力と、前記第２のデ ジタル出力信号とに接続された第２の量子化装置の出力とを含んでいる第２の量 子化装置と、 第１の量子化後のデジタル入力と、前記第１の量子化装置からの出力と、 第２の量子化後のデジタル入力と、前記第２の量子化装置からの出力とを具備 し、 前記第１の量子化後のデジタル入力は量子化後の遅延ブロックの入力に接続さ れ、 前記第２の量子化後のデジタル入力は定数により乗算され、第１の量子化後の 合計ノードの第１の入力に与えられ、 前記量子化後の遅延ブロックの出力は前記第１の量子化後の合計ノードの第２ の入力と、第１の量子化後のＤ／Ａ変換器の入力とに与えられ、 前記量子化後の合計ノードの出力は微分器の入力へ接続され、 前記微分器の出力は前記第２の量子化後のＤ／Ａ変換器へ入力され、 前記量子化後の第１のＤ／Ａ変換器の出力は第２の量子化後の合計ノードの第 １の入力へ与えられ、前記第２の量子化後のＤ／Ａ変換器の出力は前記第２の合 計ノードの第２の入力へ与えられ、 前記アナログ出力信号は前記第２の量子化後の合計ノードの出力で与えられる ４次シグマデルタ変調器。 （２５）４次シグマデルタ変調器システムにおいて、 入力および出力を有する第１の２次シグマデルタ変調器と、 入力および出力を有する第２の２次シグマデルタ変調器と、 前記第１の変調器の前記出力に接続された第１の回路網入力と、前記第２の変 調器の前記出力に接続された第２の回路網入力とを有する量子化後の回路網とを 具備しており、 前記第１および第２の変調器はそれぞれ第１、第２の積分段を含んでおり、そ れぞれの前記積分段はそれに関係する１／２ユニットの遅延を有する積分器を含 んでいる４次シグマデルタ変調器システム。 （２６）前記第１の変調器はさらに第１の変調器量子化装置を具備しており、前 記第１の変調器量子化装置は前記第１の変調器中の前記第２の積分段の出力に接 続され、前記第１の変調器の量子化装置の出力は前記第１の変調器の前記出力に 接続されている請求項２５記載の４次変調器システム。 （２７）前記第２の変調器はさらに第２の変調器量子化装置を具備しており、前 記第２の変調器量子化装置は前記第２の変調器中の前記第２の積分段の出力に接 続され、前記第２の変調器量子化装置の出力は前記第２の変調器の前記出力に接 続されている請求項２６記載の４次変調器システム。 （２８）それに関係する１／２ユニットの遅延を有するフィードバック路は前記 第１の変調器出力と、前記第１の変調器中の前記第２の積分段への入力との間に 接続され、それに関係する１ユニットの遅延を有する第２のフィードバック路は 前記第１の変調器出力と、前記第１の変調器中の前記第１の積分段への入力との 間に接続されている請求項２６記載の４次変調器システム。 （２９）それに関係する１／２ユニットの遅延を有するフィードバック路は前記 第２の変調器出力と、前記第２の変調器中の前記第２の積分段への入力との間に 接続され、それに関係する１ユニットの遅延を有する第２のフィードバック路は 前記第２の変調器出力と、前記第２の変調器中の前記第２の積分段への入力との 間に接続されている請求項２７記載の４次変調器システム。 （３０）Ａ／Ｄ変換器用の４次変調器システムにおいて、 アナログ入力信号と、 デジタル出力信号と、 正または負のいずれかの基準電圧に選択的に接続されて第１の演算増幅器の第 １の入力にも選択的に接続する第１のスイッチドキャパシタを具備している第１ の２次変調器と、 前記第１の演算増幅器の第１の入力と、前記第１の演算増幅器の出力との間に 接続されている第１のフィードバックキャパシタと、 前記第１の演算増幅器の第１の入力にも選択的に接続される第２のスイッチド キャパシタに選択的に接続されるアナログ入力信号と、 前記正または負のいずれかの基準電圧に選択的に接続され、第２の演算増幅器 の第１の入力にも選択的に接続される第３のスイッチドキャパシタと、 前記第２の演算増幅器の第１の入力と、前記第２の演算増幅器の出力との間に 接続された第２のフィードバックループキャパシタと、 前記第１の演算増幅器の前記出力に選択的に接続され、前記第２の演算増幅器 の前記第１の入力に選択的に接続される第４のスイッチドキャパシタと、 差動出力を有し、その第１の入力が前記第２の演算増幅器の出力へ接続されて いる第１のラッチ比較器と、 その入力が前記第２の演算増幅器の前記出力へ接続される第２の２次変調器と を具備している４次変調器システム。 （３１）前記第１、第２の演算増幅器の第２の入力が接地されている請求項３０ 記載のシステム。 （３２）前記第２の変調器が差動出力を有する第２のラッチ比較器を含んでいる 請求項３０記載のシステム。 （３３）前記第１、第２のラッチ比較器の前記差動出力が、前記正および前記負 の基準電圧を前記第１および第３のスイッチドキャパシタへ選択的に接続するス イッチの制御に使用されるデジタル制御信号である請求項３２記載のシステム。

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1. 【特許請求の範囲】 （１）Ａ／Ｄ変換器用の２次シグマデルタ変調器器おいて、 アナログ入力信号と、 デジタル出力信号と、 前記アナログ入力信号へ接続された第１の入力を含んでいる第１の合計ノード と、 ユニット遅延のフィードバック遅延ブロックに接続された第２の入力と、それ に関係する１／２ユニットの遅延を含んだ第１の積分器の入力に接続する出力と 、 前記１／２ユニットの遅延の第１の積分器の出力に接続された第１の入力と、 １／２ユニットの遅延のフィールドバック遅延ブロックの出力に接続された第２ の入力と、それに関係する１／２ユニットの遅延を含む第２の積分器の入力に接 続された出力とを具備する第２の合計ノードと、 前記１／２ユニットの遅延の第２の積分器の出力に接続する入力と、前記１／ ２ユニットの遅延のフィードバック遅延ブロックの入力に接続され、また前記ユ ニット遅延のフィードバック遅延ブロックの入力に接続され、前記デジタル出力 信号に接続された出力とを含んでいる量子化装置とを具備している２次シグマデ ルタ変調器。 （２）前記１／２ユニットの遅延のフィードバック遅延ブロックの前記出力は前 記第２の合計ノードの第２の入力へ入力される前に係数２で乗算される請求項１ 記載の２次シグマデルタ変調器。 （３）Ａ／Ｄ変換器用の２次シグマデルタ変調器において、 第１の合計積分器回路と第２の合計積分器回路とを具備し、第１の合計積分器 回路は、 ２つの基準電圧のうち一方に選択的に接続される第１のスイッチドキャパシタ と、 アナログ入力信号へ選択的に接続する第２のスイッチドキャパシタとを具備し 、前記第１および第２のスイッチドキャパシタはまた第１の合計積分器の第１の 入力に選択的に接続され、前記第１の合計積分器の第２の入力は接地されており 、 前記第２の合計積分器回路は、 ２つの前記基準電圧のうち一方に選択的に接続されている第３のスイッチドキ ャパシタと、 前記第１の合計積分器の出力に選択的に接続される第４のスイッチドキャパシ タを具備しており、ここで前記第３および第４のスイッチドキャパシタはまた第 ２の合計積分器の第１の入力に選択的に接続され、前記第２の合計積分器の第２ の入力は接地されており、 さらに、差動出力を有する比較器を具備しており、前記第２の合計積分器の出 力が前記比較器へ入力される２次シグマデルタ変調器。 （４）前記第１の合計積分器の前記第１の入力と前記第１の合計積分器の前記出 力との間に接続された第１のフィードバックキャパシタと、前記第２の合計積分 器の前記第１の入力と前記第２の合計積分器の前記出力との間に接続された第２ のフィードバックキャパシタとをさらに具備している請求項３記載の２次変調器 。 （５）第１のクロック信号Φ₁の期間において、 前記第１のスイッチドキャパシタは２つの前記基準電圧のうち一方に接続され 、前記第２のスイッチドキャパシタは前記アナログ入力信号に接続され、前記第 ３のスイッチドキャパシタは２つの前記基準電圧のうち一方に接続され、前記第 ３、第４のスイッチドキャパシタは前記第２の合計積分器の前記第１の入力に接 続され、 前記第１のクロック信号Φ₁の期間の前縁の直後の時間に生じる前縁を有する 前記第２のクロック信号Φ₂の期間において、 前記第１、第２のスイッチドキャパシタが前記第１の合計積分器の前記第１の 入力に接続され、前記第１の合計積分器の前記出力は前記第４のスイッチドキャ パシタへ接続され、前記比較器の前記差動出力が有効である請求項４記載の２次 変調器。 （６）Ａ／Ｄ変換器用の４次シグマデルタ変調器において、 第１および第２の２次シグマデルタ変調器を具備し、第１の２次シグマデルタ 変調器は第１および第２の合計積分器回路を含んでおり、第１の合計積分器回路 は、 ２つの基準電圧のうち一方に選択的に接続される第１のスイッチドキャパシタ と、 アナログ入力信号へ選択的に接続される第２のスイッチドキャパシタとを具備 し、前記第１、第２のスイッチドキャパシタはまた第１の合計積分器の第１の入 力に選択的に接続され、前記第１の合計積分器の第２の入力は接地され、 前記第２の合計積分器回路は、 ２つの前記基準電圧のうち一方に選択的に接続される第３のスイッチドキャパ シタと、 前記第１の合計積分器の出力に選択的に接続される第４のスイッチドキャパシ タとを具備しており、ここで前記第３および第４のスイッチドキャパシタはまた 第２の合計積分器の第１の入力に選択的に接続され、前記第２の合計積分器の第 ２の入力は接地されており、 さらに、前記差動出力を有する第１の比較器を具備しており、前記第２の合計 積分器の出力は前記第１の比較器へ入力され、 第２の２次シグマデルタ変調器は、第３および第４の合計積分器回路を含んで おり、第３の合計積分器回路は、 ２つの基準電圧のうち一方に選択的に接続される第５のスイッチドキャパシタ と、 前記第２の合計積分器の前記出力に選択的に接続される第６のスイッチドキャ パシタとを具備し、前記第５および第６のスイッチドキャパシタも第３の合計積 分器の第１の入力へ選択的に接続され、前記第３の合計積分器の第２の入力は接 地され、 前記第４の合計積分器回路は、 ２つの前記基準電圧のうち一方に選択的に接続される第７のスイッチドキャパ シタと、 前記第３の合計積分器の出力に選択的に接続される第８のスイッチドキャパシ タを具備しており、ここで前記第７および第８のスイッチドキャパシタはまた第 ４の合計積分器の第１の入力に選択的に接続され、前記第４の合計積分器の第２ の入力は接地されており、 さらに、差動出力を有する第２の比較器を具備しており、前記第４の合計積分 器の出力は前記第２の比較器へ入力される４次変調器。 （７）前記第１の合計積分器の前記第１の入力と前記第１の合計積分器の前記出 力との間に接続される第１のフィードバックキャパシタと、前記第２の合計積分 器の前記第１の入力と前記第２の合計積分器の前記出力との間に接続される第２ のフィードバックキャパシタと、前記第３の合計積分器の前記第１の入力と前記 第３の合計積分器の前記出力との間に接続される第３のフィードバックキャパシ タと、前記第４の合計積分器の前記第１の入力と前記第４の合計積分器の前記出 力との間に接続される第４のフィードバックキャパシタとをさらに具備している 請求項６記載の４次変調器。 （８）第１のクロック信号Φ₁の期間において、 前記第１のスイッチドキャパシタは２つの前記基準電圧のうち一方に接続され 、前記第２のスイッチドキャパシタは前記アナログ入力信号に接続され、前記第 ３のスイッチドキャパシタは２つの前記基準電圧のうち一方に接続され、前記第 ３、第４のスイッチドキャパシタは前記第２の合計積分器の前記第１の入力へ接 続され、前記第５のスイッチドキャパシタは２つの基準電圧のうち一方に接続さ れ、前記第６のスイッチドキャパシタは前記第１の比較器からの前記出力に接続 され、前記第７のスイッチドキャパシタは２つの前記基準電圧のうち一方に接続 され、前記第７および第８のスイッチドキャパシタは前記第４の合計積分器の前 記第１の入力に接続され、 クロック信号Φ₁の前縁の直後の時間に生じる前縁を有する第２のクロック信 号Φ₂の期間において、 前記第１、第２のスイッチドキャパシタは前記第１の合計積分器の前記第１の 入力に接続され、前記第１の合計積分器の前記出力は前記第４のスイッチドキャ パシタへ接続され、前記第１の比較器の前記差動出力が有効であり、前記第５お よび第７のスイッチドキャパシタは前記第３の合計積分器の前記第１の入力へ接 続され、前記第３の合計積分器の前記出力は前記第８のスイッチドキャパシタへ 接続され、前記第２の比較器の前記差動出力が有効である請求項７記載の４次変 調器。 （９）Ａ／Ｄ変換器用の４次シグマデルタ変調器において、 アナログ入力信号と、 第１のデジタル出力信号と、 前記アナログ入力信号へ接続された第１の入力を含んでいる第１の合計ノード と、 第１のユニット遅延のフィードバックブロックに接続された前記第１の合計ノ ードの第２の入力と、それに関係する１／２ユニットの遅延を含んだ第１の積分 器の入力に接続された前記第１の合計ノードの出力と、 前記１／２ユニットの遅延の第１の積分器の出力に接続された前記第２の合計 ノードの第１の入力と、第１の１／２ユニットの遅延のフィールドバックブロッ クの出力に接続された前記第２の合計ノードの第２の入力と、それに関係する１ ／２ユニットの遅延を含む第２の積分器の入力に接続された前記第２の合計ノー ドの出力とを具備する第２の合計ノードと、 前記１／２ユニットの遅延の第２の積分器の出力に接続された第１の量子化装 置入力と、前記第１の１／２ユニットの遅延のフィードバック遅延ブロックの入 力に接続され、前記第１のユニットの遅延のフィードバックブロックの入力に接 続され、前記第１のデジタル出力信号に接続されている第１の量子化装置の出力 とを含んでいる量子化装置と、 第２のデジタル出力信号と、 前記第１の量子化装置の入力へ接続された前記３の合計ノードの第１の入力を 含んでいる第３の合計ノードと、 第２のユニット遅延のフィードバックブロックに接続された前記第３の合計ノ ードの第２の入力と、それに関係する１／２ユニットの遅延を含んだ前記第３の 積分器の入力に接続された前記第３の合計ノードの出力と、 前記１／２ユニットの遅延の第３の積分器の出力に接続された前記第４の合計 ノードの第１の入力と、第２の１／２ユニットの遅延のフィールドバックブロッ クの出力に接続される前記第４の合計ノードの第２の入力と、それに関係する１ ／２ユニットの遅延を含む第４の積分器の入力に接続された前記第４の合計ノー ドの出力とを含んでいる第４の合計ノードと、 前記１／２ユニットの遅延の第４の積分器の出力に接続する第２の量子化装置 の入力と、前記第２の１／２ユニットの遅延のフィードバックブロックの入力に 接続され、前記第２のユニットの遅延のフィードバックブロックの入力に接続さ れ、前記第２のデジタル出力信号に接続されている出力とを含んでいる第２の量 子化装置とを具備している４次シグマデルタ変調器。 （１０）請求項１記載の２次システムにおいて、前記第１の１／２ユニットの遅 延のフィードバックブロックの前記出力は前記第２の合計ノードの前記第２の入 力へ入力される前に係数２で乗算され、 前記第２の１／２ユニットの遅延のフィードバックブロックの前記出力は前記 第４の合計ノードの前記第２の入力へ入力される前に係数２で乗算される請求項 ９記載の４次シグマデルタ変調器。 （１１）Ａ／Ｄ変換器用の２次シグマデルタ変調器において、 第１および第２の差動微分積分器回路を具備し、第１の差動微分積分器回路は 、 ２つの基準電圧のうちの一方に選択的に接続される第１のスイッチドキャパシ タと、 第１のアナログ差動入力信号へ選択的に接続された第２のスイッチドキャパシ タとを具備し、前記第１、第２のスイッチドキャパシタはまた第１の差動微分積 分器の第１の入力へ選択的に接続され、 第１の差動積分器回路はさらに、２つの前記基準電圧のうち一方に選択的に接 続された第３のスイッチドキャパシタと、 第２の差動アナログ入力信号に選択的に接続される第４のスイッチドキャパシ タとを具備しており、ここで前記第３および第４のスイッチドキャパシタはまた 前記第１の差動微分積分器積分器の第２の入力に選択的に接続され、 第２の差動微分積分器回路は、 ２つの前記基準電圧のうち一方に選択的に接続される第５のスイッチドキャパ シタと、 前記第１の微分積分器の第１の差動出力に選択的に接続される第６のスイッチ ドキャパシタとを具備し、前記第５および第６のスイッチドキャパシタはまた第 ２の差動微分積分器の第１の入力へ選択的に接続され、 第２の差動微分積分器回路はさらに、 ２つの前記基準電圧のうち一方に選択的に接続される第７のスイッチドキャパ シタと、 前記第１の微分積分器の第２の差動出力に選択的に接続される第８のスイッチ ドキャパシタとを具備しており、ここで前記第７および第８のスイッチドキャパ シタはまた前記第２の微分積分器の第２の入力に選択的に接続され、 第２の差動微分積分器回路はさらに、 差動入力および出力を有する比較器を具備しており、ここで前記第２の微分積 分器の差動出力は前記比較器の差動入力へ入力され、前記比較器の出力は１ビッ トデジタル信号である２次シグマデルタ変調器。 （１２）第１のクロック信号Φ₁の期間において、 前記第１のスイッチドキャパシタは２つの前記基準電圧のうち一方に接続され 、前記第２のスイッチドキャパシタは前記第１の差動アナログ入力信号に接続さ れ、前記第３のスイッチドキャパシタは２つの前記基準電圧のうち一方へ接続さ れ、前記第４のスイッチドキャパシタは前記第２の差動アナログ入力信号へ接続 され、前記第５、第７のスイッチドキャパシタは２つの前記基準電圧のうち一方 へ接続され、前記第５、第６のスイッチドキャパシタは前記第２の微分積分器の 前記第１の入力へ接続され、前記第７および第８のスイッチドキャパシタは前記 第２の微分積分器の前記第２の入力に接続され、 クロック信号Φ₁の前縁の直後の時間に生じる前縁を有する第２のクロック信 号Φ₂の期間において、 前記第１、第２のスイッチドキャパシタは前記第１の微分積分器の前記第１の 入力に接続され、前記第３、第４のスイッチドキャパシタは前記第１の微分積分 器の前記第２の入力へ接続され、前記第１の微分積分器の前記第１、第２の差動 出力は前記第６、第８のスイッチドキャパシタへそれぞれ接続され、前記第１の 比較器の前記差動出力が有効である請求項１１記載の２次シグマデルタ変調器。 （１３）Ａ／Ｄ変換器の４次シグマデルタ変調器において、 第１および第２の２次シグマデルタ変調器を具備し、第１の２次シグマデルタ 変調器は、第１および第２の差動微分積分器回路を含んでおり、第１の差動微分 積分器回路は、 ２つの基準電圧のうち一方に選択的に接続される第１のスイッチドキャパシタ と、 第１のアナログ差動入力信号へ選択的に接続される第２のスイッチドキャパシ タとを具備し、前記第１、第２のスイッチドキャパシタはまた第１の差動微分積 分器の第１の入力へ選択的に接続され、 第１の差動微分積分器回路はさらに、 ２つの前記基準電圧のうち一方に選択的に接続されている第３のスイッチドキ ャパシタと、 前記第２の差動アナログ入力信号に選択的に接続される第４のスイッチドキャ パシタとを具備しており、ここで前記第３および第４のスイッチドキャパシタは また第１の差動微分積分器の第２の入力に選択的に接続され、 第１の２次シグマデルタ変調器はさらに、 第２の差動微分積分器回路は、 ２つの基準電圧のうち一方に選択的に接続される第５のスイッチドキャパシタ と、 前記第１の微分積分器の第１の差動出力に選択的に接続される第６のスイッチ ドキャパシタとを具備し、前記第５および第６のスイッチドキャパシタも第２の 差動微分積分器の第１の入力へ選択的に接続され、 第２の差動微分積分器回路はさらに、 ２つの前記基準電圧のうち一方に選択的に接続されている第７のスイッチドキ ャパシタと、 前記第１の微分積分器の第２の差動出力に選択的に接続される第８のスイッチ ドキャパシタを具備しており、ここで前記第７および第８のスイッチドキャパシ タはまた前記第２の微分積分器の第２の入力に選択的に接続され、 第２の差動微分積分器回路はさらに、 差動入力および出力を有する第１の比較器を有し、前記第２の微分積分器の差動 出力は前記第１の比較器の差動入力へ入力され、 第２の２次シグマデルタ変調器は、第３および第４の差動微分積分器積分器回 路を含んでおり、第３の差動微分積分器積分器は、 ２つの基準電圧のうち一方に選択的に接続される第９のスイッチドキャパシタ と、 前記第２の微分積分器の前記差動出力へ選択的に接続される第１０のスイッチ ドキャパシタとを具備し、前記第９、第１０のスイッチドキャパシタはまた前記 第３の差動微分積分器の第１の入力へ選択的に接続され、 第３の差動微分積分器回路はさらに、 ２つの前記基準電圧のうち一方に選択的に接続される第１１のスイッチドキャ パシタと、 前記第２の微分積分器の前記差動出力に選択的に接続される第１２のスイッチ ドキャパシタとを具備しており、前記第１１および第１２のスイッチドキャパシ タはまた前記第３の差動微分積分器の第２の入力に選択的に接続され、 前記第４の差動微分積分器回路は、 ２つの基準電圧のうち一方に選択的に接続される第１３のスイッチドキャパシ タと、 前記第３の微分積分器の第１の差動出力に選択的に接続される第１４のスイッ チドキャパシタとを具備し、前記第１３および第１４のスイッチドキャパシタは また第４の差動微分積分器の第１の入力へ選択的に接続され、 第４の差動微分積分器回路はさらに、 ２つの前記基準電圧のうち一方に選択的に接続される第１５のスイッチドキャ パシタと、 前記第３の微分積分器の第２の差動出力に選択的に接続される第１６のスイッ チドキャパシタとを具備しており、前記第１５および第１６のスイッチドキャパ シタはまた前記第４の微分積分器の第２の入力に選択的に接続され、 第４の差動微分積分器回路はさらに、 差動入力および出力を有する第２の比較器を有し、前記第４の微分積分器の差 動出力は前記第１の比較器の差動入力へ入力され、前記第２の比較器の出力は１ ビットデジタル信号である４次シグマデルタ変調器。 （１４）第１のクロック信号Φ₁の期間において、 前記第１のスイッチドキャパシタは２つの前記基準電圧のうち一方に接続され 、 前記第２のスイッチドキャパシタは前記第１の差動アナログ入力信号に接続され 、前記第３のスイッチドキャパシタは２つの前記基準電圧のうち一方に接続され 、前記第４のスイッチドキャパシタは前記第２の差動アナログ入力信号へ接続さ れ、前記第５、第７のスイッチドキャパシタは２つの前記基準電圧のうち一方に 接続され、前記第５、第６のスイッチドキャパシタは前記第２の微分積分器の前 記第１の入力へ接続され、前記第７および第８のスイッチドキャパシタは前記第 ２の微分積分器の前記第２の入力に接続され、前記第９のスイッチドキャパシタ は２つの前記基準電圧のうち一方に接続され、前記第１０のスイッチドキャパシ タは前記第２の微分積分器の前記差動出力に接続され、前記第１１のスイッチド キャパシタは２つの前記基準電圧のうち一方へ接続され、前記第１２のスイッチ ドキャパシタは前記第２の微分積分器の前記差動出力へ接続され、前記第１３、 第１５のスイッチドキャパシタは２つの前記基準電圧のうち一方へ接続され、前 記第１３、第１４のスイッチドキャパシタは前記第４の微分積分器の前記第１の 入力へ接続され、前記第１５および第１６のスイッチドキャパシタは前記第４の 微分積分器の前記第２の入力に接続され、 クロック信号Φ₁の前縁の直後の時間に生じる前縁を有する第２のクロック信 号Φ₂の期間において、 前記第１、第２のスイッチドキャパシタは前記第１の微分積分器の前記第１の 入力に接続され、前記第３、第４のスイッチドキャパシタは前記第１の微分積分 器の前記第２の入力へ接続され、前記第１の微分積分器の前記第１、第２の差動 出力は前記第６、第８のスイッチドキャパシタへそれぞれ接続され、前記第１の 比較器の前記差動出力が有効であり、前記第９、第１０のスイッチドキャパシタ は前記第３の微分積分器の前記第１の入力に接続され、前記第１１、第１２のス イッチドキャパシタは前記第３の微分積分器の前記第２の入力へ接続され、前記 第３の微分積分器の前記第１、第２の差動出力は前記第１４、第１６のスイッチ ドキャパシタへそれぞれ接続され、前記第２の比較器の前記差動出力が有効であ る請求項１３記載の４次シグマデルタ変調器。 （１５）Ａ／Ｄ変換器用の２次シグマデルタ変調器において、 第１および第２の差動微分積分器回路を具備し、第１の差動微分積分器回路は 、 ２つの基準電圧のうち一方に選択的に接続される第１のスイッチドキャパシタ と、 第１または第２のアナログ差動入力信号へ選択的に接続される第２のスイッチ ドキャパシタとを具備し、前記第１、第２のスイッチドキャパシタはまた第１の 差動微分積分器の第１の入力へ選択的に接続され、 第１の差動微分積分器回路はさらに、２つの前記基準電圧のうち一方に選択的 に接続される第３のスイッチドキャパシタと、 前記第１または第２の差動アナログ入力信号に選択的に接続される第４のスイ ッチドキャパシタを具備しており、前記第３および第４のスイッチドキャパシタ はまた前記第１の差動微分積分器の第２の入力に選択的に接続され、 前記第２の差動微分積分器回路は、 ２つの前記基準電圧のうち一方に選択的に接続される第５のスイッチドキャパ シタと、 前記第１の微分積分器の第１または第２の差動出力に選択的に接続される第６ のスイッチドキャパシタとを具備し、前記第５および第６のスイッチドキャパシ タはまた第２の差動微分積分器の第１の入力へ選択的に接続され、 第２の差動微分積分器回路はさらに、２つの前記基準電圧のうち一方に選択的 に接続される第７のスイッチドキャパシタと、 前記第１の微分積分器の前記第１または第２の差動出力に選択的に接続される 第８のスイッチドキャパシタを具備しており、前記第７および第８のスイッチド キャパシタはまた前記第２の微分積分器の第２の入力に選択的に接続され、 第２の差動微分積分器回路はさらに、差動入力および出力を有する比較器を具 備しており、前記第２の差動積分器の差動出力は前記比較器の差動入力へ入力さ れ、前記比較器の出力は１ビットデジタル信号である２次デルタシグマ変調器。 （１６）第１のクロック信号Φ₁の期間において、 前記第１のスイッチドキャパシタは２つの前記基準電圧のうち一方に接続され 、前記第２のスイッチドキャパシタは前記第１の差動アナログ入力信号に接続さ れ、前記第３のスイッチドキャパシタは２つの前記基準電圧のうち一方へ接続さ れ、前記第４のスイッチドキャパシタは前記第２の差動アナログ入力信号へ接続 され、 前記第５、第７のスイッチドキャパシタは２つの前記基準電圧のうち一方へ接続 され、前記第５、第６のスイッチドキャパシタは前記第２の微分積分器の前記第 １の入力へ接続され、前記第６のスイッチドキャパシタは前記第２の差動アナロ グ入力信号に接続され、前記第７および第８のスイッチドキャパシタは前記第２ の微分積分器の前記第２の入力に接続され、前記第８のスイッチドキャパシタは 前記第１の差動アナログ入力信号に接続され、 クロック信号Φ₁の前縁の直後の時間に生じる前縁を有する第２のクロック信 号Φ₂の期間において、 前記第１、第２のスイッチドキャパシタは前記第１の微分積分器の前記第１の 入力に接続され、前記第２のスイッチドキャパシタは前記第２の差動アナログ入 力信号に接続され、前記第３、第４のスイッチドキャパシタは前記第１の微分積 分器の前記第２の入力へ接続され、前記第４のスイッチドキャパシタは前記第１ の差動アナログ入力信号に接続され、前記第１の微分積分器の前記第１、第２の 差動出力は前記第６、第８のスイッチドキャパシタにそれぞれ接続され、前記比 較器の前記差動出力が有効である請求項１１記載の２次シグマデルタ変調器。 （１７）Ａ／Ｄ変換器用の４次シグマデルタ変調器において、 第１および第２の２次シグマデルタ変調器を具備し、第１の２次シグマデルタ 変調器は、第１および第２の差動微分積分器回路を含んでおり、第１の差動微分 積分器回路は、 ２つの基準電圧のうち一方に選択的に接続される第１のスイッチドキャパシタ と、 第１または第２のアナログ差動入力信号へ選択的に接続される第２のスイッチ ドキャパシタとを具備し、前記第１、第２のスイッチドキャパシタはまた第１の 差動微分積分器の第１の入力へ選択的に接続され、 第１の差動微分積分器回路はさらに、２つの前記基準電圧のうち一方に選択的 に接続される第３のスイッチドキャパシタと、 前記第１または第２の差動アナログ入力信号に選択的に接続される第４のスイ ッチドキャパシタとを具備しており、前記第３および第４のスイッチドキャパシ タはまた前記第１の差動微分積分器の第２の入力に選択的に接続され、 第２の差動微分積分器回路は、 ２つの基準電圧のうち一方に選択的に接続される第５のスイッチドキャパシタ と、 前記第１の微分積分器の前記第１または第２の差動出力に選択的に接続される 第６のスイッチドキャパシタとを具備し、前記第５および第６のスイッチドキャ パシタはまた第２の差動微分積分器の第１の入力へ選択的に接続され、 第２の差動微分積分器回路はさらに、 ２つの前記基準電圧のうち一方に選択的に接続される第７のスイッチドキャパ シタと、 前記第１の微分積分器の第１または第２の差動出力に選択的に接続される第８ のスイッチドキャパシタとを具備しており、前記第７および第８のスイッチドキ ャパシタはまた前記第２の微分積分器の第２の入力に選択的に接続され、 第２の差動微分積分器回路はさらに、 差動入力および出力を有する第１の比較器を有し、前記第２の微分積分器の差 動出力は前記第１の比較器の差動入力へ入力され、前記第１の比較器の出力は１ ビットデジタル信号であり、 第２の２次シグマデルタ変調器は、第３および第４の差動微分積分器積分器回 路を含んでおり、第３の差動微分積分器積分器は、 ２つの基準電圧のうち一方に選択的に接続される第９のスイッチドキャパシタ と、 第１または第２のアナログ差動入力信号へ選択的に接続される第１０のスイッ チドキャパシタとを具備し、前記第９、第１０のスイッチドキャパシタはまた前 記第３の差動微分積分器の第１の入力へ選択的に接続され、 第３の差動微分積分器回路はさらに、 ２つの前記基準電圧のうち一方に選択的に接続される第１１のスイッチドキャ パシタと、 前記第１または第２の差動アナログ入力信号に選択的に接続される第１２のス イッチドキャパシタとを具備しており、前記第１１および第１２のスイッチドキ ャパシタはまた前記第３の差動微分積分器の第２の入力に選択的に接続され、 前記第４の差動微分積分器回路は、 ２つの基準電圧のうち一方に選択的に接続される第１３のスイッチドキャパシ タと、 前記第３の微分積分器の第１または第２の差動出力に選択的に接続される第１ ４のスイッチドキャパシタとを具備し、前記第１３および第１４のスイッチドキ ャパシタはまた第４の差動微分積分器の第１の入力へ選択的に接続され、 第４の差動微分積分器回路はさらに、２つの前記基準電圧のうち一方に選択的 に接続される第１５のスイッチドキャパシタと、 前記第３の微分積分器の前記第１または第２の差動出力に選択的に接続される 第１６のスイッチドキャパシタを具備しており、前記第１５および第１６のスイ ッチドキャパシタも前記第４の微分積分器の第２の入力に選択的に接続され、 第４の差動微分積分器回路はさらに、差動入力および出力を有する第２の比較 器を有し、前記第４の微分積分器の差動出力は前記第２の比較器の差動入力へ入 力され、前記第２の比較器の出力は１ビットデジタル信号である４次シグマデル タ変調器。 （１８）第１のクロック信号Φ₁の期間において、 前記第１のスイッチドキャパシタは２つの前記基準電圧のうち一方に接続され 、前記第２のスイッチドキャパシタは前記第１の差動アナログ入力信号に接続さ れ、前記第３のスイッチドキャパシタは２つの前記基準電圧のうち一方へ接続さ れ、前記第４のスイッチドキャパシタは前記第２の差動アナログ入力信号へ接続 され、前記第５、第７のスイッチドキャパシタは２つの前記基準電圧のうち一方 へ接続され、前記第５、第６のスイッチドキャパシタは前記第２の微分積分器の 前記第１の入力へ接続され、前記第６のスイッチドキャパシタは前記第２の差動 アナログ入力信号に接続され、前記第７および第８のスイッチドキャパシタは前 記第２の微分積分器の前記第２の入力に接続され、前記第８のスイッチドキャパ シタは前記第１の差動アナログ入力信号に接続され、前記第９のスイッチドキャ パシタは２つの前記基準電圧のうち一方に接続され、前記第１０のスイッチドキ ャパシタは前記第２の微分積分器の前記差動出力に接続され、前記第１１のスイ ッチドキャパシタは２つの前記基準電圧のうち一方へ接続され、前記第１２のス イッチドキャパシタは前記第２の微分積分器の前記差動出力へ接続され、前記第 １３、第１５のスイッチドキャパシタは２つの前記基準電圧のうち一方へ接続さ れ、前記第１３、第１４のスイッチドキャパシタは前記第４の微分積分器の前記 第１の入力へ接続され、前記第１４のスイッチドキャパシタは前記第２の差動ア ナログ入力信号に接続され、前記第１５および第１６のスイッチドキャパシタは 前記第４の微分積分器の前記第２の入力に接続され、前記第１６のスイッチドキ ャパシタは前記第１の差動アナログ入力信号に接続され、 クロック信号Φ₁の前縁の直後の時間に生じる前縁を有する第２のクロック信 号Φ₂の期間において、 前記第１、第２のスイッチドキャパシタは前記第１の微分積分器の前記第１の 入力に接続され、前記第２のスイッチドキャパシタは前記第２の差動アナログ入 力信号へ接続され、前記第３、第４のスイッチドキャパシタは前記第１の微分積 分器の前記第２の入力へ接続され、前記第４のスイッチドキャパシタは前記第１ の差動アナログ入力信号へ接続され、前記第１の微分積分器の前記第１、第２の 差動出力は前記第６、第８のスイッチドキャパシタへそれぞれ接続され、前記第 １の比較器の前記差動出力が有効であり、前記第９、第１０のスイッチドキャパ シタは前記第３の微分積分器の前記第１の入力に接続され、前記第１０のスイッ チドキャパシタは前記第２の差動アナログ入力信号へ接続され、前記第１１、第 １２のスイッチドキャパシタは前記第３の微分積分器の前記第２の入力へ接続さ れ、前記第１２のスイッチドキャパシタは前記第１の差動アナログ入力信号へ接 続され、前記第３の微分積分器の前記第１、第２の差動出力は前記第１４、第１ ６のスイッチドキャパシタへそれぞれ接続され、前記第２の比較器の前記差動出 力が有効である請求項１３記載の４次シグマデルタ変調器。 （１９）Ａ／Ｄ変換器の４次シグマデルタ変調器用の量子化後の回路網において 、 第１の２次シグマデルタ変調器からの第１のデジタル入力および出力と、 第２の２次シグマデルタ変調器からの第２のデジタル入力および出力と、 デジタル出力とを具備し、 前記第１のデジタル入力は遅延ブロックの入力に接続され、前記第２の入力は 定数により乗算され、 前記遅延ブロックの出力は第１の合計ノードの入力と、第２の合計ノードの第 １の入力に接続され、 前記乗算された第２の入力は前記第１の合計ノードの第２の入力に与えられ、 前記微分器の出力は前記第２の合計ノードの第２の入力へ与えられ、 前記デジタル出力は前記第２の合計ノードの出力により与えられている量子化 後の回路網。 （２０）第１の量子化後の回路網入力と、第１の量子化装置出力からの出力と、 第２の量子化後の回路網入力と、第２の量子化装置出力からの出力と、 量子化後の回路網デジタル出力とを具備し、 前記第１の回路網入力は回路網遅延ブロックの入力に接続され、前記第２の回 路網入力は定数により乗算され、 前記回路網遅延ブロックの出力は第１の回路網合計ノードの第１の入力と、第 ２の回路網合計ノードの第１の入力に接続され、 前記乗算された第２の回路網入力は前記第１の回路網合計ノードの第２の入力 に接続され、 前記第２の回路網合計ノードの出力は微分器の入力へ与えられ、 前記微分器の出力は前記第２の回路網合計ノードの第２の入力へ与えられ、 前記回路網デジタル出力は前記第２の合計回路網ノードの出力へ接続されてい る請求項９記載の４次変調器。 （２１）第１のデジタル入力と、第１の２次シグマデルタ変調器からの出力と、 第２のデジタル入力と、第２の２次シグマデルタ変調器からの出力と、 アナログ出力とを具備し、 前記第１のデジタル入力は遅延ブロックの入力に接続され、 前記第２のデジタル入力は定数により乗算され、第１の合計ノードの第１の入 力に与えられ、 前記遅延ブロックの出力は第１の合計ノードの第２の入力および、第１のＤ／ Ａ変換器の入力に接続され、 前記第１の合計ノードの出力は微分器の入力へ接続され、 前記微分器の出力は第２のＤ／Ａ変換器へ入力され、 前記第１のＤ／Ａ変換器の出力は第２の合計ノードの第１の入力へ与えられ、 前記第２のＤ／Ａ変換器の出力は前記第２の合計ノードの第２の入力へ与えられ 、 前記アナログ出力は前記第２の合計ノードの出力へ接続されている請求項８記 載の４次変調器。 （２２）前記第１のＤ／Ａ変換器は１ビットのＤ／Ａ変換器である請求項２１記 載の回路網。 （２３）前記第２のＤ／Ａ変換器は多ビットのＤ／Ａ変換器である請求項２１記 載の回路網。 （２４）Ａ／Ｄ変換器用の４次シグマデルタ変調器において、 デジタル入力信号と、 アナログ出力信号と、 前記デジタル入力信号に接続された第１の入力を含んでいる第１の合計ノード と、 第１のユニットの遅延のフィードバックブロックに接続された前記第１の合計 ノードの第２の入力と、それに関連する１／２ユニットの遅延を含む第１の積分 器の入力に接続された前記第１の合計ノードの出力と、 前記１／２ユニットの遅延の第１の積分器の出力に接続された前記第２の合計 ノードの第１の入力と、第１の１／２ユニットの遅延フィールドバックブロック の出力に接続される前記第２の合計ノードの第２の入力と、それに関連する１／ ２ユニットの遅延を含む第２の積分器の入力に接続された前記第２の合計ノード の出力とを具備する第２の合計ノードと、 前記１／２ユニットの遅延の第２の積分器の出力に接続された第１の量子化装 置の入力と、前記第１の１／２ユニットの遅延のフィードバックブロックの入力 と、前記第１のユニット遅延のフィードバックブロックの入力と、第１のデジタ ル出力信号とに接続された第１の量子化装置の出力とを含んでいる第１の量子化 装置と、 第２のデジタル出力信号と、 前記第１の量子化装置の入力へ接続された前記第３の合計ノードの第１の入力 とを含んでいる第３の合計ノードと、 第２のユニット遅延のフィードバックブロックに接続された前記第３の合計ノ ードの第２の入力と、それに関連する１／２ユニットの遅延を含んだ前記第３の 積分器の入力に接続された前記第３の合計ノードの出力と、 前記１／２ユニットの遅延の第３の積分器の出力に接続された前記第４の合計 ノードの第１の入力と、第２の１／２ユニットの遅延のフィールドバックブロッ クの出力に接続された前記第４の合計ノードの第２の入力と、それに関連する１ ／２ユニットの遅延を含む第４の積分器の入力に接続された前記第４の合計ノー ドの出力とを含んでいる第４の合計ノードと、 前記１／２ユニットの遅延の第４の積分器の出力に接続された第２の量子化装 置の入力と、前記第２の１／２ユニットの遅延のフィードバックブロックの入力 と、前記第２のユニット遅延のフィードバックブロックの入力と、前記第２のデ ジタル出力信号とに接続された第２の量子化装置の出力とを含んでいる第２の量 子化装置と、 第１の量子化後のデジタル入力と、前記第１の量子化装置からの出力と、 第２の量子化後のデジタル入力と、前記第２の量子化装置からの出力とを具備 し、 前記第１の量子化後のデジタル入力は量子化後の遅延ブロックの入力に接続さ れ、 前記第２の量子化後のデジタル入力は定数により乗算され、第１の量子化後の 合計ノードの第１の入力に与えられ、 前記量子化後の遅延ブロックの出力は前記第１の量子化後の合計ノードの第２ の入力と、第１の量子化後のＤ／Ａ変換器の入力とに与えられ、 前記量子化後の合計ノードの出力は微分器の入力へ接続され、 前記微分器の出力は前記第２の量子化後のＤ／Ａ変換器へ入力され、 前記量子化後の第１のＤ／Ａ変換器の出力は第２の量子化後の合計ノードの第 １の入力へ与えられ、前記第２の量子化後のＤ／Ａ変換器の出力は前記第２の合 計ノードの第２の入力へ与えられ、 前記アナログ出力信号は前記第２の量子化後の合計ノードの出力で与えられる ４次シグマデルタ変調器。 （２５）４次シグマデルタ変調器システムにおいて、 入力および出力を有する第１の２次シグマデルタ変調器と、 入力および出力を有する第２の２次シグマデルタ変調器と、 前記第１の変調器の前記出力に接続された第１の回路網入力と、前記第２の変 調器の前記出力に接続された第２の回路網入力とを有する量子化後の回路網とを 具備しており、 前記第１および第２の変調器はそれぞれ第１、第２の積分段を含んでおり、そ れぞれの前記積分段はそれに関係する１／２ユニットの遅延を有する積分器を含 んでいる４次シグマデルタ変調器システム。 （２６）前記第１の変調器はさらに第１の変調器量子化装置を具備しており、前 記第１の変調器量子化装置は前記第１の変調器中の前記第２の積分段の出力に接 続され、前記第１の変調器の量子化装置の出力は前記第１の変調器の前記出力に 接続されている請求項２５記載の４次変調器システム。 （２７）前記第２の変調器はさらに第２の変調器量子化装置を具備しており、前 記第２の変調器量子化装置は前記第２の変調器中の前記第２の積分段の出力に接 続され、前記第２の変調器量子化装置の出力は前記第２の変調器の前記出力に接 続されている請求項２６記載の４次変調器システム。 （２８）それに関係する１／２ユニットの遅延を有するフィードバック路は前記 第１の変調器出力と、前記第１の変調器中の前記第２の積分段への入力との間に 接続され、それに関係する１ユニットの遅延を有する第２のフィードバック路は 前記第１の変調器出力と、前記第１の変調器中の前記第１の積分段への入力との 間に接続されている請求項２６記載の４次変調器システム。 （２９）それに関係する１／２ユニットの遅延を有するフィードバック路は前記 第２の変調器出力と、前記第２の変調器中の前記第２の積分段への入力との間に 接続され、それに関係する１ユニットの遅延を有する第２のフィードバック路は 前記第２の変調器出力と、前記第２の変調器中の前記第２の積分段への入力との 間に接続されている請求項２７記載の４次変調器システム。 （３０）Ａ／Ｄ変換器用の４次変調器システムにおいて、 アナログ入力信号と、 デジタル出力信号と、 正または負のいずれかの基準電圧に選択的に接続されて第１の演算増幅器の第 １の入力にも選択的に接続する第１のスイッチドキャパシタを具備している第１ の２次変調器と、 前記第１の演算増幅器の第１の入力と、前記第１の演算増幅器の出力との間に 接続されている第１のフィードバックキャパシタと、 前記第１の演算増幅器の第１の入力にも選択的に接続される第２のスイッチド キャパシタに選択的に接続されるアナログ入力信号と、 前記正または負のいずれかの基準電圧に選択的に接続され、第２の演算増幅器 の第１の入力にも選択的に接続される第３のスイッチドキャパシタと、 前記第２の演算増幅器の第１の入力と、前記第２の演算増幅器の出力との間に 接続された第２のフィードバックループキャパシタと、 前記第２の演算増幅器の前記出力に選択的に接続され、前記第２の演算増幅器 の前記第１の入力に選択的に接続される第４のスイッチドキャパシタと、 差動出力を有し、その第１の入力が前記第２の演算増幅器の出力へ接続されて いる第１のラッチ比較器と、 その入力が前記第２の演算増幅器の前記出力へ接続される第２の２次変調器と を具備している４次変調器システム。 （３１）前記第１、第２の演算増幅器の第２の入力が接地されている請求項３０ 記載のシステム。 （３２）前記第２の変調器が差動出力を有する第２のラッチ比較器を含んでいる 請求項３０記載のシステム。 （３３）前記第１、第２のラッチ比較器の前記差動出力が、前記正および前記負 の基準電圧を前記第１および第３のスイッチドキャパシタへ選択的に接続するス イッチの制御に使用されるデジタル制御信号である請求項３２記載のシステム。