JPH10510655A - 不揮発性メモリ回路上でメモリ・セル検証を実施する方法及び装置 - Google Patents

Abstract

(57)【要約】 メモリの消去またはプログラミング動作中などに選択された不揮発性メモリ・セルの状況を検証するための方法とそのための回路を含む不揮発性メモリ集積回路が開示されている。本発明では、好ましくは、フリップ・フロップ（６０’）を含む単純な論理回路（２４）を利用して、サンプリング期間中の検証信号の連続的な有効（生検証ＯＫ）のみに応答して成功検証データをアサートし、それにより成功検証データを誤ってアサートすることを回避している。論理回路（２４）からの出力信号（検証ＯＫ）は、サンプリング期間の終了時のフリップ・フロップ（６０’）の状態を示す。サンプリング期間の終了時にフリップ・フロップ（６０’）が第１状態にあることを示す出力信号（検証ＯＫ）のレベルは、成功検証データと解釈される。

Description

【発明の詳細な説明】 不揮発性メモリ回路上でメモリ・セル検証を実施する方法及び装置 発明の背景 １．発明の分野 本発明は、メモリ消去動作或いはプログラム動作の１つ或いは複数の各段階中 に選択されたメモリ・セルの状態を検証する検証動作を実施する不揮発性メモリ 集積回路（好ましくは、フラッシュ・メモリ集積回路）と、そのような検証動作 を実施する方法とに関する。本発明の不揮発性メモリ回路は、十分な持続時間の サンプリング期間中に検証信号の連続的な有効性にのみ応答して成功検証データ をアサートする論理手段を含んでおり、それにより成功検証データの誤ったアサ ートを回避する。 ２．関連技術の説明 請求の範囲を含めて、本明細書では、「接続」なる語は、（電子構成要素が他 の電子構成要素に「接続」されるという文脈内で）構成要素がそのような状況の もとで電気的或いは電磁気的に十分な強度で結合されることを示す広い意味で使 用され、電気伝導性要素が２つの構成要素間で物理的に接続されることを必要と する狭い意味では使用されない。 不揮発性メモリ・チップ（集積回路）は、商業的にますます重要になっている 。代表的な不揮発性メモリ・チップは、それぞれ半永久的な電荷記憶が可能なフ ローティング・ゲートを有するトランジスタをそれぞれが含む複数の不揮発性メ モリ・セルのアレイを含む。各セルによって引き出される電流は、対応するフロ ーティング・ゲート上に記憶された電荷の量に依存する。したがって、各フロー ティング・ゲート上に記憶された電荷は、対応するセル内に「半永久的に」記憶 されるデータ値を決定する。 １つの特に有用なタイプの不揮発性メモリ・チップは、それぞれがフラッシュ ・メモリ・デバイス（トランジスタ）を含むフラッシュ・メモリ・セルのアレイ を備える。各フラッシュ・メモリ・デバイスのフローティング・ゲート上に記憶 さ れた電荷（したがって各セルによって記憶されたデータ値）は、ゲート及びソー スに印加された電圧を（周知の形で）適切に変化させることによって消去できる 。 第１図は、従来の不揮発性メモリ・チップの簡略化されたブロック図である。 第１図の集積回路３は、（外部デバイスに出力データをアサートするか、或いは 、外部デバイスから入力データを受け取る）少なくとも１つの入出力パッド３０ 、入出力パッド３０用の入出力バッファ回路１０、外部デバイスからメモリ・ア ドレス・ビットを受け取るアドレス・バッファＡ０〜Ａｐ、行デコーダ回路（Ｘ アドレス・デコーダ）１２、列マルチプレクサ回路（Ｙマルチプレクサ）１４、 並びに（列１６Ａなど、不揮発性メモリ・セルの列を含む）メモリ・アレイ１６ を含む。各アドレス・バッファＡ０〜Ａｐは、アドレス・ビット信号Ｘ０〜Ｘｎ 及びＹ０〜Ｙｍの異なる１つを（外部デバイスから）受け取るアドレス・ビット ・パッドを含む。 入出力バッファ回路１０は、「書込み」ブランチ及び「読取り」ブランチを含 む。書込みブランチは、入力バッファ１８を含む。読取りブランチは、センス増 幅器１９及び出力バッファ２０を含む。チップ３は、入出力パッド３０において 外部デバイスから（メモリ・アレイ１６内に書き込むべき）データを受け取り、 データを書込みブランチ内にバッファし、次いでデータを適切なメモリ・セルに 書き込むことによって書込み動作を実行する。チップ３はまた、（アレイ１６か ら読み取られた）データを増幅し、読取りブランチ内にバッファし、次いでこの データを入出力パッド３０にアサートする読取り動作を実行するように制御する ことができる。 ただ１つの入出力パッド（パッド３０）が第１図に示されているが、第１図の 回路の代表的な実施例は、複数の入出力パッドを含んでおり、各入出力パッドは 、回路１０と類似の或いは同じ入出力バッファ回路によってバッファされる。例 えば、第１図の回路の一実施例は、８つの入出力パッド、回路１０と同じ８つの バッファ回路、（８つのデータ・ビットがバッファ２０からパッドまで並列に読 み取られるように）各バッファ回路の出力バッファ２０の出力と入出力パッドの １つとの間に接続された１つの線、（８つのデータ・ビットがパッドからバッフ ァ１８まで並列に書き込まれるように）各バッファ回路の入力バッファ１８の入 力と 入出力パッドの１つとの間に接続された１つの線を含む。各入出力パッド（入出 力パッド３０を含む）は、一般に出力バッファがイネーブルでないときに高いイ ンピーダンスを有する。 メモリ・アレイ回路１６の各セル（記憶位置）は、行索引（デコーダ回路１２ によって決定される「Ｘ」索引）及び列索引（デコーダ回路１４によって決定さ れる「Ｙ」索引）によって索引付けされる。第２図は、メモリ・アレイ１６のセ ルの２つの列の簡略化された概略図である（１つの列、例えば右側の列は、第１ 図の列１６Ａに対応する）。第２図の左側の列は、それぞれフローティング・ゲ ートＮチャネル・トランジスタＮ１、Ｎ３、．．．、Ｎｎの１つによって実施さ れる「ｎ」個のメモリ・セルを含む。各トランジスタＮ１〜Ｎｎのドレインは、 ビット線１３に接続され、各トランジスタＮ１〜Ｎｎのゲートは、異なるワード 線（ワード線０〜ワード線ｎの異なる１つ）に接続される。第２図の右側の列も 、それぞれフローティング・ゲートＮチャネル・トランジスタＮ２、Ｎ４、．． ．、Ｎｍの１つによって実施される「ｎ」個のメモリ・セルを含む。各トランジ スタＮ２〜Ｎｍのドレインは、ビット線１５に接続され、各トランジスタＮ２〜 Ｎｍのゲートは、異なるワード線（ワード線０〜ワード線ｎの異なる１つ）に接 続される。各トランジスタＮ１、Ｎ３、．．．、Ｎｎ及びＮ２、Ｎ４、．．．、 Ｎｍのソースは、ソース電位（通常、読取り動作或いはプログラム動作中チップ に対してグランド電位である）に保持される。 各メモリ・セルが不揮発性メモリ・セルである場合、各トランジスタＮ１、Ｎ ３、．．．、Ｎｎ及びＮ２、Ｎ４、．．．、Ｎｍは、半永久的な電荷記憶が可能 なフローティング・ゲートを有する。各セル(即ち、各トランジスタＮ１、Ｎ３ 、...、Ｎｎ及びＮ２、Ｎ４、．．．、Ｎｍ)によって引き出された電流は、対応 するフローティング・ゲート上に記憶された電荷の量に依存する。したがって、 各フローティング・ゲート上に記憶された電荷は、対応するセル内に「半永久的 に」記憶されるデータ値を決定する。各トランジスタＮ１、Ｎ３、．．．、Ｎｎ 、Ｎ２、Ｎ４、．．．、Ｎｍが（第２図に各トランジスタＮ１、Ｎ３、．．．、 Ｎｎ、Ｎ２、Ｎ４、．．．、Ｎｍを示すために使用された記号によって示される ）フラッシュ・メモリ・デバイスである場合、各トランジスタのフローティング ・ゲート 上に記憶された電荷（したがって各セルによって記憶されたデータ値）は、ゲー ト及びソースに印加された電圧を（周知の形で）適切に変化させることによって 消去できる。 アドレス・ビットＹ０〜Ｙｍに応答して、（第１図の）回路１４は、アレイ１ ６のメモリ・セルの列の１つを選択する列アドレスを決定し（選択された列のビ ット線を第１図のノード１に接続する）、アドレス・ビットＸ０〜Ｘｎに応答し て、（第１図の）回路１２は、選択された列内の１つのセルを選択する行アドレ スを決定する。列アドレスが第２図の右側の列（ビット線１５を含む列）を選択 し、かつ行アドレスがワード線０に沿って接続されたセル（トランジスタＮ２を 含むセル）を選択する一例について考えてみる。選択されたセル内に記憶された データ値を読み取るためには、そのような値を示す信号（電流信号）がセルのド レイン（この例では、トランジスタＮ２のドレイン）から、ビット線１５及び回 路１４を介して、第１図のノード１に与えられる。選択されたセルにデータ値を 書き込むためには、そのような値を示す信号がセルのゲート及びドレイン（この 例では、トランジスタＮ２のゲート及びドレイン）に与えられる。 より具体的には、第１図の回路は、次のように書込み動作を実行する。各アド レス・バッファＡ０〜Ａｎは、ビットＸ０〜Ｘｎの１つをデコーダ回路１２にア サートし、各アドレス・バッファＡｎ＋１〜Ａｐは、ビットＹ０〜Ｙｍの１つを マルチプレクサ回路１４にアサートする。これらのアドレス・ビットに応答して 、回路１４は、列アドレスを決定し（列１６Ａなど、アレイ１６のメモリ・セル の列の１つを選択する）、回路１２は、（行アドレスを決定する選択された列内 の１つのセルを選択する）。（制御ユニット２９、或いは以下で説明する他の回 路から供給される）書込みコマンドに応答して、入力バッファ１８の出力に現れ る（データを示す）信号が回路１４を介して行アドレス及び列アドレスによって 決定されるアレイ１６のセル（例えば、そのようなセルのドレイン）にアサート される。そのような書込み動作中、出力バッファ２０はディスエーブルになる。 データ・ラッチ（図示せず）は、一般に入出力パッド３０から受け取った（メモ リ・セルに書き込むべき）データを記憶するために入力バッファ１８と入出力パ ッド３０との間に与えられる。ラッチされたデータが入力バッファ１８に送られ たと き、入力バッファ１８は、選択されたメモリ・セルに印加される電圧をノード１ において発生する。入力バッファ１８は、一般に読取り動作中に高インピーダン ス・モードになる（したがってディスエーブルになる）出力を有する３状態ドラ イバとして実施される。いくつかの実施例では、ラッチ及び入力バッファ１８の 機能は、単一のデバイス内に結合される。 第１図の回路は、次のように読取り動作を実行する。各アドレス・バッファＡ ０〜Ａｎは、ビットＸ０〜Ｘｎの１つをアドレス・デコーダ回路１２にアサート し、各アドレス・バッファＡｎ＋１〜Ａｐは、ビットＹ０〜Ｙｍの１つをアドレ ス・デコーダ回路１４にアサートする。これらのアドレス・ビットに応答して、 回路１４は、列アドレスをメモリ・アレイ１６にアサートし（列１６Ａなど、メ モリ・セルの列の１つを選択する）、回路１２は、メモリ・アレイ１６に行アド レスをアサートする（選択された列内の１つのセルを選択する）。（制御ユニッ ト２９、或いは以下で説明する他の回路から供給される）読取りコマンドに応答 して、行及び列アドレスによって決定されるアレイ１６のセル内に記憶されたデ ータ値を示す電流信号（「データ信号」）が選択されたセルのドレインから選択 されたセルのビット線を介し、次いで回路１４を介してセンス増幅器１９に供給 される。このデータ信号は、増幅器１９内で（以下で説明する形で）処理され、 増幅器１９の出力は、出力バッファ２０内にバッファされ、最後に入出力パッド ３０においてアサートされる。 アレイ１６の選択されたセルを読み取るとき、セルが消去状態にある場合、セ ルは、センス増幅器１９内で第１の電圧に変換される第１の電流を伝導する。セ ルがプログラム状態にある場合、セルは、センス増幅器１９内で第２の電圧に変 換される第２の電流を伝導する。センス増幅器１９は、セルの状態（即ち、セル がそれぞれ１或いは０の２進値に対応するプログラム状態にあるのか、或いは消 去状態にあるのか）を、セル状態を示す電圧を基準電圧と比較することによって 決定する。この比較の結果は、センス増幅器１９が出力バッファ２０に送る（１ 或いは０のデジタル値に対応する）高或いは低である出力であり、出力バッファ ２０は、対応するデータ信号を（外部デバイスがそこからデータ信号にアクセス することができる）入出力パッド３０にアサートする。 第１図の不揮発性メモリ・チップ３はまた、１つ或いは複数のコマンドのシー ケンス（例えば、「消去設定」コマンド、次いで「消去確認」コマンド）に応答 して、各セルのフローティング・ゲート上に記憶された一定量の電荷を放電する ことによってメモリ・アレイ１６のセルの全てのセル或いは選択されたセルが消 去される消去動作を実行することができる。一般に、アレイ１６の全てのセル或 いはそのようなセルの大きいなブロックが消去動作中に同時に或いは実質上同時 に消去される。各消去動作は、セルが消去動作の１つ或いは複数の各段階におい て所望の閾電圧を有することを検証（又は検査）する「検証（又は検査」」ステ ップを含むステップのシーケンスを含む。検証ステップはまた、一般にセルが所 望の閾電圧を有するようにプログラムされているかどうかを決定するために、（ セルが消去処理されたセルの閾電圧と異なる閾電圧を有するようにプログラムさ れる）セル・プログラム動作中に実施される。 より具体的には、第１図のメモリ・アレイ１６のセルを消去する場合、「消去 設定」コマンド、次いで「消去確認」コマンドが外部デバイスから入出力パッド ３０に送られる。そのような各コマンドが並列ビットを含む場合、様々なビット が入出力パッド３０及び入出力パッド３０と同じ追加の入出力パッドに並列に送 られる。コマンドは、入出力パッド３０(或いは入出力パッド３０及び迫加の入 出力パッド)から入力バッファ１８(或いは入力バッファ１８及び他の入出力パッ ドに接続された入力バッファ)に転送され、次いで制御ユニット２９に転送され る。制御ユニット２９は、一般にコマンド実行論理回路及び状態機械を含んでお り、各コマンドを処理して、命令データを発生し、命令データを回路１４及びセ ンス増幅器１９（及び第１図のメモリ・チップ３の他の構成要素）に供給して、 アレイ１６の指定されたセルを消去するために必要なステップのシーケンスをチ ップ３に実行させる。これらのステップは、セルが消去動作の１つ或いは複数の 各段階において所望の閾電圧を有することを検証する検証ステップ（例えば、以 下で第７図に関連して論じる検証ステップ）を含む。 各検証ステップ中、（第１図に「生検証ＯＫ」と示される）検証データが（セ ンス増幅器１９の出力に応答して）ＡＮＤゲート２２から出力される。この検証 データは、制御ユニット２９に戻される。一般に、外部デバイスは、消去動作が 完了したかどうか、また消去動作が成功したかどうかを決定するために、チップ ３の出力パッドをポーリングする。 次に、従来のメモリ消去動作について、第３図に関連して詳細に説明する。第 ３図は、チップ３が行うのと本質的には全て同一の機能を果たす第１図のメモリ ・チップ３の変形である従来のフラッシュ・メモリ・システム１０３のブロック 図である。第１図のメモリ・チップ３の構成要素に対応するフラッシュ・メモリ ・システム１０３の構成要素は、第１図の場合と同じ参照番号によって識別され る。システム１０３のメモリ・アレイ１６は、アレイ内に合計２５６Ｋの８つの ビット・ワードがある行及び列内に配置された複数のフラッシュ・メモリ・セル から構成される。個々のセル（図示せず）は、１８個のアドレス・ビット（Ａ０ 〜Ａ１７）によってアドレス指定され、９個のビットは、ターゲット・セルがそ の中にあるアレイ１６の行を選択するためにＸデコーダ回路１２によって使用さ れ、残りの９個のビットは、アレイ１６の適切な列を選択するために（Ｙマルチ プレクサ１４の）Ｙデコーダ回路１４Ａによって使用される。 メモリ・システム１０３の内部状態機械１２０は、プログラム動作、読取り動 作並びに消去動作を実施するために必要な様々な個々のステップなど、システム １０３の詳細な動作を制御する。したがって、状態機械１２０は、一般にシステ ム１０３に関連して使用される外部プロセッサ（図示せず）の必要なオーバヘッ ドを少なくする役目を果たす。 メモリ・アレイ１６を消去する場合（一般に、全てのセルまたはセルの大きい ブロックが同時消去される）、プロセッサは、出力イネーブルＯＥピンを非活動 （高）にし、チップ・イネーブルＣＥピン及び書込みイネーブルＷＥピンを活動 （低）にしなければならない。次いで、プロセッサは、データ入出力ピンＤＱ０ 〜ＤＱ７上で、一般に消去設定コマンドと呼ばれる８ビット・コマンド２０Ｈ（ ００１０００００）を発行する（入出力ピンＤＱ０〜ＤＱ７の１つは、第１図の 入出力パッド３０に対応する）。この後、一般に消去確認コマンドと呼ばれる第 ２の８ビット・コマンドＤ０Ｈ（１１０１ ００００）が発行される。意図しな い消去動作の可能性を最小限に抑えるために別々の２つのコマンドが使用される 。 コマンドは、データ入力バッファ１２２(第１図の入力バッファ１８は、各コ マンドの１ビットを受け取るバッファ１２２の構成要素に対応する)に転送され 、次いでコマンドは、コマンド実行論理ユニット１２４に転送される。次いで、 論理ユニット１２４は、アレイ１６を消去する多数の周知のステップの全てを実 行するよう状態機械１２０に命令する。消去シーケンスが完了した後、状態機械 １２０は、８ビット状態レジスタ１２６を更新し、状態レジスタ１２６の内容は 、メモリ・システムのデータ入出力ピンＤＱ０〜ＤＱ７に接続されたデータ出力 バッファ１２８に転送される（第１図の出力バッファ１８は、レジスタ１２６か ら１ビットを受け取るバッファ１２８の構成要素に対応する）。プロセッサは、 消去シーケンスが完了したかどうか、また消去シーケンスがうまく完了したかど うかを決定するために、データ入出力ピンを周期的にポーリングして、状態レジ スタ１２６の内容を読み取る。 第４Ａ図及び第４Ｂ図は、状態機械１２０によって実施されるときの代表的な 消去シーケンスを示す流れ図である。消去動作中、アレイ１６の１つまたは複数 のセルがいわゆる「過消去」状態になる可能性があることに留意されたい。消去 シーケンスの目的は、閾電圧が全て指定された電圧範囲内に入るようにアレイ１ ６の全てのセルを消去することである。その範囲は、一般に＋１．５〜＋３．０ ボルトなど小さい正の電圧範囲である。消去されたセルがこの範囲内に入る場合 、読み取るべきセル（「選択された」セルまたは「ターゲット」セル）は、読取 り動作中にセル電流を発生する。セル電流の存在は、セルがプログラム状態（論 理「０」）ではなく消去状態（論理「１」）にあることを示す。セル電流は、セ ルの制御ゲートに印加された電圧が、Ｘデコーダ１２に接続されたアレイからの ワード線によって、消去されたセルの閾電圧よりも実質量だけ高くなるために消 去されたセル内に発生する。さらに、読み取られないセル（「選択解除された」 セル）は、そのようなセルが低い閾電圧状態まで消去されている場合でさえセル 電流の発生が妨げられている。例えば、選択されたセルと同じ行内にあるセルは 、当然、選択されたセルと同じワード線を共用する。しかしながら、選択解除さ れたセルのドレインは浮動し、それによりセル電流の発生を妨げられる。同じ列 内の選択解除されたセルは、そのような選択解除されたセルのワード線が一般に 接 地されるのでセル電流を伝導しない。したがって、これらのセルのゲート-ソー ス間電圧は、これらの選択解除されたセルが消去状態にある場合でもそれらをオ ンにするのに不十分である。 アレイ１６が消去された後、そのセルの大部分は、適切な消去閾電圧を有する 。しかしながら、数個のセル（１個でも）が消去シーケンスに対して様々に応答 し、そのようなセルが過消去状態になる可能性がある。セルが過消去された場合 、フローティング・ゲート上の正味の電荷は正になる。その結果、閾電圧はある 程度負になる。したがって、そのような過消去された選択解除されたセルに接続 されたワード線が接地されたとき、選択解除されたセルは、それでも電流を伝導 する。この電流は、選択されたセルの読取りを妨害し、それにより適切なメモリ 動作を妨げる。第４Ａ図及び第４Ｂ図の消去シーケンスの主要な目的は、過消去 状態が生じるのを防ぐことである。 再び第４Ａ図及び第４Ｂ図の流れ図に関して、上述の２つの消去コマンドを発 行することによって消去シーケンスを開始する(ステップ２８)。コマンドが(第 ３図に示される)コマンド実行論理１２４によって受け取られた後、状態機械１ ２０は、まずアレイ１６の全てのセルをプログラムする。これは、全てのセルが 後で消去されるときに実質上同じ状態になるように行われる。こうすれば、全て のセルが後の消去シーケンスに対して同じ形で応答する高い傾向を有するように なるので、１つまたは複数のセルが過消去状態になる可能性が低くなる。次いで 、ブロック３０に示すように、アドレス・カウンタ（第３図の構成要素１１８） をメモリの第１のアドレスに初期設定する。次に、ブロック３２に示すように、 プログラムに使用される電圧を適切なレベルに設定する（第３図のＶ_ppスイッチ １２１から状態レジスタ１２６、Ｘデコーダ１２及びＹデコーダ１４Ａ、及び第 ３図の他の構成要素に、高い電圧Ｖ_pp、例えば＋１２ボルトに等しい電圧を与え るステップを含む）。 電圧を設定した後、第４Ａ図のブロック３４に示すように、内部プログラム・ パルス・カウンタ（図示せず）を初期設定する。このカウンタは、プログラムさ れているワード（バイト）のセルに印加されたプログラム・パルスの数を追跡す る。次に、ブロック３６に示すように、メモリの第１のアドレスにあるワードの セルに１つのプログラム・パルスを印加する。次いで、パルス・カウンタを増分 し（ブロック３８）、所定の最大数のパルスがセルに印加されたかどうかを決定 する（ブロック４０）。そうであれば、セルが実際プログラムされているかどう かを決定するためにセルを読み取る（検証動作４２）。これは、第３図のブロッ ク１００によって示されるセンス増幅器及び関連する構成要素を使用して行われ る。 この時点でセルがまだプログラムされていない場合、プログラム・パルスの最 大数を超えているので障害が発生している。特定のメモリに応じて、シーケンス を終了するか、または故障したワードを記録し、シーケンスを継続する。その場 合、この情報は、プロセッサが読み取ることができるように状態レジスタ１２６ （第３図）に転送される。そのような障害の可能性のある１つの原因は、メモリ 耐久力を超えていることである。言い換えれば、メモリの使用回数が非常に多く なっている。 最大カウントを超えていないと仮定して、動作４４に示すようにバイトを検証 する。バイトがプログラムされていない場合、さらにプログラム・パルスを印加 し（ブロック３６）、カウンタを増分する（ブロック３８）。最大カウントをま だ超えていないと仮定して、再びバイトを検証する（動作４４）。このシーケン スは、バイトが最後に検証テストを通過するまで、またはパルス・カウンタが最 大になるまで継続する。 第１のバイトが結局うまくプログラムされたと仮定して、アレイ１６の最後の アドレスがプログラムされたかどうかを決定する（ステップ４６）。そうでなけ れば、(第３図の)アドレス・カウンタ１１８を第２のアドレスに増分し（ブロッ ク４８）、内部パルス・カウンタをリセットする（ブロック３４）。第１のプロ グラム・パルスを第２のアドレスのバイトに印加し（ブロック３６）、シーケン スを繰り返す。このプロセスは、アレイ１６の全てのセルがプログラムされるま で、またはプログラム障害が生じていることが決定されるまで継続する。 全てのセルがうまくプログラムされ、検証されたと仮定して、状態機械１２０ は、アドレス・カウンタ１１８の初期設定（第４Ｂ図のブロック４９）及び電圧 Ｖ_ppを含む消去用の適切な電圧の設定（ブロック５０）を含めて、消去に使用 される適切な電圧を設定することによって消去シーケンスを継続する。 次に、内部消去パルス・カウンタをリセットし（ブロック５２）、アレイ１６ の全てのセル（または能力が与えられている場合に消去されるアレイのブロック ）に単一の消去パルスを印加する。次いで、全てのセルがうまく消去されている かどうかを決定するために、アレイ１６のセルを連続的に読み取る（消去検証ス テップ５８）。ステップ５８の前に、消去検証に必要な条件、即ちセル読取りの 条件を設定し（ブロック５６）、アレイ１６の第１のセルを読み取る。 単一の消去パルスは、消去を達成するのにほとんど不十分であり、したがって テスト（ステップ５８）はほとんど常に失敗する。次いで、消去パルス・カウン タの状態を検証し（ステップ６０）、最大カウントを超えていないことを決定す る。それに応じて、第２の消去パルスをアレイ１６全体に印加し(ステップ５４) 、第１のバイトを再びテストする（ステップ５８）。 バイトが十分な数の消去パルスを受け取り、かつ検証テストを通過した後（ス テップ５８）、アドレスを増分し（ステップ６４）、第２のバイトがうまく消去 されたかどうかを決定するために第２のバイトをテストする（ステップ５６及び ５８）。セルは常に均一であるとは限らないので、第２のバイトは、第１のバイ トによって受け取られた同数の消去パルスを受け取った場合でも消去されていな い可能性がある。その場合、さらに消去パルスをアレイ１６全体に印加し、再び 第２のバイトを適切に消去されているかどうかについてテストする。すでに消去 されているバイトを再テストする必要はないので、アドレスはこの時点でリセッ トされないことに留意されたい。しかしながら、以下で説明するように、前に消 去されたバイトは過消去状態になる可能性がある。 第２のバイトが適切に消去されたことが確定された後、アレイ１６の最後のア ドレスが検証されたかどうかを決定する（ステップ６２）。そうでなければ、ア ドレス・カウンタ１１８を増分し（ステップ６４）、第３のバイトをテストする 。必要な場合、追加の消去パルスを印加する。内部消去パルス・カウンタ（ステ ップ６０）は、消去シーケンス内に印加された消去パルスの合計数を監視する。 最大数を超えた場合、シーケンスを終了し、消去エラーが発生したことを反映す るために状態レジスタ１２６のビットの１つが設定される。 セルの第２のバイトが適切に消去されていると仮定して、残りのバイトを検証 し、必要な追加の消去パルスを印加する。最後のアドレスを検証した後、消去シ ーケンスを終了し、消去シーケンスがうまく完了したことを示すために状態レジ スタ１２６を更新する。 より高い密度を達成するために、不揮発性メモリ・チップ・メーカは、そのよ うなチップの素子のサイズ（例えば、各チップ内で実施されるメモリ・アレイの 各セルのサイズ）を縮小してきた。サブミクロン・フィーチャ・サイズを有する メモリ・アレイ・セルの場合、製造中の各メモリ・セルごとの処理のわずかな変 化は、各セルごとの挙動に大きな差をもたらす。 ＥＰＲＯＭメモリ・セルのアレイを含む不揮発性メモリ・チップに勝る、フラ ッシュ・メモリ・セルのアレイを含む不揮発性メモリ・チップの重要な利点には 、システム・プログラム能力がある。ＥＥＰＲＯＭメモリ・セル・アレイを含む 不揮発性メモリ・チップに勝る、フラッシュ・メモリ・セルのアレイを含む不揮 発性メモリ・チップの重要な利点には、コストが低いことがある。しかしながら 、フラッシュ・メモリ・セル・アレイを含む不揮発性メモリ・チップ（特に非常 に小さな素子サイズで製造されたもの）は、各フラッシュ・メモリ・セルの挙動 の（回路製造中に生じる）各セルごとの変化のために（「過消去」や「ワイルド ・ビット」など）問題があった。これらの問題は、同じゲート電圧（またはドレ イン電圧）に対する隣接するセルの応答において広範な変動をもたらし、以下の 説明から理解できるように消去動作及びプログラム動作中に特に深刻になる。 不揮発性メモリ・アレイを消去する前に、セルが大きい負の閾値まで消去され てその後にセルからのデータ読取りが妨害されるのを回避するために、アレイの セルをプログラムしなければならない（即ち、データを適切な形でそれらに書き 込まなければならない）。そのようなプログラム・サイクルの後、各ビット（１ つのセルによって示される記憶された各データ値）が正確な値を有するかどうか （即ち、各セルが十分にプログラムされているかどうか）を検証する必要がある 。次いで、消去サイクル（それ自体は準備プログラム・サイクルの後にくる）の 後、各セルが十分に消去されているかどうかを決定するために他の検証動作（「 再検証」）を実施する。最後に、そのような消去サイクルの後、メモリ要素閾電 圧の 分布を引き締める又は固定する（例えば、任意のセルの過消去を補正する）ため に、しばしば追加の調整手順を実行する。後者の調整手順（非常に複雑になる） の後、通常、各ビットがまだ正確な（消去された）値を有するかどうかを確認す るために他の検証動作を実施する必要がある。先に説明したように、（消去動作 と共に）メモリ・セル・プログラム動作は、一般に検証ステップを含む。 そのような各検証及び再検証動作では、様々なセルの特性の変化があると仮定 している。したがって、各検証及び再検証動作は、各セルに問い合わせステップ 、前のプロセス（例えば、プログラム、消去、或いは調整）の後のセルのマージ ンを評価するステップ、並びに、セルを再プログラムするかまたはさらに消去す るかどうかを決定するステップの諸ステップを含む。不揮発性メモリ・チップ内 のメモリ要素を読み取るステップは、通常の「読取り」メモリ・アクセス動作中 でも非常に雑音が多くかつ困難であることが知られている。しかしながら、（検 証及び再検証中）センス増幅器は（以下で説明するように、電圧レベルが通常の 「読取り」動作中よりもはるかに小さいマージンを有するので）雑音及びマージ ンに関する限りはるかに厳しい環境内で動作しなければならないので、検証及び 再検証中にそのようなメモリ要素を読み取ることはさらに困難である。 具体的には、検証と共に通常の読取りに使用されるセンス増幅器（例えば、第 １図のセンス増幅器１９）は、一般に（セルの閾電圧Ｖ_thを示す）選択されたセ ルからの信号と基準閾電圧Ｖ_refに等しい基準信号との２つの信号を受信する差 動増幅器である。通常の「読取り」動作では、基準電圧Ｖ_refは一般に４ボルト であり、測定閾電圧Ｖ_thは（セルが「１」ビットを記憶するかまたは「０」ビッ トを記憶するかに応じて）一般に３ボルトまたは５．５ボルトである。したがっ て、センス増幅器は、通常の「読取り」動作中かなりの雑音マージンを伴って動 作する。 しかしながら、検証中、基準電圧Ｖ_refは一般に５．５ボルトであり、適切に プログラムされたセルは５．５ボルトよりも大きい測定閾電圧Ｖ_thを有する。こ の場合、センス増幅器（差動増幅器）の２つの入力は、「通常の」読取り動作中 よりもはるかに近接しているので、センス増幅器の出力は、雑音のためエラーに はるかに影響され易く、センス増幅器の応答ははるかに遅くなる。同様に、（消 去サイクル後の）再検証中、基準電圧Ｖ_refは一般に３ボルトであり、適切に消 去されたセルは、３ボルトよりも小さい測定閾電圧Ｖ_thを有する。この後者の場 合、センス増幅器（差動増幅器）の２つの入力も「通常の」読取り動作中よりも はるかに近接しており、センス増幅器の出力ははるかに雑音に影響され易い。 より具体的には、しばしば従来の検証（または再検証）中のセンス増幅器動作 に対する雑音の影響に起因する深刻な問題は、次の例について考えてみれば理解 することができる。従来の検証（または再検証）中、センス増幅器出力は、検証 イネーブル信号との「論理積」をとられる。例えば、第１図において、センス増 幅器１９の出力はＡＮＤゲート２２の一方の入力に供給され、検証イネーブル信 号「検証イネーブル」はＡＮＤゲート２２の他方の入力に供給され、ＡＮＤゲー ト２２は信号「生検証ＯＫ」を出力する。ＡＮＤゲート２２の出力（例えば、信 号生検証ＯＫ）は、次のチップ動作の実行をトリガするために状態機械（例えば 、制御ユニット２９内の状態機械）にアサートされる。検証イネーブル信号のレ ベルは、各検証及び再検証サイクル中のみ論理「１」である。したがって、セン ス増幅器出力が検証または再検証動作中の任意の時刻において有効（例えば、論 理「１」）になった場合、信号生検証ＯＫは、対応する時刻において論理「１」 になる（生検証ＯＫのこの瞬時値により状態機械が適切なチップ動作の実行をト リガする）。 しかしながら、説明した従来の回路では、検証中のセルが不十分にプログラム されているかまたは不十分に消去されている場合、深刻なエラーが生じる。例え ば、セルが不十分にプログラムされており、５．３ボルトの測定閾電圧Ｖ_thしか 有せず、かつセルの測定閾電圧が５．５ボルトの基準電圧Ｖ_refよりも高いとき にセンス増幅器１９が（セルが十分にプログラムされていることを示す）論理「 １」にセットされている場合、わずかな雑音（例えば、電源線上の変動に起因す るセンス増幅器１９のどちらかの入力線上の雑音）によりセンス増幅器出力が正 確な論理論理レベル（「０」）と不正確な論理レベル「１」との間で振動する。 選択されたセルの検証サイクルの終了時に小さい雑音バーストが偶然生じた場合 、そのような瞬間におけるセンス増幅器出力は、誤って論理「１」になり、ＡＮ Ｄゲート２２の出力における信号生検証ＯＫも誤って論理「１」になり、状態機 械 は、不適切なチップ動作（例えば、測定閾電圧Ｖ_thが基準電圧Ｖ_ref＝５．５ボ ルトよりも高いときに、検証中のセルが適切にプログラムされた場合にのみ適切 である動作）の実行を誤ってトリガする。（セルを消去する消去サイクルの後の ）セルの再検証中、セルの再検証サイクルが終了した時刻においてセルの適切な （消去された）状態を間違って示す生検証ＯＫの誤った値の結果として、同じ望 ましくない結果（不適切なチップ動作がトリガされること）が生じる。 本発明まで、不揮発性メモリの検証動作及び再検証動作（以下集合的に「検証 」動作と呼ぶ）では、センス増幅器動作に対する雑音の影響のために誤った結果 （出力信号生検証ＯＫの誤った値）の上述した問題が生じた。本発明は、（単に サンプリング期間の最後の時刻においてではなく）サンプリング期間中の任意の 時刻において、閾値比較がセルの不十分なプログラムまたは消去を示す場合、セ ンス増幅器出力を無効であるとして処理することによってこの問題を削除するも のである。 発明の概要 本発明の検証方法は （一般にメモリの消去動作中またはプログラム動作中） メモリ集積回路の選択された不揮発性メモリ・セルの状態を検証する方法である 。本発明の他の実施例は、この検証方法を実施する手段を含む不揮発性メモリ集 積回路である。好ましい実施例では、本発明の集積回路の各メモリ・セルは、フ ラッシュ・メモリ・セルである。 本発明の集積回路は、セルの測定閾電圧が、サンプリング期間中に、少なくと も選択されたマージンだけ基準電圧と異なる場合にのみ成功検証データをアサー トする手段を含む。好ましい実施例では、本発明の集積回路は、そのようなサン プリング期間中に検証信号の連続的な有効性にのみ応答して成功検証データをア サートする論理手段を含み、それにより成功検証データの誤ったアサートを回避 する。サンプリング期間は、検証信号の（雑音による）変動の予想される持続期 間よりも長いことが好ましい。 論理手段は、フリップフロップを含む簡単な論理回路として実施されることが 好ましい。検証動作中、論理回路は、メモリ・セルの測定閾電圧と基準電圧との 間の瞬時的な関係を示す生検証信号を受信する。生検証信号（一般にＡＮＤゲー トを介してゲートされるセンス増幅器の出力である）は、閾電圧がある時刻にお いて基準電圧に対して所望の関係を有する場合（例えば、プログラムされたセル の閾電圧がこの時刻において基準電圧を超えた場合）に「有効」になる。フリッ プフロップは、生検証信号が有効である限り第１の状態のままであるが、検証信 号が「無効」になったことに応答して第２の状態に入り、残りのサンプリング期 間中第２の状態のままである。論理回路からの出力信号は、サンプリング期間の 終了時のフリップフロップの状態を示す。好ましい実施例では、（フリップフロ ップがサンプリング期間の終了時に第１の状態にあることを示す）出力信号の第 １のレベルは「成功検証データ」と解釈され、（フリップフロップがサンプリン グ期間の終了時に第２の状態にあることを示す）出力信号の第２のレベルは「不 成功検証データ」と解釈される。 検証動作は、本発明によれば、メモリ消去動作の２つまたはそれ以上の各段階 において(例えば、プログラム・サイクル後に１回、消去サイクル後にもう１回) 、メモリ・プログラム動作中に（プログラム中の各セルごとに）少なくとも１回 実施されることが好ましい。（選択されたメモリ・セルの）各検証動作は、次の ３つの部分を有することが好ましい。セットアップ・サイクル（センス増幅器が 電源投入されて、有効な生検証信号をアサートすることができるモードに入る） 、サンプリング・サイクル（センス増幅器が、セルの測定閾電圧と基準電圧との 間の瞬時的な関係を示す生検証信号をアサートする）、保持サイクル（本発明に 従って生成された「成功」検証データまたは「不成功」検証データが、全体的な メモリ消去動作またはメモリ・プログラム動作を制御する状態機械の次のサイク ル中有効なままである）。 図面の簡単な説明 第１図は、センス増幅器出力を検証する従来の手段を含む（集積回路として実 施された）従来のメモリ回路のブロック図である。 第２図は、第１図のメモリ・セル・アレイ１６のメモリ・セルの２つの列の簡 略化された概略図である。 第３図は、従来のフラッシュ・メモリ・システムのブロック図である。 第４Ａ図及び第４Ｂ図は、従来のフラッシュ・メモリの代表的なメモリ消去シ ー ケンスを示す流れ図である。 第５図は、本発明を実現する(集積回路として実施された)メモリ回路のブロッ ク図である。 第６図は、第５図の論理手段２４の好適実施例の概略図である。 第７図は、本発明による第５図の回路の動作中に生成された信号のタイミング 図である。 第８図は、第５図の回路によって実施される本発明よるデータ消去動作の流れ 図である。 発明の詳細な説明 本発明の第１の実施例について、第５図乃至第７図を参照して説明する。この 実施例は、不揮発性メモリ・アレイ１６、及びメモリ消去動作中にアレイ１６の 選択されたメモリ・セルの状態を検証（又は検査）する本発明の方法を実施する （論理手段２４を含む）手段を含む(参照番号３’によって識別される)メモリ・ チップである。 第５図のメモリ・チップ３’は、次の２つの点を除いて第１図の従来のメモリ ・チップ３と同じであり、即ち２点とは、チップ３’が、（本発明の検証方法を 実施する際に使用される出力信号「検証ＯＫ」を発生する）論理手段２４を含む ことと、チップ３’の制御ユニット２９は、チップ３’が（従来の検証動作では なく）本発明の検証動作を実施するようにプログラムされていることとの２点で ある。論理手段２４以外の（第１図の）チップ３の要素及び（本発明の検証動作 以外の）チップ３の動作についての上記の説明は、チップ３’にも十分適用され 、以下でそれを繰り返すことは無駄であるので、以下では論理手段２４（及びチ ップ３’入力よって実施される検証動作）についてのみ説明する。本発明の好ま しい実施例において、チップの各メモリ・アレイ内の各不揮発性メモリ・セル（ 例えば、不揮発性アレイ１６の各セル）は、フラッシュ・メモリ・セルであるこ とが意図されている。 チップ３’の論理手段２４は、入力信号として「生検証ＯＫ」、「サンプル」 、並びに「検証イネーブル」を受信し、それに応答して出力信号「検証ＯＫ」を 発生する。 検証信号「生検証ＯＫ」を発生するために、ＡＮＤゲート２２は、センス増幅 器１９の出力と信号「検証イネーブル」との双方を受信する。信号検証イネーブ ルは、制御ユニット２９からＡＮＤゲート２２の一方の入力及び論理手段２４に 供給される。信号検証イネーブルのレベルは、（一般にメモリ消去手順またはメ モリ・プログラム手順の一段階として実施される）検証動作中のみ論理「１」で ある。センス増幅器出力が検証動作中の任意の時刻において有効になった（即ち 、論理「１」を示す）場合、信号生検証ＯＫは、対応する時刻において論理「１ 」になる。 センス増幅器１９の出力は、アレイ１６の選択されたメモリ・セルの測定閾電 圧と基準電圧との関係を示す（センス増幅器１９に供給された基準電圧の値は制 御ユニット２９によって決定される）。したがって、信号生検証ＯＫは、検証動 作中の測定閾電圧と基準電圧との瞬時的な関係を示す「検証」信号である。検証 動作中の任意の時刻において、閾電圧が基準電圧に対して所望の関係を有する場 合（例えば、選択されたセルが、メモリ消去手順のプログラム・サイクル中また はメモリ・プログラム手順中にプログラムされ、かつプログラムされたセルの閾 電圧が基準電圧よりも高い場合）、検証信号生検証ＯＫは「有効」になる。 手段２４の出力信号「検証ＯＫ」は、信号サンプルによって決定される「サン プリング期間」中に検証信号生検証ＯＫの連続的な有効性にのみ応答して成功検 証データを示す。各サンプリング期間は、検証動作の（比較的短い）部分である 。サンプルは、サンプリング期間中のみ第１の論理レベル（即ち、論理「１」） を有する。各サンプリング期間は、検証信号生検証ＯＫ中の（雑音による）変動 の予想される持続期間よりもはるかに長いことが好ましい。サンプリング期間の 概念、及び全体的な検証動作に対するサンプリング期間の関係について、第７図 のタイミング図を参照して以下に詳細に説明する。 検証イネーブル信号は、各検証動作の前に回路２４をリセットするために論理 手段２４に供給される。第６図を参照して説明する手段２４の好ましい実施例に おいて、検証イネーブル信号は、手段２４内のフリップフロップをリセットする 。 論理手段２４は、（ソフトウェアまたはファームウェアの形を含めて）様々な 形で実施することができるが、第６図に示されるものなど簡単な論理回路として ハードウェアの形で実施することが好ましい。論理手段２４の第６図の実施例は 、インバータＮ４（その入力が信号生検証ＯＫを受信する）、ＮＡＮＤゲートＮ ３（その入力がインバータＮ４の出力及び信号サンプルを受信する）、フリップ フロップ回路６０’（図示のように接続されたＮＡＮＤゲートＮ１及びＮ２から 構成される）、ＮＡＮＤゲートＮ５（その入力がフリップフロップの出力及び信 号検証イネーブルを受信する）、並びにインバータＮ６（その入力がＮ５の入力 を受信し、その出力が信号検証ＯＫをアサートする）。 次に、第７図を参照して、（チップ３’内に含まれている）論理手段２４の第 ６図の実施例が本発明による検証動作を実施する方法について説明する。（消去 動作中の）そのような検証動作は、一般にアレイ１６の全てのメモリ・セル（ま たはその選択されたサブセット）の状態を連続的に検証する。プログラム動作は 一般に一度にアレイ１６のただ１つのメモリ・セル（またはセルの小さいブロッ ク）をプログラムするので、プログラム動作中の各検証動作は、そのような１つ のセル（またはセルの小さいブロック）の状態を検証する。簡潔さを期して、以 下の説明を、全体的な検証動作のうち、アレイ１６における複数セルの内の単一 のセルの状態を検証する部分に限定する。複数のセルを検証する場合、チップ３ ’は、単に検証すべき各セルごとに記述すべき検証手順を繰り返すことを理解さ れたい。また、チップ３’は、一般に（後で第８図を参照して説明する形で）単 一のメモリ消去動作中に少なくとも２回（アレイ１６の全てまたは多数のセルの 状態を連続的に検証する）全体的な検証動作を実施することを理解されたい。 アレイ１６の単一のセルに対して検証動作を実施するために、チップ３’の制 御ユニット２９は、この検証動作を次の３つの段階に分割する制御信号を発生す る。検証セットアップ・サイクル（第７図に示すように、時刻ｔ１から時刻ｔ２ まで実施される）、サンプリング・サイクル（第７図に示すように、信号サンプ ルが論理レベル「１」を有する間、時刻ｔ２から時刻ｔ４まで実施される）、検 証保持サイクル(第７図に示すように、時刻ｔ４から時刻ｔ５まで実施される)。 セットアップ・サイクル中、チップ３’は、センス増幅器１９を電源投入し、 それが有効な検証信号をアサートすることができるモードに入れる。セットアッ プ・サイクルは、適切なマージンで消去またはプログラムされる代表的なセルに 対してセンス増幅器１９の設定時間を考慮する部分が含まれるように十分長くな ければならない。 サンプリング・サイクル中、センス増幅器１９は、セルの測定閾電圧と基準電 圧との関係を示す出力信号を（ＡＮＤゲート２２に対して）アサートし、（ＡＮ Ｄゲート２２から出力される行信号検証ＯＫに応答して）論理手段２４から出力 される信号検証ＯＫは、「成功」検証データまたは「不成功」検証データを示す 。保持サイクル中、論理手段２４の出力における信号検証ＯＫは、制御ユニット ２９がそれを処理することができるほど十分長い時間有効なままである（したが って、例えば、チップ３’によって実施される消去動作を制御する制御ユニット ２９内の状態機械は、信号検証ＯＫに応答するために十分な時間を有する）。 信号検証イネーブルのレベルは、全検証動作（そのセットアップ・サイクル、 サンプリング・サイクル、保持サイクル全てを含む）中、論理「１」である。 第６図及び第７図で参照されるように、検証イネーブル信号は、時刻ｔ０の前 に低であり、次いで検証動作の開始時（時刻ｔ１）において高になる。時刻ｔ０ の前のその低レベルに応答して、フリップフロップ６０’の出力は、リセットさ れて「高」値を有するようになる。これは、検証イネーブルの低値がＮ２の出力 を高にするために起こる（したがって、検証動作の開始の前の時刻において、サ ンプルが低になり、Ｎ３が高になり、Ｎ１の出力が低になる）。次いで、検証イ ネーブルが（検証期間の開始時に）高になったとき、Ｎ２の出力は高のままであ り、Ｎ１の出力は低のままである。 ここではＮ２の出力が高のときのフリップフロップ６０’の状態を「第１」の 状態として示す。検証イネーブルが低になる時刻ｔ１の前では、検証ＯＫは低で ある。検証イネーブルが高になり、かつフリップフロップ６０’がその第１の状 態になるとき、Ｎ６の出力における信号検証ＯＫは「高」である。したがって、 全検証動作中（その間中検証イネーブルは高のままである）、フリップフロップ ６０’が第１の状態にある間(Ｎ５への２つの入力が高であり、Ｎ５の出力が低 であり、Ｎ６から出力された信号検証ＯＫは高であるので)、信号検証ＯＫは「 高」である。 フリップフロップ６０’がリセットされた後、検証動作が始まる（時刻ｔ１） 。 その後、検証動作のサンプリング・サイクルが始まる（時刻ｔ２。このとき、制 御ユニット２９は、サンプルを低レベルから高レベルに遷移させる）。サンプリ ング・サイクル中（その間サンプルは高のまま）、フリップフロップ６０’は、 信号生検証ＯＫが「高」のままである限り（即ち、生検証ＯＫが、検証中のセル の測定閾電圧がセンス増幅器１９にアサートされている基準電圧に対して所望の 関係を有することを示す「有効」である限り）その第１の状態のままである。こ れらの条件下で、検証ＯＫは高のままである。これは、生検証ＯＫが高（サンプ ルが高）であるとき、Ｎ４の出力は低であり、Ｎ３の出力は高であり、したがっ てＮ２の出力は、それがリセットされた「高」値から変化しない（したがって、 Ｎ５の出力は低のままであり、検証ＯＫは高のままである）ためである。例えば 、第６図の回路は、検証中のセルがプログラム・サイクル中に十分にプログラム されている場合、全サンプリング・サイクル中この状態のままであり、したがっ てプログラムされたセルの閾電圧は、センス増幅器１９の基準電圧よりも十分な マージンだけ高くなり、したがって（雑音などのために関連する回路内で処理さ れた信号レベルの変動が一般に小さいにも関わらず）生検証ＯＫは連続的に高の ままである。 検証中のセルが不十分にプログラムされている（または不十分に消去されてい る）場合、そのような変動は、第７図に示すように、生検証ＯＫのレベルの低下 または振動をもたらす。 サンプリング・サイクル中の任意の時刻において、（セルが不十分にプログラ ムされているまたは不十分に消去されている場合）生検証ＯＫは正確な論理レベ ル（「低」）まで低下するために「無効」になり、フリップフロップ６０’は、 その「第２」の状態（Ｎ２の出力が低）に変化し、残りのサンプリング・サイク ル中（及びその後リセットされるまで）第２の状態のままである。具体的には、 Ｎ４の出力が高となって、Ｎ３の出力が低になり、Ｎ１の出力が高になり、した がってＮ２の出力が低になる（Ｎ２は、生検証ＯＫが後でレベル遷移するにも関 わらずフリップフロップ６０’が検証イネーブル線上の低値によってリセットさ れるまで低のままである）ので、フリップフロップ６０’はこれらの条件下で第 ２の状態に入る。これらの条件下で（フリップフロップ６０’がその「第２」の 状態に入ったとき）、出力信号検証ＯＫは（第７図の時刻ｔ３に示すように）低 になり、残りのサンプリング・サイクル中（及び次のｔ４からｔ５までの保持サ イクル中）低のままである。チップ３’（例えば、制御ユニット２９）は、（サ ンプリング・サイクルの終了時及び次の保持サイクル中に現れる）検証ＯＫのこ の低レベルを、（例えば、検証動作が消去動作の準備プログラム・サイクルの後 に行われる場合）セルが十分にプログラムされていないか、または（検証動作が 消去動作の消去サイクルの後に行われる場合）セルが十分に消去されていないこ とを示す「不成功検証データ」と解釈する。 次に、第８図を参照して、本発明を実施するメモリ消去動作について説明する 。この方法は、制御ユニット２９の制御下で第５図のチップ３’によって実施さ れる（この実施例では、アレイ１６の各セルは、フラッシュ・メモリ・デバイス である）。第８図の消去動作は、準備プログラム・サイクル(ステップ５１〜６ ０)、消去サイクル（ステップ６３〜７１）、最終分配調整サイクル（ステップ ７３〜７９）を含む。 プログラム・サイクル中、消去すべきセルは「プログラム」され(即ち、適切 な電荷が各セルのゲート内に記憶される)、主として後でセルが過消去される(セ ルが負の大きい閾値まで消去される)危険を少なくなる。ステップ５１中、セル の１つに適切な電圧（高い電圧）を印加する回路がイネーブルに為される。次い で、ステップ５３中、セルをそのゲート及びドレインに適切な電圧が印加される ことによって「プログラム」する。 次に、セルの状態を検証するために本発明による検証動作を実施する（ステッ プ５５及び５７）。ステップ５５は、検証動作のセットアップ・サイクル（第７ 図の時刻ｔ１から時刻ｔ２までのサイクル）であり、ステップ５７は、検証動作 のサンプル・サイクル及び保持サイクル（第７図の時刻ｔ２から時刻ｔ５までの サイクル）を含む。 検証動作のステップ５７で、セルが十分にプログラムされていないことが決定 された場合、（セルを再プログラムし、そのような再プログラムの後でセルが十 分にプログラムされているかどうかを検証するために）ステップ５１、５３、５ ５、５７を逐次繰り返す。 検証動作のステップ５７で、セルが十分にプログラムされていることが決定さ れた場合、（他のセルの消去及びプログラムのためにチップ３’を準備するため に）プログラム終結ステップ５９を実施する。ステップ５９の後、（プログラム すべき次のセルのアドレスを選択するために）セル・アドレス増分ステップ６１ を実施する。ステップ６１で全てのセルがプログラムされたことが決定された場 合、ステップ６３を実施する。それ以外の場合、ステップ６１でプログラムすベ き次のセルを選択し、ステップ５１、５３、５５、５７をこの新しいセルに対し て繰り返す。 消去サイクルの開始時（ステップ６１の最後の繰り返しの後）、全てのセルが プログラムされている。この段階でアドレスを増分すると、アドレス・カウンタ がリセットされて、ブロックの始まりを示す。消去サイクルの第１のステップ（ ステップ６３）中、全てのセルに適切な電圧（高い電圧）を印加する回路がイネ ーブルに為される。次いで、ステップ６５中、各セルをそのソース及びゲートに 適切な電圧を印加することによって「消去」する。 次に、アドレス・カウンタが示すセルの状態を検証するために本発明による検 証動作を実施する（ステップ６７及び６９）。ステップ６７は、検証動作のセッ トアップ・サイクル（第７図の時刻ｔ１から時刻ｔ２までのサイクル）であり、 ステップ６９は、検証動作のサンプル・サイクル及び保持サイクル（第７図の時 刻ｔ２から時刻ｔ５までのサイクル）を含む。 検証動作のステップ６９で、セルが十分に消去されていないことが決定された 場合、（他の高電圧サイクルを再トリガし、それにより全てのセルを再消去し、 かつそのような差異消去の後でアドレス・カウンタが示すセルが十分に消去され ているかどうかを検証するために）ステップ６３、６５、６７、６９を逐次繰り 返す。 検証動作のステップ６９で、アドレス・カウンタが示すセルが十分に消去され ていることが決定された場合、（検証すべき次のセルのアドレスを選択するため に）セル・アドレス増分ステップ７１を実施する。ステップ７１で全てのセルが 消去されていることが決定された場合、ステップ７３を実施する。それ以外の場 合、ステップ７１で検証すべき次のセルのアドレスを選択し、ステップ６７及び ６９をこの新しいセルに対して繰り返す。 ステップ７１の最後の繰り返しの後、チップは、分配調整サイクルを実施する （ステップ７３〜７９）。このサイクルの目的は、メモリ・セル閾電圧の分配を 固定する（例えば、消去サイクル中に任意のセルの過消去を矯正する）ことであ る。ステップ７３中、全てのセルに適切な電圧（高い電圧）を印加する回路がイ ネーブルに為される。次いで、ステップ７５中、各セルのゲートに適切な電圧を 印加することによって各セルを同時に（または実質上同時に）調整する。次いで 、全てのセルの状態を検証するために本発明による他の検証動作を実施し（ステ ップ７７及び７９）、各セルがまだ十分に消去されているかどうかを決定する。 ステップ７７は、検証動作のセットアップ・サイクル（第７図の時刻ｔ１から時 刻ｔ２までのサイクル）であり、ステップ７９は、（全てのセルの状態を検証す るために十分な回数繰り返して実施される）検証動作のサンプル・サイクル及び 保持サイクル（第７図の時刻ｔ２から時刻ｔ５までのサイクル）を含む。 ステップ７９の後、チップ（例えば、チップの制御ユニット２９）は、（例え ば、外部デバイスがアクセスすることができるパッド３０など出力パッドに対し て）最後の検証動作の結果を示すデータをアサートし、全消去動作が完了したこ とを示す制御信号（「消去終了」）をアサートする。 以上、本発明の好ましい実施例について、第５図〜第８図を参照して説明した 。これらの実施例については、ある程度詳細に説明したが、下記の請求の範囲に よって定義される本発明の精神及び範囲から逸脱することなくこれらの実施例の いずれにも変更を加えることができると考えられる。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ， ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，Ｉ Ｌ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １． 不揮発性メモリ集積回路であって、 複数の不揮発性メモリ・セルから成るアレイと、 前記セルの内の選択された１つのセルを第１ノードに接続する選択手段と、 第１ノードに接続され、前記選択された１つのメモリ・セルの測定閾電圧と基 準電圧との間の瞬時的な関係を示す生検証信号を発生する第１手段であり、前記 閾電圧がある時点において前記基準電圧に対して所望の関係を有する場合、前記 生検証信号が有効になることから成る第１手段と、 前記生検証信号を処理して、前記閾電圧が、サンプリング期間中、少なくとも 選択されたマージンだけ前記基準電圧と異なるか否かを示す検証信号を発生する 第２手段と、 を備える不揮発性メモリ集積回路。 ２． 前記検証信号が、前記サンプリング期間中、前記生検証信号が連続し て有効のままであるか否かを示す、請求項１に記載の不揮発性メモリ集積回路。 ３． 前記サンプリング期間が、前記生検証信号におけるノイズによる変動 の予想される継続期間よりも長い、請求項２に記載の不揮発性メモリ集積回路。 ４． 前記第１手段が、 前記第１ノードに接続された入力端子と、前記生検証信号をアサートする出力 端子とを有するセンス増幅器を含む、請求項２に記載の不揮発性メモリ集積回路 。５． 前記センス増幅器からの前記生検証信号を受信し、且つ、前記サン プリング期間を含む検証動作中、該生検証信号を前記第２手段へアサートする論 理手段を更に備える、請求項４に記載の不揮発性メモリ集積回路。 ６． 前記第２手段が、 前記サンプリング期間中、前記生検証信号が無効となるに応じて第１状態から 第２状態へ遷移するフリップフロップ回路であり、前記検証信号が、当該フリッ プフロップ回路が前記サンプリング期間の最後に前記第１状態であるのか或いは 前記第２状態であるのかを示すことから成るフリップフロップ回路と、 前記生検証信号を受信し、且つ、前記サンプリング期間中だけ、該生検証信号 を前記フリップフロップへアサートする論理手段と、 前記フリップフロップを前記サンプリング期間前に前記第１状態へセットする 手段と、 を含む、請求項２に記載の不揮発性メモリ集積回路。 ７． 前記不揮発性メモリ・セルがフラッシュ・メモリ・セルである、請求 項１に記載の不揮発性メモリ集積回路。 ８． セットアップ期間、該セットアップ期間に続くサンプリング期間、並 びに該サンプリング期間に続く保持期間を含む検証動作を実行する不揮発性メモ リ集積回路であって、 複数の不揮発性メモリ・セルから成るアレイと、 前記複数のセルの内の選択された１つのセルを第１ノードに接続する選択手段 と、 前記第１ノードに接続され、前記選択された１つのセルの測定閾電圧と基準電 圧との間の瞬時的な関係を示す生検証信号を発生する第１手段であり、前記閾電 圧がある時点において前記基準電圧に対して所望の関係を有する場合、前記生検 証信号が有効になることから成る第１手段と、 前記生検証信号を処理して、前記閾電圧が、前記サンプリング期間中、少なく とも選択されたマージンだけ前記基準電圧と異なるか否かを示す検証信号を発生 する第２手段と、 前記検証動作の実行を制御する制御手段と、 を備える不揮発性メモリ集積回路。 ９． 前記検証信号が、前記サンプリング期間中、前記生検証信号が連続し て有効のままであるか否かを示す、請求項８に記載の不揮発性メモリ集積回路。 １０． 前記サンプリング期間が、前記生検証信号におけるノイズによる変動 の予想される継続期間よりも長い、請求項９に記載の不揮発性メモリ集積回路。 １１． 前記第１手段が、 前記第１ノードに接続された入力端子と、前記生検証信号をアサートする出力 端子とを有するセンス増幅器を含む、請求項９に記載の不揮発性メモリ集積回路 。 １２． 前記第２手段が、 前記サンプリング期間中、前記生検証信号が無効となるに応じて第１状態から 第２状態へ遷移するフリップフロップ回路であり、前記検証信号が、当該フリッ プフロップ回路が前記サンプリング期間の最後に前記第１状態であるのか或いは 前記第２状態であるのかを示すことから成るフリップフロップ回路と、 前記生検証信号を受信し、且つ、前記サンプリング期間中、該生検証信号を前 記フリップフロップへアサートする論理手段と、 前記フリップフロップを前記サンプリング期間前に前記第１状態へセットする 手段と、 を含む、請求項９に記載の不揮発性メモリ集積回路。 １３． 前記制御手段が、前記セットアップ期間中、前記第１手段をイネーブ ルに為す手段と、前記保持期間中、前記検証信号を受信して処理する手段とを含 む、請求項８に記載の前記不揮発性メモリ集積回路。 １４． 前記不揮発性メモリ・セルがフラッシュ・メモリ・セルである請求項 ８に記載の不揮発性メモリ集積回路。 １５． 不揮発性メモリ集積回路における選択されたメモリ・セルの状態を検 証する検証方法であって、 （ａ）前記メモリ・セルの測定閾電圧と基準電圧との間の瞬時的な関係を示す 生検証信号を受信するステップであり、前記閾電圧がある時点において前記基準 電圧に対して所望の関係を有する場合、前記生検証信号が有効であることから成 るステップと、 （ｂ）前記生検証信号を処理して、前記閾電圧が、サンプリング期間中、少な くとも選択されたマージンだけ前記基準電圧と異なるか否かを示す検証信号を発 生するステップと、 の諸ステップを含む検証方法。 １６． 記検証信号が、前記サンプリング期間中、前記生検証信号が連続して 有効のままであるか否かを示す、請求項１５に記載の検証方法 １７． 前記サンプリング期間が、前記生検証信号におけるノイズによる変動 の予想される継続期間よりも長い、請求項１６に記載の検証方法。 １８． 前記ステップ（ａ）が、前記メモリ・セルの前記測定された閾電圧を 示す第１信号と、前記基準電圧を示す第２信号とをセンス増幅器内で処理して、 前記生検証信号を発生するステップを含む、請求項１６に記載の検証方法。 １９． （ｃ）前記ステップ（ａ）の前に、前記センス増幅器がイネーブルに 為される検証セットアップ動作を実行するステップと、 （ｄ）前記ステップ（ｂ）の後で、少なくとも全メモリ動作を制御する状態機 械のサイクル中、前記検証信号が保持される検証保持動作を実行するステップと 、の諸ステップを含む、請求項１８に記載の検証方法。 ２０． 前記検証セットアップ動作が、その状態が検証中である前記メモリ・ セルに対しての前記センス増幅器の設定を許容する部分を含む程に充分な継続期 間を有する、請求項１９に記載の検証方法。 ２１． 前記ステップ（ｂ）が、 前記サンプリング期間前に、フリップフロップを第１状態にセットするステッ プと、 前記サンプリング期間中に、前記フリップフロップに対して前記生検証信号を アサートして、前記フリップフロップを第２状態に為し、前記サンプリング期間 中、前記生検証信号が無効となるに応じて前記第２状態のまま維持するステップ であり、前記検証信号が、前記フリップフロップが前記第１状態であるのか或い は前記サンプリング期間の最後に前記第２状態であるのかを示すことから成るス テップと、 の諸ステップを含む、請求項１６に記載の検証方法。 ２２． 不揮発性メモリ集積回路における少なくとも幾つかのメモリ・セルを 消去する方法であって、 （ａ）前記メモリ・セルを第１所望閾電圧までにプログラムするステップと、 （ｂ）前記ステップ（ａ）の後、前記メモリ・セルの状態を検証するステップ と、 （ｃ）前記ステップ（ｂ）の後、前記メモリ・セルを第２所望閾電圧まで消去 するステップと、 （ｄ）前記ステップ（ｃ）の後、前記メモリ・セルの状態を検証するステップ と、 の諸ステップを含み、前記ステップ（ｂ）及び（ｄ）の各々が、 （ｅ）前記メモリ・セルの内の１つメモリ・セルの測定閾電圧と基準電圧との 間の瞬時的な関係を示す生検証信号を受信するステップであり、前記閾電圧があ る時点において前記基準電圧に対して所望の関係を有する場合、前記生検証信号 が有効になることから成るステップと、 （ｆ）前記生検証信号を処理して、前記閾電圧が、サンプリング期間中、充分 なマージンだけ前記基準電圧と異なるか否かを示す検証信号を発生するステップ と、 の諸ステップを含むことから成る方法。 ２３． 前記検証信号が、前記サンプリング期間中、前記生検証信号が連続し て有効のままであるか否かを示す、請求項２２に記載の方法 ２４． 前記サンプリング期間が、前記生検証信号におけるノイズによる変動 の予想される継続期間よりも長い、請求項２３に記載の方法。 ２５． 前記ステップ（ｅ）が、前記メモリ・セルの前記測定された閾電圧を 示す第１信号と、前記基準電圧を示す第２信号とをセンス増幅器内で処理して、 前記生検証信号を発生するステップを含む、請求項２３に記載の方法。 ２６． 前記ステップ（ｂ）が、 （ｇ）前記ステップ（ｆ）の後、前記検証信号が制御手段内で受信されて処理 される保持動作を実行するステップと、 （ｈ）もし前記制御手段が、前記ステップ（ｇ）の間、前記メモリ・セルの内 の少なくとも１つが不十分に消去されていることを決定すれば、前記ステップ（ ｃ）を繰り返すステップと、 の諸ステップを含む、請求項２３に記載の方法。 ２７． 前記ステップ（ｄ）が、 （ｇ）前記ステップ（ｆ）の後、前記検証信号が制御手段内で受信されて処理 される保持動作を実行するステップと、 （ｈ）もし前記制御手段が、前記ステップ（ｇ）の間、前記メモリ・セルの内 の少なくとも１つが不十分に消去されていることを決定すれば、前記ステップ（ ｃ）を繰り返すステップと、 の諸ステップを含む、請求項２３に記載の方法。 ２８． 不揮発性メモリ集積回路における少なくとも１つのメモリ・セルをプ ログラム去する方法であって、 （ａ）前記メモリ・セルを第１所望閾電圧までにプログラムするステップと、 （ｂ）前記ステップ（ａ）の後、前記メモリ・セルの状態を検証するステップ と、 の諸ステップを含み、前記ステップ（ｂ）が、 （ｃ）前記メモリ・セルの測定閾電圧と基準電圧との間の瞬時的な関係を示す 生検証信号を受信するステップであり、前記閾電圧がある時点において前記基準 電圧に対して所望の関係を有する場合、前記生検証信号が有効になることから成 るステップと、 （ｆ）前記生検証信号を処理して、前記閾電圧が、サンプリング期間中、充分 なマージンだけ前記基準電圧と異なるか否かを示す検証信号を発生するステップ と、 の諸ステップを含むことから成る方法。 ２９． 前記サンプリング期間が、前記生検証信号におけるノイズによる変動 の予想される継続期間よりも長い、請求項２８に記載の方法。