JPH10511798A - ページモードフラッシュメモリのプログラムベリファイの改良 - Google Patents

Abstract

(57)【要約】 フラッシュＥＥＰＲＯＭチップの高精度及び高効率プログラミングを実現するフラッシュＥＥＰＲＯＭセル及びアレイの設計、及びプログラミングの方法。フラッシュＥＥＰＲＯＭチップはフラッシュＥＥＰＲＯＭセルの少なくともＭ行及びＮ列を含むメモリアレイを具備する。ＭワードラインはフラッシユＥＥＰＲＯＭセルのＭ行の中の１行内のフラッシュＥＥＰＲＯＭセルに各々接続される。複数のビットラインがフラッシュＥＥＰＲＯＭセルのＮ列の中の１列内のフラッシュＥＥＰＲＯＭセルに各々接続されている。複数のビットラインに接続されたページバッファは、フラッシュＥＥＰＲＯＭセルのＮ列に対して入力データを供給する。書き込み制御回路は、データ入力バッファに格納された入力データに応じて、フラッシュＥＥＰＲＯＭセルに入力データをプログラムするためのプログラミング電圧を提供する。ベリファイ回路は、ベリファイを合格した各セルに対応するページバッファ内のビットをリセットすることにより、ページのプログラミングを自動的にベリファイする。

Description

【発明の詳細な説明】 ページモードフラッシュメモリの プログラムベリファイの改良 発明の背景 発明の利用分野 本発明はフラッシュＥＥＰＲＯＭメモリ技術に関し、特に自動プログラムベリ ファイ及びページプログラミング用の改善されたフラッシュＥＥＰＲＯＭメモリ 構成に関する。従来の技術 フラッシュＥＥＰＲＯＭは不揮発性記憶集積回路の中で著しく発展している。 メモリフラッシュＥＥＰＲＯＭ内のメモリセルは、いわゆるフローティングゲー トトランジスタを用いて形成され、フローティングゲートを充電または放電する ことによりデータはセル内に格納される。フローティングゲートはポリシリコン 等の導電材料で、薄い酸化膜または他の絶縁材料によってトランジスタのチャン ネルから絶縁されており、絶縁材料の第２層によりトランジスタのコントロール ゲートから絶縁されている。 フローティングゲートは Fowler-Nordheim tunneling 機構を用いてゲート及 びソース又はドレイン間に大きなプラス電圧をかけてることにより充電できる。 これにより電子は薄い絶縁膜を介してフローティングゲートに注入される。又は 、電位を与え高エネルギ電子をセルのチャンネル内に誘起することにより、ホッ トエレクトロン注入と呼ばれる雪崩注入機構を用いることができ、こ機構は絶縁 膜を介してフローティングゲートに電子を注入する。フローティングゲートが充 電されると、メモリセルを導通させるための閾値電圧は、リード(read)動作の時 にワードラインに与えられた電圧以上に上昇する。従って、充電されたセルがリ ード動作のときにアドレスされた場合、セルは導通しない。セルの非導通状態は センス回路の極性に応じてバイナリの１又は０として示される。 フローティングゲートは放電して逆のメモリ状態をとる。この機能はトランジ スタのフローティングゲートとソース又はドレイン間、又はフローティングゲー トと基板間のＦ−Ｎトンネル機構により一般に行われる。例えばフローティング ゲートはドレインからゲートへ大きなプラス電圧を与えることにより、ドレイン を介して放電する。このときソースはフローティング電位のままである。 フローティングゲートを充電及び放電するために用いる高電圧は、特にセルサ イズ及び処理仕様の減少に伴って、フラッシュメモリ装置に著しい設計的制限を 与える。 更に、フローティングゲートを充電及び放電する動作は、特にＦ−Ｎトンネル 機構を用いる場合に比較的低速な処理で、速度が要求される用途でフラッシュメ モリ装置の適用範囲を制限することがある。 フラッシュメモリ装置の動作を低速にする他の処理はプログラムベリファイで ある。プログラムシーケンスを適用した後、プログラミングはベリファイされな ければ完全なものではなく、ベリファイでエラーが検出された場合、プログラミ ングは再び行われる。プログラムの再実行は一般にワード単位又はバイト単位で 行われる。従って、１エラービットを有するバイト内に正常にプログラムされた 複数ビットはそのプログラムサイクルを繰り返し受ける。これによりオーバープ ログラミング及びセルの不具合が生じることがある。この問題に対する１つの方 法が、米国特許出願Ｎｏ．５，１６３，０２１（発明者：Mehrotra，et al.コラ ム１９、１０行以降、図１４〜１７）に示されている。 従って、速度を向上し従来のオーバープログラミングエラーを克服するフラッ シュＥＥＰＲＯＭセル構成及びそのプログラミング方法の提供が望まれている。 発明の概要 本発明は新たなフラッシュＥＥＰＲＯＭセル及びアレイの設計、及びこのセル 及びアレイを高速にプログラムする方法を提供する。このフラッシュＥＥＰＲＯ Ｍアレイの設計は”ページモード”プログラミングに基づいており、このプログ ラミングは、例えば１０２４個のフラッシュＥＥＰＲＯＭセルを並列に含むペー ジにより構成されるデータの行を書き込むことにより行われる。従って本発明の 特徴によれば、フラッシュＥＥＰＲＯＭトランジスタアレイが提供される。この メモリアレイはデータを格納するための複数のフラッシュＥＥＰＲＯＭセルを有 する。供給回路は複数のフラッシュＥＥＰＲＯＭセルに電圧を供給し、メモリア レイ内の複数のフラッシュＥＥＰＲＯＭセルをリード及びプログラムする。ペー ジバッファは、対応するビットラインに接続された複数のビットラッチを含み、 メモリアレイ内の１つのワードラインに沿ったフラッシュＥＥＰＲＯＭセルの行 にページデータの格納部を提供する。コントロールロジックは、ビットラッチ内 のメモリデータ及びアドレス信号に応じて前記供給回路を制御し、前記行内の複 数のフラッシユＥＥＰＲＯＭセルにデータをプログラムする。データベリファイ 回路はこの行内の各セルにプログラムされたメモリデータを自動的にベリファイ し、ベリファイに合格したセルに対応するビットラッチをリセットする。全ビッ トラッチがリセット状態となりセルの行がベリファイを合格したとき、ページベ リファイド(verified)信号が発生し、他の場合プログラム動作は繰り返される。 本発明の他の特徴によれば、メモリアレイは少なくともＭ行及びＮ列のフラッ シュＥＥＰＲＯＭセルを含む。フラッシュＥＥＰＲＯＭセルの全行がプログラム シーケンスでプログラムされるように、ビットラッチは格納用メモリデータをフ ラッシュＥＥＰＲＯＭセルの行に提供する。フラッシュＥＥＰＲＯＭセルの全行 がプログラムされた後、プログラムされたフラッシュＥＥＰＲＯＭセル内のデー タはベリファイされる。このデータベリファイ回路は、ベリファイロジックを含 み、このロジックはフラッシュＥＥＰＲＯＭセルからメモリデータを読み出し、 対応するビットラッチをリセットし、フラッシュＥＥＰＲＯＭセルからのメモリ データがビットラッチによりプログラムされた状態を示すとき、セルデータベリ ファイ信号を提供する。従ってベリファイロジックはフラッシュＥＥＰＲＯＭセ ル内のメモリデータの自動プログラムベリファイを提供する。フラッシュＥＥＰ ＲＯＭセルの行内の各フラッシュＥＥＰＲＯＭセルからのメモリデータは、対応 するビットラッチのメモリデータと比較され、自動的にベリファイされる。 本発明の更に他の特徴によれば、前記データベリファイ回路は出力ロジックを 含み、このロジックは、全てのセルデータベリファイ信号がベリファイされたフ ラッシユＥＥＰＲＯＭセルに対して受信されたとき、ページベリファイ信号を提 供する。この出力ロジックがページベリファイ信号を提供しないとき、丙試行ロ ジックが、プログラムベリファイで不合格となったフラッシュＥＥＰＲＯＭセル を再度プログラムする。この再試行ロジックは再プログラム試行回数を計数し、 再プログラム試行回数限度を設定するロジックを含む。 更に本発明の他の特徴によれば、前記プログラム回路はロジックを含み、この ロジックはフラッシュＥＥＰＲＯＭセルからプログラムされた入力データをリー ドし、そのプログラムされた入力データとビットラッチのデータとを比較し、フ ラッシュＥＥＰＲＯＭセル全てがプログラムベリファイに合格したとき、プログ ラムベリファイド信号を提供する。このロジックはプログラムされたフラッシュ ＥＥＰＲＯＭセルが全てプログラムベリファイに合格したとき、自動的にプログ ラムベリファイド信号を提供する。 更に本発明の他の特徴によれば、Ｍ行Ｎ列のフラッシュＥＥＰＲＯＭメモリセ ルを有するメモリアレイ内にデータを格納する方法が提供され、この方法は、ペ ージバッファに入力データの行をロードし、その入力データをメモリの行にプロ グラムするためにメモリセルの行を選択し、メモリセルの行を前記ページバッフ ァからの入力データによりプログラムし、そのメモリセルの行を読み出し、メモ リセルの行に対する入力データのプログラミングをベリファイし、メモリセルの 行内の入力データがベリファイされたとき、プログラムベリファイフラグを設定 する。メモリアレイは更に、ベリファイで不合格となったセルのみを再プログラ ムするステップを含む。 本発明の他の特徴及び効果は図面、詳細な説明、及び請求の範囲から理解でき るものである。 図面の簡単な説明 図１は本発明によるフラッシュＥＥＰＲＯＭ集積回路モジュールの概略構成図 。 図２は本発明の一実施例によるドレイン・ソース・ドレイン構成バーチャルグ ランドフラッシュＥＥＰＲＯＭアレイの概略構成図。 図３は本発明の他の一実施例を示し、１つのメタルビットラインを共用する２ 列のフラッシュＥＥＰＲＯＭセルである。 図４は本発明によるページプログラム及び自動ベリファイ機能を有するフラッ シュＥＥＰＲＯＭアレイの概略ブロック図。 図５は本発明によるプログラムベリファイ回路の概略図。 図６はフラッシュＥＥＰＲＯＭアレイの２メモリセル分のページプログラム及 び自動ベリファイ回路の概略図。 図７はフラッシュＥＥＰＲＯＭアレイ内のメモリセル用のページプログラム及 び自動ベリファイ回路の概略図。 図８は図６及び７の自動ベリファイ回路における制御信号のタイミング図。 図９Ａ及び９Ｂは本発明によるページプログラム及び自動ベリファイ動作を示 すフローチャート。 実施例の詳細な説明 本発明の好適実施例を図面を参照して詳細に説明する。図１は本発明によるフ ラッシュＥＥＰＲＯＭ集積回路モジュールの概要を示す。図１の集積回路モジュ ールは一般的なフラッシュＥＥＰＲＯＭメモリアレイ１００を含む。 メモリアレイ１００にはメモリアレイ内の水平デコード用のワードライン及び ブロック選択デコーダ１０４が接続されている。又、メモリアレイ１００にはア レイ内の垂直デコード用の列レコーダ及びバーチャルグランド回路１０５が接続 されている。 列デコーダ及びバーチャルグランド回路１０５には構造１０３内のプログラム データ入力及びセンスアンプ１０７が接続されており、これはメモリアレイに接 続されるデータ入出力回路を提供する。 一般にフラッシュＥＥＰＲＯＭ集積回路は、リードオンリーモード、プログラ ムモード、及び消去モードで動作する。従って、モード制御回路１０６がチップ 上のアレイ１００及び他のブロック（１０８、１０９、１０５）に接続されてい る。 最後に、本発明の一実施例によれば、プログラム及び消去モード期間中、メモ リセルのゲートまたはソース及びドレインの何れかに負の電位が供給される。従 って、負電圧発生器１０８及び正電圧発生器１０９がアレイに様々な参照電圧を 供給するのに用いられる。一般に負電圧発生器１０８及び正電圧発生器１０９は 電源電圧ＶCC又はＶCC及び高プログラム電位ＶPPにより駆動される。 図２は大規模集積回路内の２つのセグメントに関する設計の一例を示す。これ らの部分は点線５０に沿って一般に分割され、点線５０上部のセグメント５１Ａ 及び点線５０下部のセグメント５２Ｂを含む。セグメント５１Ａ内の列の第１対 ５２は、与えられたグローバルビットライン対（例えばビットライン７０、７１ ）に沿って、セグメント５１Ｂ内の列の第２対５３と鏡像(mirror imagc)となる ように配置される。メモリセグメントはバーチャルグランド導体５４Ａ、５４Ｂ （埋め込み拡散）及び金属拡散接点５５、５６、５７、５８を共用するように構 成される。バーチャルグランド導体５４Ａ、５４Ｂはアレイを水平に横切り、金 属拡散接点６０Ａ、６０Ｂを介して垂直バーチャルグランド金属線５９まで延長 されている。隣接するセグメントが金属バーチャルグランド線５９を共用するよ うに、セグメントは金属バーチャル線５９の反対側で反復されている。従って図 ２のセグメント配置では、グローバルビットラインの２つのトランジスタセルの 各列毎に２つの金属接触ピッチ(pitches)、及び金属バーチャルグランドライン ５９について各セグメント毎に１つの金属接点ピッチが必要となる。 与えられたビットライン対に沿った各列対（例えば５２、５３）はＥＥＰＲＯ Ｍセルのセットを具備する。従って７５−１、７５−２、７５−Ｎは、列の対７ ７の第１列における第１セットのフラッシュＥＥＰＲＯＭセルを構成する。セル ７６−１、７６−２、７６−Ｎは列の対７７の第２列における第２セットのフラ ッシュＥＥＰＲＯＭセルを構成する。 セルの第１セット及びセルの第２セットは共通埋め込み拡散ソースライン７８ を共用する。セル７５−１、７５−２、７５−Ｎは埋め込み拡散ドレインライン ７９結合されている。セル７６−１、７６−２、７６−Ｎは埋め込み拡散ドレイ ンライン８０に接続されている。上部選択トランジスタ８１及び上部選択トラン ジスタ８２を具備するセレクタ回路は、ドレイン拡散ライン７９、８０を金属グ ローバルビットライン８３、８４に各々結合している。従ってトランジスタ８１ はドレイン拡散ライン７９に結合されたソースと金属接点５７に結合されたドレ インを有する。トランジスタ８２はドレイン拡散ライン８０に結合されたソース と金属接点５８に結合されたドレインを有する。トランジスタ８１及び８２のゲ ートは信号ＴＢＳＥＬAにより制御され、フラッシュＥＥＰＲＯＭセルの各列を グローバルビットライン８３及び８４に接続する。 ソース拡散ライン７８は選択トランジスタ８５のドレインに接続されている。 選択トランジスタ８５のソースはバーチャルグランド拡散ライン５４Ａに接続さ れている。トランジスタ８５Ａのゲートは信号ＢＢＳＥＬAにより制御されてい る。 更に、図２に示すように複数のセグメントのセクタは、上部及び下部ブロック 選択信号ＴＢＳＥＬA、ＴＢＳＥＬB、ＢＢＳＥＬA、及びＢＢＳＥＬBにより提供 される追加デコーディングにより、ワードライン信号を共用することができる。 一実施例において、８つのセグメントがワードラインドライバを共用することに より、８セグメント深度(deep)のセクタを提供する。 図から判るように本発明による構成は、セクタ分けされたフラッシュＥＥＰＲ ＯＭアレイを提供する。これは効果的な構成である。なぜなら、リード、プログ ラム又は消去サイクル中に、選択されていないセグメント内のトランジスタのソ ース及びドレインは、ビットライン及びバーチャルグランドライン上の電流及び 電圧から分離できるからである。従ってリード動作中にセンス動作(sensing)改 善される。なぜなら、選択されていないセグメントからの漏れ電流はビットライ ン上の電流に影響を及ぼさないからである。プログラム及び消去動作中、バーチ ャルグランドラインとビットラインの電圧は非選択セグメントから分離される。 これにより、与えられたセクタ内のセグメントがワードラインドライバを共用す るときに、セグメント毎又は好適にセクタ毎のセクタ分けされた消去動作が可能 となる。 下部ブロック選択トランジスタ（例えばトランジスタ６５Ａ、６５Ｂ）は、後 述の図３に示す所定構成のように不要となることが望ましい。又、これらのブロ ック選択トランジスタは、下部ブロック選択信号を隣接するセグメントと共用す ることができる。又は、下部ブロック選択トランジスタ（例えば６５Ａ、６５Ｂ ）は、バーチャルグランド端子６０Ａ、６０Ｂに隣接する単一の分離トランジス タにより置き換えることもできる。 図３は本発明によるフラッシュＥＥＰＲＯＭアレイの他の構成を示し、フラッ シュＥＥＰＲＯＭセルの２つの列は単一金属ビットラインを共用している。図３ はアレイ列の４対を示し、列の各対はフラッシュＥＥＰＲＯＭセルをドレイン・ ソース・ドレイン構成で含んでいる。 従って、第１列対１２０は第１ドレイン拡散ライン１２１、ソース拡散ライン １２２、及び第２ドレイン拡散ライン１２３を含む。ワードラインＷＬ０〜ＷＬ ６３は各々、列対の第１列の中のセルのフローティングゲート及び列対の第２列 の中のセルのフローティングゲートを覆っている。図に示すように、第１列対は 、セル１２４、セル１２５、セル１２６、及びセル１２７を含む１つの列を含む 。ワードラインＷＬ２〜ＷＬ６１に接続されたセルは示されていない。列対１２ ０の第２列は、セル１２８、セル１２９、セル１３０、及びセル１３１を含む。 アレイの同一列に沿って、第２列対１３５が示されている。これは鏡像に配置さ れていることを除き、列対１２０と同一構成である。 このように、セル１２５のような第１列対内のトランジスタは、ドレイン拡散 ライン１２１内のドレイン及びソース拡散ライン１２２内のソースを含む。フロ ーティングゲートは、第１ドレイン拡散ライン１２１とソース拡散ライン１２２ の間のチャンネル領域を覆っている。ワードラインＷＬ１はセル１２５のフロー ティングゲートを覆い、フラッシュＥＥＰＲＯＭセルを形成している。 列対１２０及び列対１３５はアレイバーチャルグランド拡散１３６（ＡＲＶＳ Ｓ）を共用している。従って、列対１２０のソース拡散ライン１２２はグランド 拡散１３６に接続されている。同様に、列対１３５のソース拡散ライン１３７は グランド拡散１３６に接続されている。 前述したように、セル列の各対１２０は単一金属ラインを共用している。従っ て、ブロック右選択トランジスタ１３８及びブロック左選択トランジスタ１３９ が含まれている。トランジスタ１３９はドレイン拡散ライン１２１内のドレイン 、金属接点１４０に接続されたソース、及びライン１４１上の制御信号ＢＬＴＲ １に接続されたゲートを含んでいる。同様に右選択トランジスタ１３８は、ドレ イン拡散ライン１２３内のソース、金属接点１４０に接続されたドレイン、及び ライン１４２上の制御信号ＢＬＴＲ０に接続されたゲートを含んでいる。従って 、トランジスタ１３８及び１３９を含む選択回路は、第１ドレイン拡散ライン１ ２１と第２ドレイン拡散ライン１２３の、金属接点１４０を介した金属ライン１ ４ ３（ＭＴＢＬ０）に対する選択的接続を提供する。同様に、列対１３５は右選択 トランジスタ１４４及び右選択トランジスタ１４５を含み、これらトランジスタ は金属接点１４６に同様に接続されている。接点１４６は接点１４０のように同 一金属ライン１４３に接続され、接点１４０は列対１２０に接続されている。こ の金属ラインは２列以上のセルにより、追加の選択回路を用いて共用することが 出来る。 図２及び３の構成は、２列のセルを形成するドレイン・ソース・ドレインユニ ットに基づいており、これらのセルは隣接する列のドレイン・ソース・ドレイン ユニットから分離され、隣接する列のセルからの漏れ電流を防止している。この 構成は、センス回路の漏れ電流に対する適当な許容により、又は非選択セルから の漏れ電流に対する他の制御により、３列以上のユニットに拡張できる 従って 、例えば与えられた分離領域内に第４及び第５拡散ラインを追加し、４列のセル を提供するドレイン・ソース・ドレイン・ソース・ドレイン構造を構成できる。 列対は水平及び垂直に配置され、Ｍワードライン及び２Ｎ列を具備するフラッ シュＥＥＰＲＯＭのアレイを提供する。このアレイはＮ本の金属ビットラインの みを必要とし、各ラインは前述したように選択回路を介してフラッシュＥＥＰＲ ＯＭの列対に接続される。 図では２つの金属ビットライン１４３及び１５２（ＭＴＢＬ０、ＭＴＢＬ１） に接続された４つの列対１２０、１３５、１５０、及び１５１のみが示されてい るが、アレイは必要に応じて水平及び垂直に繰り返し、大規模フラッシュＥＥＰ ＲＯＭメモリアレイを構成できる。従って、１つのワードラインを共用する列対 １２０及び１５０は水平に繰り返され、アレイの１セグメントを提供する。セグ メントは垂直に繰り返される。共用ワードドライバに接続される複数ワードライ ンを各々有するセグメントグループ（例えば８セグメント）は、アレイのセクタ と考えることができる。 バーチャルグランド構成と、配置に要求される減少した金属ピッチ、及び異な るセグメント内の複数行の中にワードラインドライバを共用できる能力により、 アレイの配置はコンパクトである。従ってワードラインＷＬ６３’はワードライ ンドライバをワードラインＷＬ６３と共用することができる。好適システムにお いて、８つのワードラインが単一のワードラインドライバを共用できる。従って 、１つのワードラインドライバ回路のピッチのみが８行のセルセットに各々必要 となる。左及び右選択トランジスタ（セグメント１２０用の１３９、１３８）に よって提供される追加デコードにより、共用ワードライン構成を達成できる。共 用ワードライン構成は、セクター消去動作中、８行のセル全てが同一ワードライ ン電圧を受信し、消去されるべきではないセル内にワードライン干渉を発生する という欠点を有している。与えられたアレイに関してこれが問題となる場合、全 てのセクタ消去動作が、共用されたワードラインドライバに接続されたセルの全 行を含むセグメントに関してデコードされることを保証することにより、この干 渉の問題は解決できる。単一ドライバを共用する８ワードラインについて、８セ グメントの最小セクタ消去が望ましい。 図４は本発明の特徴を説明するためのフラッシュＥＥＰＲＯＭアレイの概略ブ ロック図である。従って図４に示すフラッシュＥＥＰＲＯＭメモリモジュールは 、セクタ１７０−１、１７０−２、１７０−３、１７０−Ｎを含むメインフラッ シュＥＥＰＲＯＭアレイを含み、各セクタは８セグメント（例えばＳＥＧ０〜Ｓ ＥＧ７）を含む。共用ワードラインドライバ１７１−１、１７１−２、１７１− ３、１７１−Ｎの複数セットは、各セクタ内の８セグメントの共用ワードライン を駆動するのに用いられる。共用ワードラインドライバ１７１−１について示さ れているように、セクタ１７０−１について６４個の共用ドライバがある。６４ 個のドライバのそれぞれがライン１７２上に出力を供給する。これら各出力は６ ４ラインの８セットに分割された区分により示されるように、セクタ１７０−１ の各セグメント内の８本のワードラインを駆動するのに用いられる。 アレイには複数のブロック選択ドライバ１７３−１、１７３−２、１７３−３ 、１７３−Ｎも接続されている。各ブロック選択ドライバは、各セグメント用の 左及び右ブロック選択信号を駆動する。図３に示すようにセグメントは構成され 、６４ワードラインの各セットに対して供給されるＢＬＴＲ１及びＢＬＴＲ０ブ ロック選択信号対がある。 更に、フラッシュＥＥＰＲＯＭアレイ内にはＮ本のグローバルビットラインが ある。データ入力回路及びセンスアンプ１９１について、アレイ内のフラッシュ ＥＥＰＲＯＭセルの２Ｎ列に対してアクセスできるようにＮビットラインが用い られる。列選択デコーダ１７５はページプログラムビットラッチ１９０に接続さ れ、これらラッチは各Ｎビットラインについて少なくとも１ビットラッチを含む 。又、列選択デコーダ１７５はデータ入力回路及びセンスアンプ１９１に接続さ れている。データバスライン１９２は１６ビット幅で、入力データをデータ入力 回路及びセンスアップ１９１に提供する。データバスライン１９２は又、１６ビ ットの出力データを供給する。これらの回路はフラッシュＥＥＰＲＯＭアレイに 使用するデータ入出力回路を提供する。 Ｎビットライン１７４は列選択デコーダ１７５に接続される。好適システムに おいて、全１０２４ビットラインについてＮ＝１０２４である。ブロック選択ド ライバ１７３−１〜１７３−Ｎは、ブロックデコーダ１７６に接続されている。 共用ワードラインドライバ１７１−１〜１７１−Ｎは行デコーダ１７７に接続さ れている。列選択デコーダ１７５、ブロックデコーダ１７６、及び行デコーダ１ ７７はライン１７８内のアドレス上のアドレス信号を受信する。 列選択デコーダ１７５にはページプログラムビットラッチ／ベリファイブロッ ク１９０が接続されている。ページプログラムビットラッチ／ベリファイブロッ ク１９０はＮ個のラッチを含み、Ｎビットラインの各々に１つのラッチが用いら れる。従って、１ページデータはＮビット幅と考えられ、セルの各行は２ページ 、即ちページ０及びページ１の幅である。与えられた行内のページは前述のよう に左及び右のデコーディングを用いて選択される。ページプログラムビットラッ チ／ベリファイブロック１９０は、アレイ内の選択された行のセルに対してプロ グラムされたデータのＮビット幅ページ及びＮビットラッチ内に格納されたデー タのベリファイ用回路を含む。 選択可能電圧源１７９は図中に概念的に示されるように、ワードラインドライ バ１７１−１〜１７１−Ｎ及びビットラインを介してフラッシュＥＥＰＲＯＭア レイのリード、プログラム、及び消去モード用の参照電位を供給するのに用いら れる。 アレイ内のバーチャルグランドラインはバーチャルグランドドライバ１８１に 接続され、アレイ内のバーチャルグランド端子に様々なモードでの電位を提供す る。又、ｐ−ウェル及びｎ−ウェル参照電圧源１９９はアレイの各ウェルに接続 されている。 従って、図４から判るように、ワードラインドライバ１７１−１のような６４ 個のワードラインドライバは、アレイ内の５１２（６４×８）行に用いられる。 ブロック選択ドライバ（例えば１７３−１）により提供される追加デコーディン グにより、この共用ワードライン配置を達成できる。 好適実施例におけるセルはセクタ消去動作用に構成され、この消去動作により 消去されたセルの検知直後、そのセルが非導通になり、センスアンプの出力がハ イになるようにフローティングゲートの充電（フローティングゲートへの電子注 入）が行われる。又この構造は検知直後、プログラムされたセルが導通しフロー ティングゲートの放電（フローティングゲートからの電子放出）が行われるペー ジプログラム用に構成される。 プログラミング動作での動作電圧は、低（データ＝０）閾値状態にプログラム されるセルのドレインに対してプラス６ボルト、ゲートに対してマイナス８ボル ト、ソース端子に０ボルト又はフローティングである。基板又はセルのｐ−ウェ ルは接地される。この結果、フローティングゲートを放電するためのFowler-Nor dheim tunneling 機構が達成される。 消去動作はドレインにプラス８ボルト、ゲートにプラス１２ボルト、及びソー スにマイナス８ボルトを供給することにより行われる。ｐ−ウェルはマイナス８ ボルトにバイアスされる。この結果、フローティングゲートを充電するためのFo wler-Nordheim tunneling 機構が達成される。読み出し電位はドレインで１．２ ボルト、ゲートで５ボルト、及びソースで０ボルトである。 これは、消去されるセルを選択するワードラインデコーディングを使用したセ クタ消去をする能力を設定する。１つのセグメント内の非選択セルに関する消去 干渉状態により、ドレイン上で−８ボルト、ゲート上で０ボルト、ソース上で− ８ボルトが生じる。これは十分にセルの許容範囲内の値で、セルはセル内の電荷 の著しい干渉を生じること無くこれらの電位を耐える。 同様に、プログラム干渉状態は同一セグメント内で同一ビットラインを共用す るセルについて、ドレイン上で６ボルト、ゲート上で０ボルト（又は場合により １ボルト）、及びソース上の０ボルト又はフローティングである。この状態でゲ ートからドレインへの駆動はなく、これはセルを著しく妨害することはない。 同一ワードラインを共用し同一ビットラインを共用しないセル、又はハイ状態 を維持するアドレスされたセルに関して、干渉状態はドレイン上で０ボルト、ゲ ート上で−８ボルト、及びソース上で０ボルト又はフローティングである。又、 この状態は非選択セル内の電荷の著しい劣化を生じない。 図４において、ページプログラムビットラッチ／ベリファイブロック１９０は プログラムベリファイ回路を含み、この回路はベリファイをパスするページバッ ファ内のデータのビット単位リセットを行う。従って、図５に概念的に示される ような構造がフラッシュＥＥＰＲＯＭ内に含まれる。アレイのセンスアンプ４５ ０は、比較回路４５１に接続される。この比較回路の入力はページバッファ／ビ ットラッチ４５２である。従ってセンスアンブからのデータバイトは、対応する ページバッファからのバイトと比較される。バイトに対する合否信号はページバ ッファ４５２上のビットリセットに戻される。従って合格ビットはページバッフ ァ内でリセットされる。ページバッファ内の全ビットがリセットされると、又は プログラム動作の所定試行回数が達成されると、プログラム動作は終了する。実 際には、本発明の１つの特徴によれば比較回路は必要ない。むしろ、センスされ たデータをパスビットラッチのリセットに直接使用できる。 図６は２ビットラインＭＴＢＬ０ １４３及びＭＴＢＬ１ １５２に関する自 動ベリファイ回路及びページプログラム部を概略示す図である。図６の金属ライ ン１４３（ＭＴＢＬ０）は図３の金属ライン１４３（ＭＴＢＬ０）に対応する。 金属ライン１５２（ＭＴＢＬ１）は図３の金属ライン１５２（ＭＴＢＬ１）に対 応する。図６のアレイバーチャルグランド１３６（ＡＲＶＳＳ）は図３のアレイ バーチャルグランド１３６（ＡＲＶＳＳ）に対応する。ライン５０１上の信号Ｐ ＷＩはトランジスタ５０２、５０４、５０６、及び５０８のｐ−ウェルに接続さ れている。アレイ内の各ビットライン対はこれと同一構造を有する。 図６において、トランジスタ５０２のドレイン及びトランジスタ５０４のドレ インは金属ライン１４３（ＭＴＢＬ０）に接続されている。トランジスタ５０６ のドレイン及びトランジスタ５０８のドレインは金属ライン１５２（ＭＴＢＬ１ ） に接続されている。トランジスタ５０４のソース及びトランジスタ５０６のソー スはアレイバーチャルグランド１３６（ＡＲＶＳＳ）に接続されている。ライン ５７０上の信号ＤＭＷＬＸがアクティブのとき、アレイバーチャルプランドライ ン１３６（ＡＲＶＳＳ）はトランジスタ５０４及びトランジスタ５０６を介して 金属ライン１４３（ＭＴＢＬ０）及び金属ライン１５２（ＭＴＢＬ１）に各々接 続される。 データＩ／Ｏライン５７４はトランジスタ５０２のソースに接続されている。 データＩ／Ｏライン５７６はトランジスタ５０８のソースに接続されている。ラ イン５７２上の信号ＢＬＩＳＯＢはゲートトランジスタ５０２及びトランジスタ ５０８のゲートに接続されている。信号ＢＬＩＳＯＢがハイのとき、金属ライン １４３はトランジスタ５０２を介してデータＩ／Ｏライン５７４に接続され、金 属ライン１５２はトランジスタ５０８を介してデータＩ／Ｏライン５７６に接続 される。 データＩ／Ｏライン５７４はトランジスタ５４２のドレインに接続されている 。トランジスタ５４２のソースはグランドに接続され、トランジスタ５４２のゲ ートはライン５８８上の信号ＤＭＷＬに接続されれている。データＩ／Ｏライン ５７４は信号ＤＭＷＬがハイのときプルダウン(Pull down)される。 データＩ／Ｏライン５７４は更に列選択トランジスタ５４４のドレインに接続 される。トランジスタ５４４のソースはノード５５１に接続される。トランジス タ５４４のゲートはライン５９０上の信号Ｙ０に接続される。 バッファ５５０内のデータはパスゲート５２２のソースに接続されている。パ スゲート５５２のドレインはノード５５１に接続されている。パスゲート５５２ はライン５９２上の信号ＤＩＮＬにより制御される。 センスアンプ５５４は又、ノード５５１に接続されている。センスアンプ５５ ４はライン５９４上の信号ＳＡＥＢにより制御される。センスアンプ５５４の出 力はパスゲート５５６のドレインに接続されている。パスゲート５５６のソース はラッチ回路５５７に接続されている。パスゲート５５６はライン５９６上の信 号ＳＡＲＤにより制御される。 ラッチ回路はインバータ５５８及び５６０を含む。インバータ５５８の入力は パスゲート５５６のソースに接続される。インバータ５５８の出力はインバータ ５６０の入力に接続され、インバータ５６０の出力はパスゲート５５６のソース に接続されている。ラッチ回路５５７の出力は又、ＮＯＲゲート５６２の第１入 力に接続されている。ＮＯＲゲート５６２の第２入力はライン５９８上の信号Ｒ ＥＳＬＡＴＢに接続される。ＮＯＲゲート５６２の出力はトランジスタ５６４の ゲートに接続されている。トランジスタ５６４のドレインはノード５５１に接続 され、そのソースは接地されている。 トランジスタ５０８を介してビットライン１５２に接続されるデータＩ／Ｏラ イン５７６は同様に接続されている。従ってライン５７６はトランジスタ５４８ のドレインに接続されている。トランジスタ５４８のソースは接地され、そのゲ ートはライン５８８上の信号ＤＭＷＬに接続される。トランジスタ５４６のドレ インは又、データＩ／Ｏライン５７６に接続されている。信号Ｙ０はトランジス タ５４６のゲートに接続される。トランジスタ５４６のソースはノードＤＡＴＡ １ ５９１に接続され、この５９１は他の側のノード５５１に対応する。簡単の ため、ＤＩＮバッファ５５０の対応するセット、センスアンプ５５４、ラッチ回 路５５７及びノードＤＡＴＡ１ ５９１に接続される関係する回路は示していな い。動作に関して、ＤＩＮバッファ５５０、パスゲート５５２、センスアンプ５ ５４、パスゲート５５６、ラッチ回路５５７、ＮＯＲゲート５６２及びトランジ スタ５６４に類似する回路は同様に構成され、ノードＤＡＴＡ１ ５９１に接続 される。 各データＩ／Ｏライン５７４、５７６は、それに接続されるビットラッチ／ベ リファイロジック回路を有し、このロジック回路はデータＩ／Ｏライン５７４に ついてＮＡＮＤゲート５２４及びインバータ５２６、及びデータラインＩ／Ｏ５ ７６についてＮＡＮＤゲート５３４及びインバータ５３６を一般に具備している 。データＩ／Ｏライン５７４について、パスゲート５２２のドレインはデータＩ ／Ｏライン５７４に接続され、パスゲート５２２のソースはＮＡＮＤゲート５２ ４の第１入力に接続される。ＮＡＮＤゲート５２４の第２入力はライン５８２上 の信号ＢＬＡＴＥＮに接続される。ＮＡＮＤゲート５２４の出力はインバータ５ ２６の入力に接続される。ＮＡＮＤゲート５２４及びインバータ５２６の入力 パワーはライン５８０上の信号ＬＡＴＣＨＰＷＲに接続される。ライン５７８上 の信号ＬＡＴＣＨＢはパスゲート５２２のゲートに接続される。インバータ５２ ６の出力はＮＡＮＤゲート５２４の第１入力、トランジスタ５１０のゲート、及 びトランジスタ５３０のゲートに接続されている。トランジスタ５１０のドレイ ンはライン５７７上の信号ＡＢＬＲＥＳ１に接続される。トランジスタ５１０の ソースは接地されている。トランジスタ５３０のドレインはライン５８６上の信 号ＤＬＰＷＲに接続される。トランジスタ５３０のソースはトランジスタ５２８ のドレインに接続されている。トランジスタ５２８のゲートはライン５８４上の 信号ＤＬＣＴＬに接続され、トランジスタ５２８のソースはデータＩ／Ｏライン ５７４に接続されている。 ラッチ回路５２４及び５２６内でラッチされたデータ＝１状態は、ライン５７ ７上の信号ＡＢＬＲＥＳをプルダウンする。この論理１レベルはトランジスタ５ １０をイネーブル(enable)とし、これによりライン５７７上に論理０レベルが生 じる。トランジスタ５１０がイネーブルとなると、ライン５７７は接地され、こ れにより信号ＡＢＬＲＥＳは論理０レベルになる。トランジスタ５１４及び５１ ６はインバータを具備し、このインバータはトランジスタ５１０及び５１２と共 にＮＯＲロジック機能を提供する。トランジスタ５１４はｐ−チャンネルトラン ジスタで、そのソースはＶCCに接続され、ドレインはｎ−チャンネルトランジス タ５１６のドレインに接続されている。ライン５７７はトランジスタ５１４及び ５１６のドレインに接続されている。ｎ−チャンネルトランジスタ５１６のソー スは接地され、トランジスタ５１４及び５１６のゲートライン５９９上の信号Ｐ ＧＰＶＢに接続される。インバータ５１８及び５２０は直列に接続されている。 ライン５７７はインバータ５１８に入力を提供する。インバータ５１８の出力は インバータ５２０の入力を与え、インバータ５２０の出力はライン５７９上の信 号ＡＢＬＲＥＳを提供する。従って、ラッチ回路５２４及び５２６がロジック１ レベルを格納しているときは常に、信号ＡＢＬＲＥＳは論理０レベルである。ト ランジスタ５１４はライン５７７のプルアップを提供し、これはトランジスタ５ １０またはトランジスタ５１２をイネーブルにすることにより論理０レベルに駆 動することができる。 トランジスタ５１６の目的は、ライン５９９上のデフォルト状態のＰＧＦＶＢ が”ハイ”の期間中、トランジスタ５１０、５１２…の全ゲートをローにするこ とである。トランジスタ５１６がない場合、ライン５７７上のＡＢＬＲＥＳ１が フローティングとなる。この場合トランジスタ５１６はライン５７７がプルダウ ンされるように追加されている。アクティブモード中（ページプログラムモード 中のプログラムベリファイ期間）、ライン５９９上のＰＧＰＶＢはアクティブ” ロー”で、トランジスタ５１６はオフ、トランジスタ５１４はライン５７７のプ ルアップを提供する。 信号ＬＡＴＣＨＢ、ＬＡＴＣＨＰＷＲ、ＢＬＡＴＥＮ及びＤＬＣＴＬにより制 御される回路のミラー構成は、データＩ／Ｏライン５７６に接続されている。パ スゲート５３２のゲートはライン５７８上の信号ＬＡＴＣＨＢに接続されている 。パスゲート５３２のソースはＮＡＮＤゲート５３４の第１入力に接続される。 ＮＡＮＤゲート５３４の第２入力はライン５８２上のＢＬＡＴＥＮに接続される 。ＮＡＮＤゲート５３４の出力はインバータ５３６の入力に接続される。ライン ５８０上の信号ＬＡＴＣＨＰＷＲはＮＡＮＤゲート５３４及びインバータ５３６ に入力パワーを提供する。インバータ５３６の出力はＮＡＮＤゲート５３４の第 １入力、トランジスタ５１２のゲート、及びトランジスタ５３８のゲートに接続 されている。トランジスタ５３８のソースはトランジスタ５４０のドレインに接 続される。トランジスタ５４０のゲートはライン５８４上の信号ＤＬＣＴＬに接 続され、トランジスタ５４０のソースはデータＩ／Ｏライン５７６に接続されて いる。トランジスタ５２１のソースは接地され、トランジスタ５２１のドレイン はライン５７７に接続されている。 図７は図６の金属ライン１４３（ＭＴＢＬ０）に対応するラインのようなメモ リアレイ内のビットライン６０２のための単一ビットラッチの回路図である。図 ６のように、トランジスタ５０２のドレインはライン６０２に接続されている。 トランジスタ５０２のソースはデータＩ／Ｏライン５７４上の信号ＢＬＩＳＯＢ に接続されてる。トランジスタ５０２のゲートはライン５７２上の信号ＢＬＩＳ ＯＢに接続されている。トランジスタ５０２の幅は２０ミクロンで、長さは１． ２ミクロンである。トランジスタ５２２のドレインはデータＩ／Ｏライン５７４ に接続され、トランジスタ５２２のソースはＮＡＮＤゲート５２４の第１入力に 接続されている。ライン５７８上の信号ＬＡＴＣＨＢはトランジスタ５２２のゲ ートに接続される。トランジスタ５２２の幅は６ミクロンで、長さは１．２ミク ロンである。 トランジスタ６２０、６２１、６２２、及び６２３はＮＡＮＤゲート５２４を 具備する。トランジスタ６２４及び６２５はインバータ５２６を具備する。ライ ン５７８上の信号ＬＡＴＣＨＰＷＲはＮＡＮＤゲート５２４及びインバータ５２ ６に電力を提供する。例えば、ｐ−チャンネルトランジスタ６２０のソース、ｐ −チャンネルトランジスタ６２１のソース、及びｐ−チャンネルトランジスタ（ ６２４のソースもライン５７８上のＬＡＴＣＨＰＷＲに接続される。トランジス タ６２０のゲートはノード６３０に接続され、ＮＡＮＤゲート５２４の第１入力 を提供する。トランジスタ６２２のゲートは更にノード６３０に接続される。ト ランジスタ６２２のドレイン及びトランジスタ６２１のドレインはトランジスタ ６２０のドレインに接続される。トランジスタ６２１のゲート及びトランジスタ ６２３のゲートはライン５８２上の信号ＢＬＡＴＥＮに接続される。ライン５８ ２上の信号ＢＬＡＴＥＮはＮＡＮＤゲート５２４に第２入力を与える。トランジ スタ６２３のドレインはトランジスタ６２２のソースに接続され、トランジスタ ６２３のソースは接地されている。 トランジスタ６２１のドレインはＮＡＮＤゲート５２４の出力を提供し、イン バータ５２６の入力に接続される。トランジスタ６２４のゲート及びトランジス タ６２５のゲートはインバータ５２６への入力を与える。トランジスタ６２４の ソースはライン５７８上のライン５７８上の信号ＬＡＴＣＨＰＷＲに接続され、 インバータ５２６に対する電力が与えられる。トランジスタ６２４及びトランジ スタ６２５のドレインはノード６３０に接続され、インバータ５２６に出力を提 供する。トランジスタ６２５のソースは接地されている。トランジスタ６２４の 基板はライン５７８上の信号ＬＡＴＣＨＰＷＲに接続される。 トランジスタ６２１及び６２４の幅は３ミクロンで、長さは１．４ミクロンで ある。トランジスタ６２０及びトランジスタ６２３の幅は３ミクロンで、長さは １．２ミクロンである。 ラッチ回路５２４及び５２６の出力はトランジスタ５３０のゲート及びトラン ジスタ５２２のソースに接続される。ライン５８６上の信号ＤＬＰＷＲはトラン ジスタ５３０のソースに接続される。トランジスタ５３０のドレインはトランジ スタ５２８のソースに接続される。トランジスタ５２８のゲートはライン５８４ 上の信号ＤＬＣＴＬに接続される。トランジスタ５２８のドレインはデータＩ／ Ｏライン５７４に接続される。トランジスタ５３０及びトランジスタ５２８の幅 は６ミクロンで、長さは１．２ミクロンである。 トランジスタ５１０のドレインはライン５７７上に出力信号ＡＢＬＲＥＳ１を 提供する。トランジスタ５１０のソースは接地され、トランジスタ５１０のゲー トはノード６３０に接続されている。従って、ビットラッチの状態に依存して、 信号ＡＢＬＲＥＳ１はグランドに短絡するか、又はトランズミッタ５１４により プルアップされる。トランジスタ５１０の幅は３ミクロンで、長さは０．８ミク ロンである。 トランジスタ５４４のドレインはデータＩ／Ｏライン５７４に接続され、ソー スはデータライン６５０に接続されている。ライン５９０上の信号ＹＳＥＬはラ イン５９０上のトランジスタ５４４のゲートに接続される。ＤＩＮバッファ５５ ０はデータライン６５０に接続されている。センスアンプ５５４はデータライン ６５０に接続され、トランジスタ５６４のゲートに制御信号を提供する。トラン ジスタ５６４のドレインはデータライン６５０に接続され、トランジスタ５６４ のソースは接地される。従って、センスアンプ５５４の出力に応じて、トランジ スタ５６４はデータライン６５０をグランドに接続する。 動作において、図６及び７に示されるフラッシュＥＥＰＲＯＭのページプログ ラム及び自動ベリファイ回路は、一連の動作段階(stages)においてページプログ ラム及びプログラムベリファイを実行する。動作段階は（１）データローディン グ段、（２）データプログラム段、（３）アレイデータリード段、（４）ビット ラッチ段のリセット、及び（５）再試行段として一般化できる。フラッシュＥＥ ＰＲＯＭアレイのページプログラム及び自動ベリファイの動作は、データＩ／Ｏ ライン５７４を参照して説明される。ページプログラム及び自動ベリファイは、 他のメモリセルに接続されているデータＩ／Ｏライン５７６を用いて同様に実行 される。更に、ページプログラム及び自動ベリファイ回路は、フラッシュＥＥＰ ＲＯＭアレイ内のメモリセルのページをプログラムするのに必要な全てのデータ Ｉ／Ｏラインについて同様な回路を含む。 データローディング段において、ライン５８０上の信号ＬＡＴＣＨＰＷＲ、ラ イン５７８上の信号ＬＡＴＣＨＢ、及びライン５８２上の信号ＢＬＡＴＥＮには 、データラッチ回路５２４及び５２６の動作を活性化するために５ボルトが供給 される。ライン５８０上の信号ＬＡＴＣＨＰＷＲはＮＡＮＤゲート５２４及びイ ンバータ５２６に動作用電圧を供給する。ライン５８２上の信号ＢＬＡＴＥＮに よりラッチ回路５２４及び５２６が入力を受信可能となる。ライン５７８上の信 号ＬＡＴＣＨＢはパスゲート５２２をイネーブルとし、パスゲート５２２はデー タＩ／Ｏライン５７４とＮＡＮＤゲート５２４の第１入力を接続する。ライン５ ７２上の信号ＢＬＩＳＯＢは論理０レベルでトランジスタ５０２をディセーブル (disable)とする。トランジスタ５０２をディセーブルとすることにより、デー タＩ／Ｏライン５７４をメタルライン１４３（ＭＴＢＬ０）から分離する。ライ ン５８４上の信号ＤＬＣＹＬは論理０レベルでパスゲート５２８をディセーブル とする。信号ＤＬＰＷＲは論理１レベルでＶCCの電圧を有し、これは約５ボルト である。ライン５８８上の信号ＤＭＷＬは論理０レベルで、トランジスタ５４２ がデータＩ／Ｏライン５７４をグランドに接続するのを防止する。ライン５９０ 上の信号Ｙ０は論理１レベルでトランジスタ５４４をイネーブルとしトランジス タ５４４を導通する。信号Ｙ０はデコードされた信号で、この信号によりデータ Ｉ／Ｏライン５７４はイネーブルとされ、データローディング段動作期間中、１ ６個のＤＩＮバッファの対応する１つ（例えばバッファ５５０）がアクセス可能 となる。ライン５９２上の信号ＤＩＮＬは論理１レベルでパスゲート５５２をイ ネーブルとする。ＤＩＮバッファ５５０からの入力データはパスゲート５５２を 介してデータＩ／Ｏライン５７４に転送される。 入力データがデータＩ／Ｏライン５７４に転送されると、ＤＩＮバッファ５５ ０からのデータはＮＡＮＤゲート５２４の第１入力に転送される。ＤＩＮバッフ ァ５５０からのデータが論理１レベルの場合、ＮＡＮＤゲート５２４の第１入力 に受信された論理１レベルにより論理０レベルが生じる。ＮＡＮＤゲート５２４ の論理０レベル出力は、インバータ５２６への入力を提供し、インバータ５２６ は論理１出力を提供する。ＮＡＮＤゲート５２４及びインバータ５２６はビット ラッチ回路５２４及び５２６を有し、これはＮＡＮＤゲート５２４に第１入力に 受信したデータをラッチする。インバータ５２６の出力での論理１レベルにより 、パスゲート５３０をイネーブルとし、ライン５８６上の信号ＤＬＰＷＲをパス ゲート５２８に転送する。しかしデータローディング段動作期間中、ライン５８ ４上の信号ＤＬＣＴＬは論理０で、これによりパスゲート５２８は信号ＤＬＰＷ ＲのデータＩ／Ｏライン５７４にを導通を不可能とする。 他の場合、ＤＩＮバッファ５５０からのデータが論理０レベルのとき、ＮＡＮ Ｄゲート５２４の第１入力に受信した論理０レベルにより論理１出力が発生する 。ＮＡＮＤゲート５４の論理１レベルはインバータ５２６への入力を提供し、イ ンバータ５２６は論理０出力を提供し、この出力はラッチ回路５２４及び５２６ に格納される。インバータ５２６の出力での論理０レベルはパスゲート５３０を ディセーブとし、パスゲート５２８を介したライン５８６上の信号ＤＬＰＷＲの データＩ／Ｏライン５７４への転送を禁止する。従って、ＮＡＮＤゲート５２４ 及びインバータ５２６のビットラッチ回路は、ＤＩＮバッファ５５０からの転送 データに対応する入力データの論理１レベル又は論理０レベルを格納する。 １０２４ビットの全ページ用のビットラッチは一度に１６ビットがロードされ る。ＤＩＮバッファ５５０からの入力データが、全ビットラインについてのデー タローディング段の実行の後にビットラッチ回路５２４及び５２６にロードされ ると、ベリファイシーケンスが実行され、データライト段がそれに続く。予備ラ イトベリファイループ（これは後述のシーケンスに従う）は、ユーザがページを 同一データで２回プログラムするようなプログラミングセルの消耗を防止する。 論理１がラッチ回路５２４及び５２６に格納されたときにデータライトが起こる 。論理１レベルデータ＝１状態がＤＩＮバッファ５５０から受信されると、デー タライト段の期間に論理１レベルがフラッシュＥＥＰＲＯＭアレイの１セルにプ ログラムされる。論理０レベル（データ＝０）がＤＩＮバッファ５５０から受信 され、ラッチ回路５２４及び５２６に格納された場合、データライト段はフラッ シュＥＥＰＲＯＭのメモリセルをプログラムしない。 本実施例において、論理１レベル（データ＝１）はＤＩＮバッファ５５０から 転送され、ビットラッチ回路５２４及び５２６に格納される。データライト段の 実行中、ライン５８７上の信号ＬＡＴＣＨＢはディセーブルとなる。ライン５７ ８上の信号ＬＡＴＣＨＢは論理０に設定され、ラッチ回路５２４及び５２６への 入力をディセーブルとする。信号ＬＡＴＣＨＰＷＲは高い電圧に設定され、ラッ チ回路５２４及び５２６に電力を供給する。信号ＬＡＴＣＨＰＷＲは高い電圧に 設定され、ラッチ回路５２４及び５２６に電力を供給する。ライン５２８上の信 号ＢＬＡＴＥＮは高い電圧レベルに設定され、ラッチ回路５２４及び５２６の出 力をイネーブルにする。ライン５７２上の信号ＢＬＩＳＯＢは高い電圧レベルに 設定されトランジスタ５０２をイネーブルにする。トランジスタ５０２はデータ Ｉ／Ｏライン５７４をメタルライン１４３に接続する。ライン５８４上の信号Ｄ ＬＣＵＬは高い電圧レベルに設定されパスゲート５２８をイネーブルとする。ラ イン５８６上の信号ＤＬＰＷＲは高い電圧に設定される。ライン５９０上の信号 Ｙ０は論理０レベルでありトランジスタ５４４をディセーブルとする。信号ＤＩ ＮＬは論理０レベルで、ＤＩＮバッファ５５０からの入力データをデータＩ／Ｏ ライン５７４から切り離す。信号ＳＡＥＢは論理０レベルでセンスアンプ５５４ をディセーブルとする。 制御信号が正常に初期化され、データプログラム段を実行すると、ライン５８ ６上の信号ＤＬＰＷＲはデータＩ／Ｏライン５７４に転送される。信号ＤＬＰＷ Ｒはプログラムパワーを提供し、フラッシュＥＥＰＲＯＭアレイ内のメモリセル をプログラムする。従ってラッチ回路５２４及び５２６がデータ＝１状態でラッ チされると、パスゲート５３０はイネーブルとなり、信号ＤＬＰＷＲをパスゲー ト５２８を介して通過させる。ライン５７２上の信号ＢＬＩＳＯＢはトランジス タ５０２をイネーブルとし、信号ＤＬＰＷＲをメタルライン１４３に接続する。 図３において、ライン１４１又はＢＬＴＲ０上の信号ＢＬＴＲ１をイネーブル とすることで、セルの列をメタルライン１４３に接続し、信号ＤＬＰＷＲからプ ログラム電圧を提供し、８ボルトに変化したワードライン上の特定メモリセル１ ２５又は１２９をプログラムする。例えば、ライン１４１上のＢＬＴＲ１が選択 され、ワードラインＷＬ１が選択された場合、信号ＤＬＰＷＲからのプログラミ ング電圧はメモリセル１２５に方向付けられる。 ラッチ回路５２４及び５２６からのデータがメモリセルにプログラムされた後 、その回路はデータがデータライト段において適切にプログラムされたことを自 動的にベリファイする準備が整う。これはビットラッチをリセットするかを決定 するために、以下のような５ステップシーケンス（Ａ〜Ｅ；図８のタイミング図 参照）を含む。ステップＡ 関係するセンスアンプを介して不揮発性ビットから実データをリード（１６個 のセンスアンプは全て同時に活性化される。即ち１６ビットが同時にリードされ る）。検知結果は図６のラッチ５５７内に格納される。例えば図６において、特 定されたワードラインから、選択されたセルをベリファイするには、ＢＬＩＳＯ Ｂ（５７２）はハイ（ＯＮ）でなければならず、選択されたＹ（５４４、５４６ 及び１４個より多いそれらデバイス）はオン、センスアンプ（ＳＡ）５５４（及 び１５個の他のＳＡ）は活性化され、ＳＡＲＤ（５９６）がハイとなることによ り、検知結果はラッチ（５５７）まで到達し、このリードステップ期間中に５２ ４及び５２６から構成されるビットラッチが妨害されないように、ＬＡＴＣＨＢ （５７８）、ＤＬＣＴIＬ（５８４）は低電圧（ＯＦＦ）である。選択されたセ ルの閾値電圧はＳＡ（５５４）がセンスを行うために十分な時間の後、ＳＡ（５ ５４）によりデータライン５７４を介して検知され、ラッチ５５７に格納される 。プログラミングの後、セルの閾値電圧（ＶＴ）は（ＳＡ５５４がそのセルが低 いＶＴ状態であると知らせることができる程度に）十分低く、インバータの出力 （５６０又は５５８の入力）は低レベルを反映することになり、ＳＡＲＤ（５９ ６）はオフ、そしてＳＡ（５４４）はディセーブルとなる。低レベルがラッチ（ ５５７）に格納され、次の４ステップにどんなリードがその結果起きたかは、新 たなロケーションの再リードが必要となるまで問題ではない。プログラミングの 後、選択されたセルＶＴはまだハイがリードされ、インバータ５６０の出力はハ イレベル、即ち論理１レベルがラッチ５５７にラッチされる。いづれにせよデバ イス５６４はオフであるから、ハイ又はローにラッチされたラッチ５５７がデ バイス（５６４）に影響しないように、ＲＥＳＬＡＴＢ（５９８）はこのステッ プでハイである。ステップＢ データライン（選択又は非選択のライン全てを含む）を放電する。このステッ プの目的はステップ（Ｄ）において説明される。データライン５７４の放電の仕 方は、全てのセンスアンプがディセーブル状態で、ＤＭＷＬ（５８８）をハイに 活性化し、ＬＡＴＣＨＢをローにし、ＤＬＣＴＬをローにし、５６４及び５５２ をオフにする。トランジスタ５８８はデータライン５７４に格納された電荷を放 電する。放電シーケンスが高速に行われるように、ＢＬＩＳＯＢ（５７２）はロ ーレベルで（図８のＢＬＩＳＯはハイ）長いメタルビットライン（ＭＴＢＬ０） をデータライン（５７４）から分離する。ステップＣ データラインを（関係するビットラッチに応じて選択的に）プリチャージする 。このステップの目的はステップＤ）において説明される。このステップ中、Ｄ ＭＷＬはローレベル、ＢＬＩＳＯＢはまだローレベル（図８のＢＬＩＳＯはハイ ）であり、同一ワードラインの選択された１６データライン及び他の非選択デー タラインを高い電圧レベルにプリチャージすべきか否かは、そのビットラッチに 格納されたデータにより決定される。例えば図６において、このステップ中、Ｌ ＡＴＣＨＢ（５７８）はまだオフ、ＤＬＣＴＬ（５８４）はローからハイに切り 替わり、データライン５７４はインバータ５２６の出力（これは５３０のゲート ）がハイレベルにラッチされている場合、ＤＬＰＷＲ（この例ではＶCCレベル電 源）をデバイス５３０及び５２８を介してデータライン（５７４）に接続するこ とによりハイレベルにプリチャージされる。ステップＤ ビットラッチをリセットするか否か。このステップ中、ＬＡＴＣＨＢはローレ ベルからハイレベルに切り替わり、ビットラッチ（これはインバータ５２４及び ５３６により構成される）をリセットするために、ＲＥＳＬＡＴＢ（５９８）は インバータ５６０の出力が（ステップＡから）ロー（にラッチされていれば）で あれば、５６４をオンにすることによりハイからローに切り替わる。選択された セルは既にローＶＴであるから、次のプログラミングの高い電圧パルスシーケン スのために、ビットラッチの内容はリセットされるべきであり、ローＶＴである セルはローＶＴに再びプログラムされるべきではない。ビットラッチが以前のベ リファイループステップ（Ｄ）からリセットされているか、又は第１プログラミ ングシーケンスの前でもリセット状態であったときがある。このような場合、次 のリセットビットラッチステップは前者の場合ではビットラッチに何等影響する ことはなく、後者の場合では選択されたセルが高ＶＴであるか否かはそのビット ラッチに影響しない。なぜなら、セルが高ＶＴの場合、ビットラッチをリセット するものはなく（ステップＡ及びＤから５６４はオフである）、ビットラッチは リセット状態であるからである。セルがローＶＴの場合、ビットラッチを再びリ セットしてもビットラッチの内容に何等変化を与えない。この構成には比較回路 は必要とならない。 ＬＡＴＣＨＢはフラッシュＥＥＰＲＯＭの設計にて全てのビットラッチに対す るグローバル信号であり、５２２、５３２…のゲートでのハイレベルにより、全 てのビットラッチが、関係するデータラインにトーク(talking)することになる 。つまり、インバータ５２６の出力ノードが、関係するデータライン（例えば５ ７４）と電荷を分け合うことになる。インバータ５２６の駆動能力は、適切なデ ータがビットラッチに設定できるように（インバータ５２６に対して勝るように ）弱いデバイスとして設計されている。従って、ＬＡＴＣＨＢ（５２８）がハイ のとき、弱いインバータ（５２６）には、ビットラッチの存在性が曖昧となる問 題が発生する。 ステップ（Ｂ）及び（Ｃ）の目的は、ステップ（Ｄ）に移行する前に、即ちＬ ＡＴＣＨＢ（５７８）がローからハイへ切り替わる前に適切な電圧レベルをデー タラインに与え、この回路が前述したように無くとも正常な動作を保証するよう に設計された場合でも、あらゆる”電荷共有の問題を避けることである。ステッ プ（Ｂ）の期間中、全データラインはローレベルに放電され、ステップ（Ｃ）で は、関係するビットラッチがハイレベルを”格納している”データラインのみが ハイレベルにプリチャージされる。従ってステップ（Ｂ）及び（Ｃ）は、ここで は安全を見込んだ設計による追加ステップである。ステップＥ 全データラインを再び放電する。プログラミングベリファイイングについて次 のワードに移行する前に（つまり、新たなワードを充電しステップ（Ａ）からス テップ（Ｄ）を繰り返す前に）プログラムベリファイ動作は、この時点で首尾良 く完了しており、ロジック制御は残りの電荷を全データラインから取り除き、新 たなワードに切り替わる。例えばこのステップで、ＬＡＴＣＨＢ（５７８）はロ ーレベルで、ＲＥＳＬＡＴＢ（５９８）はハイレベル，ＤＭＷＬ（５９８）はハ イレベル、そしてＢＬＩＳＯＢ（５７２）はハイレベル（図８のＢＬＩＳＯはロ ー）である。 従って、図５のページプログラム及び自動ベリファイ回路は、プログラムされ たメモリセルの自動ベリファイという固有の特徴を提供する。ラッチ回路５２４ 及び５２６はＤＩＮバッファ５５０から受信した入力データを格納する。ラッチ 回路５２４及び５２６に格納されたデータはＡＢＬＲＥＳ１を制御する。このＡ ＢＬＲＥＳ１はプログラムする必要のあるセルが１つまたは複数ある場合に論理 ０レベルに設定される。信号ＡＢＬＲＥＳ１は、そのメモリセルがプログラムベ リファイシーケンス中にベリファイされるまで（このシーケンスはラッチ回路５ ２４及び５２６が論理０レベルにリセットし、信号ＡＢＬＲＥＳ１を正常にプロ グラムされたメモリセルを示す論理１レベルにリセットする）、論理０レベルを 維持する。プログラムベリファイシーケンスは自動である。 ライン５９９上の信号ＰＧＰＶＢは論理０レベルで、自動ベリファイシーケン ス中にライン５７７に電荷を与える。ラッチ回路５２６及び５２４がリセットさ れるとき、トランジスタ５１０はディセーブルにされ、ライン５７７上の電荷は すぐさまグランドに放電される。ライン５７７上の信号ＡＢＬＲＥＳ１は論理１ レベルとなる。この論理１レベルはインバータ５１８に入力を与え、このインバ ータはインバータ５２９に対する入力を提供するための出力を発生し、インバー タ５２０はライン５７９上に信号ＡＢＬＲＥＳの論理１レベル出力を供給する。 ライン５７９上の信号ＡＢＬＲＥＳの論理１レベルは、ページプログラムドベリ ファイ信号を提供し、この信号はメモリセルのページがプログラムベリファイを 合格したことを意味する。 アレイのメモリセルページ内の各メモリセルはトランジスタ５１０を活性化し 、これによりライン５７７上の信号ＡＢＬＲＥＳ１はローレベルとなる。従って 、アレイのメモリセルページ内でのプログラムベリファイを合格しなかったメモ リセルは、何れも出力信号ＡＢＬＲＥＳを論理０レベルにする。ライン５７９上 のＡＢＬＲＥＳの論理０レベルは、そのアレイのメモリセルのページ内の少なく とも１つのメモリセルが、正常にプログラムされずにベリファイされたことを意 味する。従って、正常にベリファイされたなかったメモリセルは何れも、ライン ５７９上の信号ＡＢＬＲＥＳを論理０レベルにする。全メモリセルが正常にプロ グラム及びベリファイされると、ライン５７９上の信号ＡＢＬＲＥＳは論理１レ ベルになる。 動作において、プログラムに失敗したセルは信号ＡＢＬＲＥＳが論理１レベル になるまで、再プログラム及びベリファイされる。再試行回数は、あるページが プログラムベリファイで繰り返し不良の場合に、プログラムシーケンスのルーピ ング(looping)を防ぐために制限されている。 図９Ａ及び９Ｂは図６のフラッシュＥＥＰＲＯＭのプログラムの流れを示すフ ローチャートである。この処理はデータがプログラムされるセクタ（例えばセク タ７０−１）の消去により開始する（ブロック７００）。そのセクタを消去した 後、消去ベリファイ動作が実行される（ブロック７０１）。次に、０か１のペー ジ番号、及びセグメント番号１ないし８がホストプロセッサによる入力アドレス に応じて設定される（ブロック７０２）。 ページ番号及びセグメント番号を設定した後、ページバッファにはそのページ のデータがロードされる（ブロック７０３）。このページバッファには特定プロ グラム動作に応じて例えばＮビットデータ、すなわちバイトデータをロードする 。次に、ユーザが予備消去しないか、あるいは同一データを再プログラムせずに 、どのセルがプログラミングを必要とするかを決定しない場合、ベリファイ動作 が 実行される（ブロック７０４）。ページバッファをロードした後、プログラム電 位がプログラムされるセグメントに供給される（ブロック７０５）。ページプロ グラム動作の後、ページをベリファイするベリファイ動作が実行される。ベリフ ァイ動作において、プログラムされたページは読み出され、各対応する読み取り ビットデータがセンスアンプデータラッチに格納される（ブロック７１５）。 図９Ｂにおいて、ベリファイを合格したページビットはリセットされる（ブロ ック７２２）。次に、アルゴリズムは全ページビットがページバッファ内でオフ になったかを判断する（ブロック７２３）。すべてがオフではない場合、アルゴ リズムは再試行の回数が最大数になったか判断し（ブロック７１０）、そうでな い場合、ループはプロック７０５に戻り、不良ビットが再プログラムされるよう に、そのページを再びプログラムする。合格したビットはプログラムされない。 なぜなら、ページバッファ内の対応するビットはベリファイ動作中、０にリセッ トされているからである。ブロック７１０で再試行回数が最大になった場合、ア ルゴリズムは中断され、動作不良を信号出力する。 ブロック７２３で、全ページビットがオフの場合、アルゴリズムはそのセクタ が終了したか判断、即ちそのセクタの両ページが書き込まれ、両方とも完了した か判断する（ブロック７２５）。これはＣＰＵが決定したパラメータである。そ のセクタが終了していない場合、アルゴリズムはブロック７０２へ戻り、対応す るページ番号の１つまたはセグメント番号を更新する。ブロック７２５でそのセ クタが終了すると、アルゴリズムが終了する（ブロック７３０）。 以上、新たなフラッシュＥＥＰＲＯＭセル及びアレイ構成が説明された。この 構成は独特のセル配置により得られる高集積度アレイを提供する。隣接する２つ の局部ドレインビットラインは１つの共通ソースビットラインを共用する。また 、この配置はアレイ内の各２列のセルについて単一のメタルラインの使用を可能 とする。更にこの配置は共用ワードラインを用いることにより縮小され、、ワー ドラインのピッチはメインアレイのサイズ決定に影響しない。セクタ消去は本発 明の区分けできる構成を用いて容易にできる。また、ページプログラム及び自動 ベリファイ回路は、メモリセルの高効率で正確なプログラムを提供する。従って 、信頼性の高い高性能フラッシュメモリアレイがこれらの技術を使用することに よ り達成できる。 フラッシュＥＥＰＲＯＭアレイのｎチャンネルの実施例が説明された。勿論、 ｐチャンネル装置についても一般的な技術を利用して本発明を実施できる。更に 、この構成はフラッシュＥＥＰＲＯＭセルに関して説明された。この構成の数多 くの特徴は他のメモリ回路アレイにも適用できるものである。 前述の本発明による好適実施例は単に説明を目的として示された。以上の説明 は本発明を開示された形式に精細に限定する意図はない。当業者は他の様々な修 正や変更を施すことができる。本発明は以下に示す請求の範囲により定義される 。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 フン、チュン−シュン 台湾、シンチュ、ユニバーシティー・ロー ド、レーン 81、アレイ ３、ナンバー ５、エフ４ (72)発明者 副島 康太 神奈川県川崎市中原区上小田中 300 ビ ー−206 (72)発明者 高橋 潤 神奈川県川崎市中原区上小田中 300 ビ ー−511 (72)発明者 リオウ、コン−モウ アメリカ合衆国、カリフォルニア州 95131、サン・ホセ、セイジウッド・レー ン 3281 (72)発明者 ワン、レイ−リン アメリカ合衆国、カリフォルニア州 95035、ミルピタス、オロビル・ロード 520

Claims (1)

1. 【特許請求の範囲】 １．複数のフローティングゲートセルを有するメモリアレイと、 前記メモリアレイに接続され、前記複数のフローティングゲートセルに電圧を 供給し、前記メモリアレイ内の複数のフローティングゲートセルをリード及びプ ログラムする供給回路と、 前記メモリアレイに接続され、前記メモリアレイ内の少なくとも１行の一部を 含むセットにデータ格納用バッファを提供する複数のビットラッチと、 前記供給回路及び前記ビットラッチに接続され、前記供給回路を制御し、前記 複数のビットラッチ内のデータを前記フローティングゲートセルのセットにプロ グラムする制御ロジック、及び 前記メモリアレイ及び前記複数のビットラッチに接続され、前記メモリアレイ 内の前記フローティングゲートセルのセットにプログラムされたデータをベリフ ァイする自動データベリファイ回路、 を具備することを特徴とするデータ格納装置。 ２．前記複数のフローティングゲートセルの各行は第１ページ及び第２ページを 含み、前記セットはフローティングゲートセルの１ページを含むことを特徴とす る請求項１記載の装置。 ３．前記メモリアレイは前記複数のフローティングゲートセルに接続された少な くともＭワードライン及びＮビットラインを含み、及び 前記複数のビットラッチは前記Ｎビットライン（Ｎは３２より大きい）の各々 について１ビットラッチを含むことを特徴とする請求項１記載の装置。 ４．前記データベリファイ回路はベリファイロジックを含み、このベリファイロ ジックは前記メモリアレイ内のフローティングゲートセル及びビットラッチに接 続され、前記フローティングゲートセルからメモリデータをリードし、リードし たデータがプログラムされた状態を示すとき対応するビットラッチをリセットす ることを特徴とする請求項１記載の装置。 ５．前記データベリファイ回路は出力ロジックを含み、この出力ロジックはベリ ファイされた各フローティングゲートセルの前記ベリファイロジックに接続され 、全ビットラッチが特定二進値を格納したときにデータベリファイド信号を提供 することを特徴とする請求項４記載の装置。 ６．前記データベリファイロジック及び前記制御ロジックに接続され、前記特定 値を格納していないビットラッチに対応するフローティングゲートセルを再プロ グラムする再試行ロジックを更に具備することを特徴とする請求項５記載の装置 。 ７．前記再試行ロジックは、プログラムの再試行回数を計数し、再試行回数に関 する再プログラム制限値を設定するロジックを含むことを特徴とする請求項６記 載の装置。 ８． 少なくともＭ行及びＮ列のフローティングゲートセルを含むメモリアレイ と、 前記Ｍ行のフローティングゲートセルの１行内の前記フローティングゲートセ ルに１ラインが各々接続されるＭワードラインと、 前記Ｎ列のフローティングゲートセルの少なくとも１列内の前記フローティン グゲートセルに１ラインが各々接続される複数のビットラインと、 前記複数のビットライン中の対応するビットラインに各々接続される複数のビ ットラッチを含み、前記Ｎ列のフローティングゲートセルに入力データを供給す るページバッファと、 前記ページバッファ及び前記Ｍワードラインに接続され、選択されたワードラ インにプログラミング電圧を供給し、前記ページバッファに格納された前記入力 データに応じて、選択されたワードラインによりアクセスされた１行のフローテ ィングゲートセルに入力データをプログラムする書き込み制御回路、及び 前記ページバッファに接続され、フローティングゲートセルが前記ページバッ ファ内の対応するビットラッチ内の前記入力データによりプログラムされたこと をベリファイするプログラムベリファイ回路、 を具備し、このプログラムベリファイ回路は、前記ページバッファ及び前記ビッ トラインに接続され、対応するビットライン上のフローティングゲートセル内に 格納されたデータが第１の二進値に一致するとき、ビットラッチを第２の二進値 にリセットすることを特徴とする半導体基板上に設けられたフローティングゲー トメモリ回路モジュール。 ９．１行Ｎ列のフローティングゲートセルは第１ページ及び第２ページを含み、 前記ページバッファは１ページのフローティングゲートセルに入力データを供 給することを特徴とする請求項８記載の装置。 １０．前記プログラムベリファイ回路は、前記フローティングゲートセルに格納 されたデータ及び前記ページバッファ内のデータに応じて、プログラムされた全 フローティングゲートセルがプログラムベリファイに合格したとき、プログラム ベリファイド信号を提供するロジックを含むことを特徴とする請求項８記載の装 置。 １１．前記プログラムベリファイ回路は、前記ビットラッチが前記第２の二進値 を格納する場合、プログラムベリファイ信号を発生することを特徴とする請求項 ８記載の装置。 １２．前記書き込み制御回路は、フローティングゲートセルの選択された１セッ トに接続されたワードラインにワードラインプログラム電位を供給し、前記第１ の二進値を格納するビットラッチに接続されるビットラインにビットラインプロ グラム電位を供給することを特徴とする請求項１１記載の装置。 １３．Ｍ行及びＮ列のフローティングゲートメモリセルを有する集積回路上のメ モリアレイにデータを格納する方法であって、 前記集積回路上に１行の入力データをロードし、 前記入力データを前記メモリセルの行にプログラムするために１行のメモリセ ルを選択し、 前記１行のメモリセルに前記ページバッファからの入力データをプログラムし 、 前記１行のメモリセルを読出し、前記１行のメモリセルにプログラムされた前 記入力データをベリファイし、 前記１行のメモリセル内でベリファイに合格したメモリセルのページバッファ 内の前記入力データをリセットし、前記ページバッファ内に残っているデータに 応じて、前記プログラムするステップと読出すステップとリセットするステップ を再試行するステップを有することを特徴とする方法。 １４．前記入力データをプログラムするために、前記１行のメモリセル内のＮ列 のサブセットを選択するステップを更に有することを特徴とする請求項１３記載 の方法。 １５．前記入力データをリセットするステップは、前記ページバッファ内に格納 された前記入力データの状態をプログラム状態から非プログラム状態に変更する ステップを含むことを特徴とする請求項１３記載の方法。 １６．前記１行のメモリセルをプログラムするステップは、データプログラム状 態が前記ページバッファに格納されたとき、前記フローティングゲート内に格納 された充電状態を変化させるステップを含むことを特徴とする請求項１３記載の 方法。 １７．前記ページバッファに１行の入力データをロードするステップは、１６ビ ットデータを一度に前記ページバッファにロードするステップを含むことを特徴 とする請求項１３記載の方法。 １８．前記１行のメモリセルに前記入力データをプログラムするステップは、１ ２８、２５６、５１２または１０２４ビットの入力データを前記１行のメモリセ ルにプログラムするステップを含むことを特徴とする請求項１３記載の方法。 １９．少なくともＭ行及びＮ列のフローティングセルを含むメモリアレイと、 前記Ｍ行のフローティングゲートセルの各行内の前記フローティングゲートセ ルに各々接続されるＭワードラインと、 前記Ｎ列のフローティングゲートセルの各列内の前記フローティングゲートセ ルに各々接続されるＮビットラインと、 前記Ｎビットラインの各ラインに各々接続され、Ｎ列のフローティングゲート セルについてプログラム状態及び非プログラム状態を有する入力データを受信す るＮビットラッチと、 前記Ｎビットラッチと、Ｎビットライン及びＭワードラインに接続され、選択 されたワードライン、及びプログラム状態を格納するビットラッチに接続される ビットラインにプログラミング電圧を供給し、前記ビットラッチ内のデータに応 じて、前記Ｎビットラインに接続されるフローティングゲートセルをプログラム するプログラム回路、及び 前記プログラム回路に接続され、Ｎ列のフローティングゲートセルをセンスし 、正常にプログラムされたフローティングゲートセルに対して、前記ビットラッ チを前記プログラム状態から非プログラム状態にリセットするベリファイ回路、 を具備し、前記プログラム回路は前記プログラム状態を維持する対応ビットラッ チに接続されるフローティングゲートセルのプログラムを再試行することを特徴 とするフローティングメモリ装置。 ２０．前記ベリファイ回路は、全ページビットバッファがリセットされたとき、 前記セルベリファイド信号を提供することを特徴とする請求項１９記載のフロー ティングメモリ装置。 ２１．前記ベリファイ回路は、 ベリファイ中にセンスされたフローティングゲートセルからのセルデータを格 納するラッチと、 前記ラッチの対応するセルデータが前記フローティングゲートセルの正常プロ グラミングを意味するプログラム状態を示すとき、前記ビットラッチをリセット するロジックを含むことを特徴とする請求項１９記載のフローティングメモリ装 置。 ２２．複数のフローティングゲートセルを有するメモリアレイと、 前記メモリアレイに接続され、前記複数のフローティングゲートセルに電圧を 供給し、前記メモリアレイ内の複数のフローティングゲートセルをリード及びプ ログラムする供給回路と、 前記メモリアレイに接続され、データ格納用バッファを、前記メモリアレイ内 の１行の少なくとも一部を含むセットに提供する複数のビットラッチと、 前記供給回路及びビットラッチに接続され、前記供給回路を制御し、前記複数 のビットラッチ内のデータを前記フローティングゲートセルのセットにプログラ ムする制御ロジック、及び 前記メモリアレイ及び前記複数のビットラッチに接続され、前記メモリアレイ 内のフローティングゲートセルのセットにプログラムされたデータをベリファイ する自動データベリファイ回路、 を具備し、前記自動データベリファイ回路は前記メモリアレイ内のフローティン グゲートセル及び前記ビットラッチに接続され前記フローティングゲートセルか らメモリデータをリードし、リードデータがプログラム状態を示すとき、対応す るビットラッチをリセットするベリファイロジックを含むことを特徴とするデー タ格納装置。 ２３．前記複数のフローティングゲートセルの各行は第１ページ及び第２ページ を含み、前記セットは１ページのフローティングゲートセルを含むことを特徴と する請求項２２記載のデータ格納装置。 ２４．前記メモリアレイは、前記複数のフローティングゲートセルに接続された 少なくともＭワードライン及びＮビットライン（Ｎは３２より大きい）を含み、 及び 前記複数のビットラッチは前記Ｎビットラインの各ラインについて１ビットラ ッチを含むことを特徴とする請求項２２記載のデータ格納装置。 ２５．前記データベリファイ回路は出力ロジックを含み、この出力ロジックはベ リファイされる各フローティングゲートセルの前記ベリファイロジックに接続さ れ、全ビットラッチが特定二進値を格納しているとき、データベリファイド信号 を提供することを特徴とする請求項２２記載のデータ格納装置。 ２６．前記再試行ロジックは、プログラムの再試行回数を計数し、再試行回数の 上限を設定するロジックを含むことを特徴とする請求項２２記載のデータ格納装 置。