JPH10511813A

JPH10511813A - 非分離形集積回路の基板

Info

Publication number: JPH10511813A
Application number: JP8521066A
Authority: JP
Inventors: ビンガム，デイヴィッド
Original assignee: マキシム・インテグレーテッド・プロダクツ・インコーポレーテッド
Priority date: 1994-12-30
Filing date: 1995-12-19
Publication date: 1998-11-10
Also published as: AU4603696A; US5694075A; WO1996021275A1; EP0800720A4; TW393820B; EP0800720A1

Abstract

(57)【要約】すべての回路接続点（Ｔ_OUT1〜Ｔ_OUTN）における寄生ＰＮダイオードが順バイアスされてるわけではない場合に、基板が特定の接続点（Ｖ_DD）に接続されるように、基板（Ｖ）上の電圧を制御する非分離形集積回路用の基板クランプ回路（１０）。特定の接続点（Ｔ_0UT1〜Ｔ_OUTN）が、強制的に順バイアスの電圧が印加された場合、基板がその本来の接続点（Ｖ）から切り離され、基板自体を、電圧がかかった接続点（Ｔ_0UT1〜Ｔ_OUTN）から順バイアスのダイオード電圧降下分だけ低い電圧に維持する。接続点（Ｔ_0UT1〜Ｔ_0UTN）が順バイアスではない状態に戻ったとき、基板（Ｖ）は本来の電源ノード（Ｖ_DD）に再び接続される。

Description

【発明の詳細な説明】非分離形集積回路の基板発明の背景１．発明の分野本発明は、一般に、モノリシック集積回路の分野に関連し、より詳細には、非分離形集積回路における基板の電圧を局部的または全体的にクランプする装置および方法に関する。２．関連技術モノリシック集積回路の各構成要素は、一般に、固有のＰＮダイオードによって基板から分離されている。構成要素と基板の間に、このＰＮダイオードが逆バイアスされるように電圧が印加された場合、構成要素は分離されていると見なされる。一方、印加電圧が、このＰＮダイオードを実質上順バイアスするようなものである場合は、分離は行われない。そのような分離がないと、演算増幅器の出力段やライン・ドライバを含む様々な回路を作成するデバイスと関連した１つまたは複数の固有ＰＮ接合が順バイアスされることになる。これにより、少なくとも基板に過電流が流れ、極端な場合には、機能的な障害を引き起こすことになる。この問題を回避するために、市販のモノリシック集積回路には、基板ステアリング回路がよく使用される。しかし、一般に、従来のステアリング回路はすべて、回路接続点のさまざまな電圧を比較する比較器を使用して、基板を最適な接続点に接続する。選択される接続点は、回路上のどの構成要素によっても基板の順バイアスを許可しない電圧のものである。このような従来の基板ステアリングまたはスナッチング回路はしばしば複雑で、実施がむずかしく、過渡応答特性が悪い。したがって、一般に、このような従来の基板回路の使用は避けられ、回路の一部分をそれぞれ含む分離ポケットを形成するためにより複雑な半導体プロセスが利用される。しかし、このような回路は、複雑化され、大きなチップ面積と高いコストを必要とする。したがって、簡単で、複雑な半導体プロセスまたはチップ面積の大幅な増加を必要とせずに実施できる基板スナッチング回路の技術が必要である。発明の要約非分離形集積回路の基板クランプ回路を開示する。基板クランプ回路は、すべての回路接続点における寄生ＰＮダイオードが順バイアスされるわけではない場合に、基板が特定の接続点に接続されるように基板上の電圧を制御する回路を含む。特定の接続点が強制的に順バイアスとなるように電圧が印加された場合は、基板は、その本来の接続点から切り離され、基板自体を、電圧のかかった接続点から順バイアスのダイオード電圧降下分だけ低い電圧に維持する。様々な実施態様を開示する。本発明の一実施態様において、基板を共通ベースとして利用する一組のバイポーラ・トランジスタが実施される。これらのトランジスタのエミッタは、電源とアースあるいは他の一対の印加電圧によって提供される電圧の範囲にない電圧に駆動される１組の接続点に接続される。これらのバイポーラ・トランジスタのコレクタは共に接続される。バイポーラ・トランジスタのいずれかあるいはすべてがターンオンされると、基板が、電源端子から切り離され、強制的に、Ｖ_BEすなわちターンオンしたトランジスタのエミッタよりもダイオード順電圧分だけ低い電圧にされる。接続点が電源電圧の範囲内の電圧に戻ると、基板が本来の電源接続点に再び接続される。図面の簡単な説明図１は、本発明の一実施形態による基板スナッチャ回路の回路図である。図２は、本発明の第２の実施形態による基板スナッチャ回路の回路図である。図３は、本発明の第３の実施形態による基板スナッチャ回路の回路図である。図４は、本発明の第４の実施形態による基板スナッチャ回路の回路図である。図５Ａは、図３および４の基板スナッチャ回路において実施することができる二重ＰＮＰトランジスタの一実施形態の縦断面図である。図５Ｂは、図５Ａの二重ＰＮＰトランジスタを表す図である。図５Ｃは、２つのトランジスタを利用することによって実施される図５Ｂの二重ＰＮＰトランジスタを表す図である。発明の詳細な説明本発明は、基板の局部または全体の電圧をクランプする装置および方法を提供し、それにより、デバイス領域と基板の間に形成されたＰＮ接合が、基板上の様々な構成要素に印加される電圧と関係なく、これらの構成要素および基板と関連した寄生ダイオードによって実質上順バイアスされることがなくなる。より詳細には、本発明は、すべての回路接続点の寄生ＰＮダイオードが順バイアスされるわけではない場合に、基板が特定の接続点、通常は電源または接地端子に接続されるように、基板上の電圧を制御する装置および方法を開示する。特定の接続点が、強制的に順バイアスの電圧が印加されると、基板は、その本来の特定接続点から切り離され、電圧が印加された接続点よりも順バイアス・ダイオード電圧降下分だけ低い電圧に基板自体を維持する。その結果、基板は、寄生ダイオードによって実質上順バイアスされることがなく、特定電圧にクランプされる。図１は、共通端子すなわち共通ベースとして基板Ｖを有する一組のバイポーラ・トランジスタＱＰ１〜ＱＰＮを利用した本発明の基板スナッチング回路１０の一実施形態を示す。これらのトランジスタのエミッタは、電源Ｖ_DDとアースＧによって提供される電圧あるいはＶ_DDとＶ_EEなどの他の任意の一対の供給電圧の範囲を超える電圧に駆動される一組の接続点Ｔ_OUT1−Ｔ_OUTNに接続されている。ここでＶ_EEは、Ｖ_DDよりも低い。これらのバイポーラ・トランジスタＱＰ１−ＱＰＮのコレクタは共通に接続される。バイポーラ・トランジスタＱＰ１−ＱＰＮのいずれかまたはすべてがターンオンされると、基板Ｖは電源Ｖ_DDから切り離され、強制的にＶ_BEすなわちターンオンしたトランジスタＱＰ１〜ＱＰＮのエミッタの正の最大値よりもダイオード順電圧分だけ下げられる。接続点が、電源の範囲内の電圧に戻されると、基板Ｖは、本来の電源接続点Ｖ_DDに再び接続される。このことを以下に詳細に説明する。図１に示したように、基板クランプ１０は、強制的に電源電圧Ｖ_DDよりも高い電圧にされる複数の強制接続点Ｔ_0UTIからＴ_0UTNを使用する。一方、Ｔ_OUTIからＴ_OUTNのいずれかまたはすべてを利用して、同じ結果を得ることができる。また、本実施形態では、検討のためｎ形基板を使用する。したがって、本実施形態のバイポーラ・トランジスタＱＰ１〜ＱＰＮは、ＰＮＰトランジスタである。しかし、Ｐ形基板材料を使用することもでき、それを使用した場合は、基板クランプ１０におけるすべてのトランジスタＱＰ１〜ＱＰＮはＮＰＮ形トランジスタになる。基板クランプ１０は、３つのトランジスタＰ１、Ｎ１、Ｎ２と、トランジスタＱＰ１〜ＱＰＮを含む。Ｐ１は、Ｐチャネル・トランジスタであり、Ｎ１とＮ２は、Ｎチャネル・トランジスタであり、ＱＰ１〜ＱＰＮは、ＰＮＰトランジスタである。前に考察したように、回路１０は、また、相補形トランジスタを利用して実施することもでき、この場合、Ｐ１はＮチャネル・トランジスタ、Ｎ１およびＮ２はＰチャネル・トランジスタであり、ＱＰ１〜ＱＰＮはＮＰＮトランジスタである。動作において、Ｐ１のターンオン電圧よりも高い正電圧がＶ_DDに印加され、接続点Ｔ_0UT1〜Ｔ_OUTNの印加電圧が、Ｖ_DDへの印加電圧よりもＱＰ１〜ＱＰＮのいずれかのターンオン電圧よりも小さな値だけ大きい場合は、Ｎ２がターンオンし、接続点２は、ほぼアース電位に維持される。この結果、Ｐ１がターンオンし、Ｎ１がターンオフし、基板ＶがＶ_DDに有効に接続される。次に、接続点Ｔ_OUT1〜Ｔ_0UTNのいずれかまたはすべてが、強制的にＶ_DDよりもＱＰ１〜ＱＰＮそれぞれのターンオン電圧分だけ高くされ、ＱＰ１〜ＱＰＮによって電流が供給される。その電流値が、Ｎ２が供給できる電流よりも大きい場合は、接続点２が、強制された電圧の値に近い値まで上昇し、Ｐ１をターンオフしＮ１をターンオンする。Ｎ１は、トランジスタＱＰ１〜ＱＰＮを駆動するために必要なべース電流を供給し、それにより、そのコレクタ電流はＮ２が供給する電流と等しくなる。その結果、基板Ｖが、Ｖ_DDから切り離され、Ｔ_OUT線の強制電圧よりもＰＮＰターンオン電圧分だけ低い電圧になる。すなわち、Ｖは、Ｔ_OUT 線よりもＶ_BEだけ低い電圧にクランプされ、Ｎ１を通る電流によりそのレベルに保持される。その結果、基板には、実質上順バイアスがかからない。図２は、本発明の基板スナッチング回路２０の第２の実施形態の回路図を示す。基板スナッチング回路２０において、セット−リセット（ＳＲ）フリップ・フロップ１２とＰＮＰトランジスタＱＰＮ＋１が、前の実施形態の回路１０に追加される。ＳＲフリップ・フロップ１２は、２つのクロス結合反転器Ｐ２、Ｎ２およびＰ３、Ｎ３からなる。このＳＲフリップ・フロップ１２は、２つのトランジスタＮ１とＰ１を制御する。Ｔ_0UT1の電圧が、電圧Ｖ_DDよりも低いかそれとほぼ同じ場合は、トランジスタＮ１は遮断し、トランジスタＰ１がターンオンされ、ラインＶとＶ_DDを接続する。フリップ・フロップ１２は、接続点１を高レベルにセットし、接続点２を低レベルにセットする。この状態では、回路はあまり電力を消費しない。接続点Ｔ_0UT1に供給電圧Ｖ_DDよりも約０．７ボルト高い電圧が印加されると、トランジスタＱＰ１のベース・エミッタ・ダイオードが順バイアスされる。その結果生じるコレクタ電流は、接続点２に、Ｎ２のドレイン電流よりも多い電流を流す。ＱＰ１のコレクタ電流が、Ｎ２のドレイン電流よりも大きい場合に、フリップ・フロップ１２が状態を変える。接続点２が高レベルにセットされ、接続点１が低レベルにセットされる。これにより、Ｐ１がターンオフし、Ｎ１がターンオンする。その際、Ｎ１が、接続点ＶからＱＰ１のエミッタ−ベースを介してアースＧにわずかな電流を流す。この電流により、基板が、接続点Ｔ_0UT1またはＴ_0UT1よりもＶ_BEだけ低い電圧Ｖ_DDに下がる。Ｔ_OUT1への駆動電圧が除去されると、基板の接続点Ｖの電圧は、ＰＮＰトランジスタＱＰＮ＋１がターンオンするまで、トランジスタＮ１によって下げられる。ＱＰＮ＋１のコレクタ電流がＮ３のドレイン電流を超えると、フリップ・フロップ１２の状態が変化し、接続点１が高レベル状態になり接続点２が低レベル状態になる。これにより、Ｎ１がターンオフしＰ１がターンオンして、電流が最初の状態に戻り、その結果基板ＶがＶ_DDに接続される。図３は、本発明のさらに別の実施形態による基板スナッチャ回路３０の回路図を示す。回路３０は、追加のＰＮＰトランジスタＱＰ１′、ＱＰ２′、_...、ＱＰＮ′、（ＱＰＮ＋１）′によって直列コレクタが追加された回路２０の実施形態である。集積回路内の構成要素の接近ならびにＰＮ接合が順バイアスされたときに基板内に少数キャリアが広く拡散する能力により、多数の少数キャリアがＱＰ１〜ＱＰＮのコレクタに流れることはない。追加の直列コレクタは、ＱＰ１〜ＱＰＮのコレクタを流れないほとんどの少数キャリアを集めるように機能する。トランジスタＱＰ１′、ＱＰ２′、...、ＱＰＮ′、（ＱＰＮ＋１）′は、基板、ウェルまたはポケットに注入される少数キャリアを収集する飽和防止デバイスであり、ＱＰＮ＋１またはＱＰ１〜ＱＰＮのいずれかが強制的に飽和された場合に、そのコレクタがエミッタとして働く。基板への少数キャリアの注入は、ＰＮＰトランジスタＱＰＮ＋１と強制接続点Ｔ_OUT1〜Ｔ_0UTNに接続されたトランジスタＱＰ１〜ＱＰＮの近くの領域に制限されなければならない。そうでない場合は、隣り合った接続点がこれらの少数キャリアを集め、電気特性が低下することがある。その代わりに、図４の回路４０に示したように、これらの二次側のトランジスタのコレクタを、基板（Ｖ）ではなくアース（Ｇ）に接続することができることに注意されたい。この代替実施形態は、次の節でより詳細に考察する。実際には、図５Ａと図５Ｂに示したように、Ｑ１とＱ３は両方ともＱ２とＱ３に追加コレクタとして一体化される。具体的には、図５Ａは、図３および図４の基板スナッチャ回路において実施できるダブルＰＮＰトランジスタの一実施形態の縦断面図である。図５Ｂは、図５ＡのダブルＰＮＰトランジスタを表す回路である。アクティブ・モードで動作するようにバイアスされるとき、エミッタ−ベース電圧Ｖ_EBによって、Ｐ形エミッタの電位がＮ形ベースよりも高くなり、これによりベース−エミッタ接合が順バイアスされる。コレクタ−ベース接合は、Ｎ形ベースの電位をＰ形コレクタの電位よりも高く維持するベース−コレクタ電圧Ｖ_BCによって逆バイアスされる。ＰＮＰデバイスの電流は、主に、順バイアス電圧Ｖ_BEによってエミッタからベースに注入される正孔によって流される。ベースからエミッタに注入される電子によって生じるエミッタ電流成分は、軽くドープしたベースを利用することによって少なくすることができるため、エミッタ電流のほとんどは正孔によるものである。ベースからエミッタに注入される電子がベース電流の主な成分となる。さらに、ベースに注入されたいくつかの正孔は、ベース内の多数キャリア（電子）と再結合して消失する。消失したベース電子は、外部回路から取り戻さなくてはならず、ベース電流の第２の成分が生じる。コレクタ−ベース接合の空乏領域の境界に達することができた正孔は、コレクタ上の負電圧によって引き寄せられる。これにより、この正孔は、空乏領域を横切ってコレクタに押し流され、コレクタ電流として現れる。ＱＰＮ＋１またはＱＰ１〜ＱＰＮのいずれかが強制的に飽和され、コレクタ１がエミッタとして機能する場合、第２のコレクタすなわちコレクタ２が追加されているため、基板、ウェルまたはパケットに注入された少数キャリアが確実にコレクタ２に引き寄せられる。これにより、隣り合った接続点がこのような少数キャリアを多数収集するのが防止され、電気特性が低下することがない。ダブル・コレクタ・トランジスタを、図４の回路４０で実施する場合は、コレクタ２が接地されて、少数キャリアがコレクタ２に引き寄せられ、コレクタ２からのコレクタ電流として現れ、次に接地される。図５Ｃは、２つのトランジスタを利用して実施した図３と図４のダブルＰＮＰトランジスタの回路図である。図３と図４には、ダブル・コレクタ・トランジスタではなく別々のトランジスタを示す。図５Ｃに示したように、トランジスタＱＰＮ′は、ＱＰＮが強制的に飽和されてそのコレクタすなわちコレクタ１がエミッタとして働く場合に、基板、ウエルまたはポケットに注入される少数キャリアを収集する飽和防止デバイスである。コレクタ１がエミッタのように機能する場合は、前述のように、コレクタ２が、少数キャリアを引き寄せるように実施され、それにより少数キャリアが、コレクタ２からのコレクタ電流として現れる。本発明は、いくつかの利点を提供する。第１に、従来の回路と異なり、比較器を利用せず、その結果回路の配置がより単純になる。第２に、基板を接続点に直接接続する必要がなく、その結果誤動作が減少する。第３に、基板が、強制された接続点に関して順バイアスされ、制御可能なポイントを提供する。本発明の特に重要な利用法は、ライン・ドライバが、ライン・ドライバの電力供給に利用される電源電圧よりも高い電圧にオーバードライブされた場合である。本発明を利用しなければ、ライン・ドライバを構成するデバイスに関連した１つまたは複数の固有ＰＮ接合が順バイアスされることになり、最低でも基板に過電流が流れ、極端な場合には機能障害を引き起こす。以上、本発明の好ましい実施形態を説明し例示したが、当業者は、本発明の精神から逸脱しない範囲で本発明に様々な変更および修正を行うことができることを理解されよう。したがって、本発明の範囲は、併記の特許請求の範囲によって定義される。

【手続補正書】【提出日】１９９７年１２月３日【補正内容】請求の範囲１．基板に印加される電圧を制御する回路であって、第１の電源電圧に結合された第１の端子と、第２の電源電圧に結合された第２の端子と、第１の強制接続点電圧に結合された第３の端子と、エミッタ、ベースおよびコレクタを有する第１の導電形の第１のトランジスタと、ドレイン、ソースおよびゲートを有する第２の導電形の第２のトランジスタと、ドレイン、ソースおよびゲートをそれぞれ有する第３の導電形の第３および第４のトランジスタとを含み、前記第１のトランジスタのコレクタと、第２のトランジスタのゲートと、第３のトランジスタのゲートと、第４のトランジスタのドレインとが結合され、第１のトランジスタのベースと、第２のトランジスタのソースと、第３のトランジスタのドレインとが基板に結合され、第２のトランジスタのドレインと第４のトランジスタのゲートとが第１の端子に結合され、前記第１のトランジスタのエミッタが第３の端子に結合され第３および第４のトランジスタのソースが第２の端子に結合され、第１の状態において、第１の強制接続点の電圧が第１のトランジスタをターンオンするのに不十分な高さの場合に、基板が第１の端子に接続され、第２の状態において、第１の強制接続点電圧が第１のトランジスタをターンオンするのに十分な高さの場合は、基板が第３の端子に接続されることを特徴とする回路。２．エミッタ、ベースおよびコレクタを有する第１の導電形の第５のトランジスタをさらに含み、第５のトランジスタのコレクタが第２のトランジスタのゲートに結合され、第５のトランジスタのベースが基板に結合され、第５のトランジスタのエミッタが、第２の強制接続点電圧に結合するために第４の端子に結合されたことを特徴とする請求項１に記載の回路。３．第２の状態において、第１の強制接続点電圧が第１の電源電圧よりも高いことを特徴とする請求項１に記載の回路。４．前記第１と第２の状態を安定化するラッチ回路をさらに含み、前記ラッチ回路が、第１の端子の電圧と関連した第３の端子の電圧に応じてラッチ回路の状態を決定することを特徴とする請求項１に記載の回路。５．前記ラッチ回路が、ドレイン、ソースおよびゲートをそれぞれ有する第２の導電形の第５と第６のトランジスタと、ドレイン、ソースおよびゲートを有する第３の導電形の第７のトランジスタとを含み、第５および第６のトランジスタのソースが基板に結合され、第５のトランジスタのゲートと、第６のトランジスタのドレインと、第７のトランジスタタのドレインが結合され、第５のトランジスタのドレインと、第６のトランジスタのゲートと、第４のトランジスタのゲートが結合されたことを特徴とする請求項４に記載の回路。６．前記第１の導電形がＰＮＰトランジスタであり、前記第２の導電形がＰチャネル・トランジスタであり、前記第３の導電形がＮチャネル・トランジスタであることを特徴とする請求項１に記載の回路。７．前記第１の導電形がＰＮＰトランジスタであり、前記第２の導電形がＰチャネル・トランジスタであり、前記第３の導電形がＮチャネル・トランジスタであることを特徴とする請求項５に記載の回路。８．エミッタ、ベースおよびコレクタを有する第１の導電形の第５のトランジスタをさらに含み、第５のトランジスタのベースが第１のトランジスタのベースに結合され、第５のトランジスタのコレクタが基板に結合され、第５のトランジスタのエミッタが第１のトランジスタのコレクタに結合されたことを特徴とする請求項１に記載の回路。９．第１の導電形がＰＮＰトランジスタであり、前記第２の導電形がＰチャネル・トランジスタであり、前記第３の導電形がＮチャネル・トランジスタであることを特徴とする請求項８に記載の回路。１０．基板に印加される電圧を制御する方法であって、第１の電圧に結合された第１の端子と、第１の強制接続点電圧に結合された第２の端子とを設ける段階と、エミッタ、ベースおよびコレクタを有する第１のトランジスタを設ける段階と、ドレイン、ソースおよびゲートを有する第２のトランジスタを設ける段階と、第１のトランジスタのエミッタを第２の端子に接続し、ベースを基板に接続し、コレクタを第２のトランジスタのゲートに接続する段階と、基板と第１の端子との間で第２のトランジスタのソースとドレインをそれぞれ接続する段階と、第１の強制接続点電圧が、第１のトランジスタをターンオンする第１の電圧に対して不十分な高さの場合に、第２のトランジスタをターンオンする段階と、第１の強制接続点電圧が、第１のトランジスタをターンオンする第１の電圧に対して十分な高さの場合に、第２のトランジスタをターンオフする段階と、を含む方法。１１．エミッタ、ベースおよびコレクタを有する第３のトランジスタを設ける段階をさらに含み、第３のトランジスタのコレクタが第２のトランジスタのゲートに結合され、第３のトランジスタのベースが基板に結合され、第３のトランジスタのエミッタが、第２の強制接続点電圧に結合するために第３の端子に結合され、第１と第２の強制接続点電圧が、第１と第３のトランジスタをそれぞれターンオンする第１の電圧に対して不十分な高さの場合に、第２のトランジスタをターンオンする段階と、第１と第２の強制接続点電圧が、第１と第３のトランジスタをそれぞれターンオンする第１の電圧に対して十分な高さの場合に、第２のトランジスタをターンオフする段階と、を含むことをことを特長とする請求項１０に記載の方法。１２．第１のトランジスタをターンオンする段階が、第２のトランジスタのゲートを第１の強制接続点電圧に応じて第２の端子に結合するために、第２のトランジスタのゲートと第４の端子の間に接続された第１の電流源を提供する段階を含むことを特徴とする請求項１０に記載の方法。１３．第２のトランジスタをターンオフする段階が、第１の強制接続点電圧に応じてベース電流駆動を第１のトランジスタに提供するために、基板と第４の端子の間に接続された第２の電流源を提供する段階を含むことを特徴とする請求項１２に記載の方法。１４．第１のトランジスタを提供する段階が、ＰＮＰトランジスタを提供する段階を含むことを特徴とする請求項１０に記載の方法。１５．第２のトランジスタを提供する段階が、Ｐチャネル・トランジスタを提供する段階を含むことを特徴とする請求項１０に記載の方法。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＡＬ，ＡＭ，ＡＴ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＣＺ，ＤＥ，ＤＥ，ＤＫ，ＤＫ，ＥＥ，ＥＥ，ＥＳ，ＦＩ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＫ，ＴＪ，ＴＭ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims

【特許請求の範囲】１．基板に印加される電圧を制御する回路であって、エミッタ、ベースおよびコレクタを有する第１の導電形の第１のトランジスタと、ドレイン、ソースおよびゲートを有する第２の導電形の第２のトランジスタと、ドレイン、ソースおよびゲートをそれぞれ有する第３の導電形の第３および第４のトランジスタとを含み、前記第１のトランジスタのコレクタと、第２のトランジスタのゲート、第３のトランジスタのゲートと、第４のトランジスタのドレインとが結合され、第１のトランジスタのベースと、第２のトランジスタのソースと、第３のトランジスタのドレインとが第１の接続点に結合され、第２のトランジスタのドレインと第４のトランジスタのゲートとが第１の電圧に結合され、前記第１のトランジスタのエミッタが第２の電圧に結合され第３および第４のトランジスタのソースが結合され、第１の状態において、第２の電圧が印加されない場合に第１の接続点が第１の電圧に接続され、第２の状態において、第２の電圧が印加された場合に第１の接続点が第２の電圧よりも低い第３の電圧に接続されることを特徴とする回路。２．エミッタ、ベースおよびコレクタを有する第１の導電形の第５のトランジスタをさらに含み、第５のトランジスタのコレクタが、第２のトランジスタのゲートに結合され、第５のトランジスタのベースが、第２の接続点に結合され、第５のトランジスタのエミッタが第４の電圧に結合され、第２の電圧が印加されない場合に第２の接続点が第１の電圧に接続され、第２の電圧が印加された場合に第２の接続点が第２の電圧よりも低い第４の電圧に接続されることを特徴とする請求項１に記載の回路。３．第４の電圧が、第１の電圧よりも高いことを特徴とする請求項２に記載の回路。４．前記第１と第２の状態を安定化するラッチ回路をさらに含み、前記ラッチ回路が、セット状態とリセット状態を有し、前記ラッチ回路が、前記セット状態ののときにラッチを前記第２の状態し、前記リセット状態のときにラッチを前記第１の状態にすることを特徴とする請求項１に記載の回路。５．前記ラッチ回路が、ドレイン、ソースおよびゲートをそれぞれ有する第２の導電形の第５と第６のトランジスタと、ドレイン、ソースおよびゲートをそれぞれ有する第３の導電形の第７のトランジスタとを含み、第５と第６のトランジスタのソースが第１の接続点に結合され、第５のトランジスタのゲートと、第６のトランジスタのドレインと、第７のトランジスタのドレインとが結合され、第５のトランジスタのドレインと、第６のトランジスタのゲートと、第４のトランジスタのゲートとが結合されたことを特徴とする請求項４に記載の回路。６．前記第１の導電形がＰＮＰトランジスタであり、前記第２の導電形がＰチャネル・トランジスタであり、前記第３の導電形がＮチャネル・トランジスタであることを特徴とする請求項１に記載の回路。７．前記第１の導電形がＮＰＮトランジスタであり、前記第２の導電形がＮチャネル・トランジスタであり、前記第３の導電形がＰチャネル・トランジスタであることを特徴とする請求項１に記載の回路。８．前記第１の導電形がＰＮＰトランジスタであり、前記第２の導電形がＰチャネル・トランジスタであり、前記第３の導電形がＮチャネル・トランジスタであることを特徴とする請求項５に記載の回路。９．前記第１の導電形がＮＰＮトランジスタであり、前記第２の導電形がＮチャネル・トランジスタであり、前記第３の導電形がＰチャネル・トランジスタであることを特徴とする請求項５に記載の回路。１０．エミッタ、ベースおよびコレクタを有する第１の導電形の第５のトランジスタをさらに含み、第５のトランジスタのベースが第１のトランジスタのベースに結合され、第５のトランジスタのコレクタが第１の接続点に結合され、第５のトランジスタのエミッタが第１のトランジスタのコレクタに結合されたことを特徴とする請求項１に記載の回路。１１．前記第１の導電形がＰＮＰトランジスタであり、前記第２の導電形がＰチャネル・トランジスタであり、前記第３の導電形がＮチャネル・トランジスタであることを特徴とする請求項１０に記載の回路。１２．前記第１の導電形がＮＰＮトランジスタであり、前記第２の導電形がＮチャネル・トランジスタであり、前記第３の導電形がＰチャネル・トランジスタであることを特徴とする請求項１０に記載の回路。１３．基板に印加される電圧を制御する方法であって、エミッタ、ベースおよびコレクタを有する第１の導電形の第１のトランジスタを提供する段階と、ドレイン、ソースおよびゲートを有する第２の導電形の第２のトランジスタを提供する段階と、ドレイン、ソースおよびゲートをそれぞれ有する第３の導電形の第３および第４のトランジスタを提供する段階とを含み、前記第１のトランジスタのコレクタと、第２のトランジスタのゲートと、第３のトランジスタのゲートと、第４のトランジスタのドレインとを結合する段階と、第１のトランジスタのベースと、第２のトランジスタのソースと、第３のトランジスタのドレインとを第１の接続点に結合する段階と、第２のトランジスタのドレインと第４のトランジスタゲートとを第１の電圧に結合する段階と、前記第１のトランジスタのエミッタを第２の電圧に結合する段階と、第３および第４のトランジスタのソースを結合する段階と、第２の電圧が印加されない場合に、第１の接続点を第１の電圧に接続する段階と、第２の電圧が印加された場合に、第１の接続点を第２の電圧よりも低い第３の電圧に接続する段階と、を含む方法。１４．エミッタ、ベースおよびコレクタを有する第１の導電形の第５のトランジスタを提供する段階をさらに含み、第５のトランジスタのコレクタが、第２のトランジスタのゲートに結合され、第５のトランジスタのベースが第２の接続点に結合され、第５のトランジスタのエミッタが第４の電圧に結合され、第１の状態で、第２の電圧が印加されない場合に第２の接続点が第１の電圧に接続され、第２の状態で、第２の電圧が印加された場合に、第２の接続点が、第２の電圧よりも低い第４の電圧に接続されることを特徴とする請求項１３に記載の方法。１５．第４の電圧が第１の電圧よりも高いことを特徴とする請求項１４に記載の回路。１６．セット状態とリセット状態を有し、前記第１と第２の状態を安定化するラッチ回路を提供する段階と、前記ラッチ回路をセットしてラッチを前記第２の状態にし、前記ラッチ回路をリセットしてラッチを前記第１の状態にする段階と、をさらに含むことを特徴とする請求項１４に記載の方法。１７．前記ラッチ回路を提供する段階において、前記ラッチ回路が、ドレイン、ソースおよびゲートをそれぞれ有する第２の導電形の第５と第６のトランジスタと、ドレイン、ソースおよびゲートをそれぞれ有する第３の導電形の第７のトランジスタとを含み、第５と第６のトランジスタのソースが第１の接続点に結合され、第５のトランジスタのゲートと、第６のトランジスタのドレインと、第７のトランジスタのドレインとが結合され、第５のトランジスタのドレインと、第６のトランジスタのゲートと、第４のトランジスタのゲートが結合されたことを特徴とする請求項１４に記載の方法。１８．前記提供する段階において、前記第１の導電形がＰＮＰトランジスタであり、前記第２の導電形がＰチャネル・トランジスタであり、前記第３の導電形がＮチャネル・トランジスタであることを特徴とする請求項１３に記載の方法。１９．前記提供する段階において、前記第１の導電形がＮＰＮトランジスタであり、前記第２の導電形がＮチャネル・トランジスタであり、前記第３の導電形がＰチャネル・トランジスタであることを特徴とする請求項１３に記載の方法。２０．前記提供する段階において、前記第１の導電形がＰＮＰトランジスタであり、前記第２の導電形がＰチャネル・トランジスタであり、前記第３の導電形がＮチャネル・トランジスタであることを特徴とする請求項１７に記載の方法。２１．前記提供する段階において、前記第１の導電形がＮＰＮトランジスタであり、前記第２の導電形がＮチャネル・トランジスタであり、前記第３の導電形がＰチャネル・トランジスタであることを特徴とする請求項１７に記載の回路。２２．エミッタ、ベースおよびコレクタを有する第１の導電形の第５のトランジスタを提供する段階をさらに含み、第５のトランジスタのベースが、第１のトランジスタのベースに結合され、第５のトランジスタのコレクタが第１の接続点に結合され、第５のトランジスタのエミッタが第１のトランジスタのコレクタに結合されたことを特徴とする請求項１３に記載の方法。２３．前記提供する段階において、前記第１の導電形がＰＮＰトランジスタであり、前記第２の導電形がＰチャネル・トランジスタであり、前記第３の導電形がＮチャネル・トランジスタであることを特徴とする請求項２２に記載の方法。２４．前記提供する段階において、前記第１の導電形がＮＰＮトランジスタであり、前記第２の導電形がＮチャネル・トランジスタであり、前記第３の導電形がＰチャネル・トランジスタであることを特徴とする請求項２２に記載の方法。２５．基板に印加される電圧を制御する回路であって、第１の電圧を提供する第１の電圧源と、第１の電圧源に接続され、少なくとも１つの強制接続点を有するクランピング回路と、強制接続点に接続され第２の電圧を提供する第２の電圧源とを含み、第１の状態において、第２の電圧が印加されない場合に強制接続点が第１の電圧に接続され、第２の状態において、第２の電圧が印加された場合に強制接続点が第３の電圧に接続され、第３の電圧が第２の電圧よりも低いことを特徴とする回路。２６．基板に印加される電圧を制御する方法であって、第１の電圧を提供する第１の電圧源を提供する段階と、第１の電圧源に接続され、少なくとも１つの強制接続点を有するクランピング回路を提供する段階と、強制接続点に接続され第２の電圧を提供する第２の電圧源を提供する段階とを含み、第２の電圧が印加されない場合に強制接続点が第１の電圧に接続され、第２の電圧が印加された場合に強制接続点が第２の電圧よりも低い第３の電圧に接続されることを特徴とする方法。